JPH08152994A - 乗算器及びディジタルフィルタ - Google Patents

乗算器及びディジタルフィルタ

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JPH08152994A
JPH08152994A JP6294109A JP29410994A JPH08152994A JP H08152994 A JPH08152994 A JP H08152994A JP 6294109 A JP6294109 A JP 6294109A JP 29410994 A JP29410994 A JP 29410994A JP H08152994 A JPH08152994 A JP H08152994A
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bits
control signal
partial product
coefficient
digital filter
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JP6294109A
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Kazuya Yamanaka
一也 山中
Sumitaka Takeuchi
澄高 竹内
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Mitsubishi Electric Corp
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    • G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA

Abstract

(57)【要約】 【目的】 乗算器を簡素化して乗算器を多数用いるディ
ジタルフィルタの回路規模を削減することを目的とす
る。 【構成】 ブースデコーダ４の出力を部分積生成回路１
０６1〜１０６(n+1)/2に対応して設けられたレジスタ５
1〜５(n+1)/2に記憶させる。レジスタ５1〜５(n+1)/2か
ら部分積生成回路１０６1〜１０６(n+1)/2に制御信号を
与えことでブースデコーダ４を共通化する。 【効果】 従来は部分積生成回路に一対一に対応して設
けられていたブースデコーダの数を一つにすることがで
き、乗算器を簡素化することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、複数回の乗算の間
中、乗数が固定されるような乗算器及びそのような乗算
器を含むディジタルフィルタに関し、特に回路動作初期
時に係数が決定され、固定されるようなディジタルフィ
ルタの構成の簡易化に関するものである。
【０００２】
【従来の技術】動作中、乗数が固定されるような乗算器
を有する半導体集積回路の代表的なものとしてディジタ
ルフィルタがある。ディジタルフィルタは、ディジタル
信号処理技術の発展とともに、通信分野や民生分野では
アナログフィルタに取って代わって多く用いられるよう
になってきた。
【０００３】ディジタルフィルタに用いられる乗算器の
場合、ディジタルフィルタの係数が乗数となり、入力デ
ータが被乗数となる。ほとんどの場合、ディジタルフィ
ルタのここで大部分の応用では、係数はあらかじめ設定
されており（動作前にローディングされる）、ディジタ
ルフィルタの動作中は固定されている。従って乗算器は
動作中、乗数Ｙが固定される。乗算器の演算精度と演算
速度がディジタルフィルタの高精度化、高速化の基礎と
なる。
【０００４】従来のディジタルフィルタの一般的な構成
について図１１乃至図１４を用いて説明する。ディジタ
ルフィルタはディジタル信号処理でよく用いられる積和
演算回路であり、係数を保持するため、あるいは逐次入
力されてくるデータを順次遅延させるためのレジスタ、
係数とデータを掛け合わせるための乗算器、すべての乗
算結果を加算するための加算部より構成される。
【０００５】図１１は、従来のディジタルフィルタの構
成の一例を示すブロック図である。図１１において、１
００はカウンタ９９の出力に応じて記憶している係数を
読み出す読み取り専用記憶装置（以下、ＲＯＭとい
う。）、１０１1〜１０１iはＲＯＭ１００から読み出し
た係数を保持するための係数レジスタ、１０２1〜１０
２iは係数レジスタ１０１1〜１０１iに対応して設けら
れ入力されるデータＸを保持するためのデータレジス
タ、１０３1〜１０３iは各々係数レジスタ１０１1〜１
０１iとデータレジスタ１０２1〜１０２iが記憶してい
る情報を入力してそれらの積を出力する乗算器、１０４
は乗算器１０３1〜１０３iの乗算結果を入力してそれら
の総和を出力する加算部である。また、乗算器１０３に
おいて、１０５は３ビットの値に応じて部分積の計算を
指示する制御信号を生成する複数のブースデコーダから
なるブースデコーダ群、１０６はブースデコーダ群１０
５から出力された複数の制御信号に従って部分積の計算
を行う複数の部分積生成回路からなる部分積生成回路
群、１０７は部分積生成回路群１０６から出力された複
数の部分積の総和を計算するための部分積加算部であ
る。
【０００６】ディジタル信号処理を行う回路の特徴は、
単位回路を繰り返すことによって構成される部分を備え
ているところにある。図１１におけるＴＡは、１つの係
数レジスタ、データレジスタ、乗算器から構成される回
路であり、ディジタルフィルタのタップと呼ばれる単位
回路である。ディジタルフィルタの場合、このタップＴ
Ａを、例えば１００単位程度備えているものもある。デ
ィジタルフィルタの回路規模は、係数およびデータのビ
ット数とタップ数によって決定される。
【０００７】従来から乗算器の小面積化に関しては、部
分積の数を減らすことが考えられており、この部分積の
生成でも最も使われるのがブース（Booth）のアルゴリ
ズムである。
【０００８】図１２は、乗数Ｙと被乗数Ｘの乗算を行う
乗算器の構成の一例を示すブロック図である。図１２に
示した乗算器はブースのアルゴリズムを用いて乗算を行
う乗算器である。図１２において、１０５1〜１０５
(n+1)/2はブースデコーダ群１０５を構成している個々
のブースデコーダ、１０６1〜１０６(n+1)/2はブースデ
コーダ１０５1〜１０５(n+1)/2に対応して設けられて部
分積分生成回路群１０６を構成している部分積分生成回
路である。
【０００９】ブースのアルゴリズムでは、乗数Ｙの３ビ
ット分（ｙ2i-1，ｙ2i，ｙ2i+1）をもとに、被乗数Ｘの
０Ｘ、±Ｘ、±２Ｘを部分積として出力する。負数が２
の補数表示される形式において、乗数Ｙは数１のように
書き表すことができる。そして、ここでｎが偶数である
とすると、乗数Ｙは数２のように書き換えることができ
る。
【００１０】
【数１】
【００１１】
【数２】
【００１２】ところで、（ｙｉ−１＋ｙ２ｉ−２ｙ２ｉ
＋１）は乗数Ｙの相続く３ビットの値に応じて、０，
Ｘ，−Ｘ，２Ｘ，−２Ｘの値を取り得る。この連続する
３ビットと部分積との関係を表１に示す。０は全ての出
力において０との論理積を取ればよく、Ｘを出力するに
はそのまま出力すればよく、２Ｘの生成は１ビット分左
シフトすればよい。また、負数（−Ｘ，−２Ｘ）を生成
するには、被乗数の否定を作り、その被乗数の否定のＬ
ＳＢに１を加えればよい。
【００１３】
【表１】
【００１４】以上のように、部分積の生成には、表１の
どの処理（０，Ｘ，−Ｘ，２Ｘ，−２Ｘ）を行うかを選
択するためのデコード回路と各処理を行うための部分積
生成回路とが使用される。そして、部分積生成回路群１
０６の出力する部分積を部分積加算部１０７で全て加算
して乗数Ｙと被乗数Ｘとの乗算結果が得られる。
【００１５】図１３は、連続する３ビットを用いたブー
スアルゴリズムを実行するためのブースデコーダ１０５
1〜１０５(n+1)/2の構成を示す回路図である。図１３に
おいて、８１は乗数Ｙのビットｙi-1，ｙ2iの排他的論
理和を取る排他的論理和素子、８２は乗数Ｙのビットｙ
2i，ｙ2i+1の排他的論理和を取りその否定を出力する否
定排他的論理和素子、８３は排他的論理和素子８１の出
力を否定して制御信号Ｃ1を得るための否定素子、８４
は否定排他的論理和素子８２の出力を否定する否定素
子、８５は否定排他的論理和素子８４の出力及び否定素
子８４の出力をゲートに入力して否定排他的論理和素子
８２の出力がハイレベルの時に導通状態となり否定素子
８３の出力を通すトランスファゲート、８６はトランス
ファゲート８５を入力としてトランスファゲート８５を
通過した信号を否定して出力する否定素子、８７は否定
素子８６の入力端子と接地電位点とにドレインとゲート
とを接続するとともにゲートに否定素子８４の出力を入
力してトランスファゲート８５が非導通状態の時に否定
素子８６の入力端子を接地電位にするＮチャネルＭＯＳ
トランジスタである。否定素子８６の出力を制御信号Ｃ
3とし、乗数Ｙのビットｙ2i+1を制御信号Ｃ2とする。こ
こで図１３に示したブースデコーダが出力する制御信号
Ｃ3は０・Ｘを生成するためのイネーブル信号、制御信
号Ｃ2は−Ｘと−２Ｘを作り分けるための反転信号、制
御信号Ｃ1は＋Ｘと＋２Ｘとを作り分けるためのシフト
信号である。
【００１６】次に、ブースデコーダ１０５1〜１０５
(n+1)/2の出力する制御信号Ｃ1〜Ｃ3に応じて部分積を
生成する部分積生成回路１０６1〜１０６(n+1)/2の構成
の一例を図１４を用いて説明する。図１４において、９
１は制御信号Ｃ1の否定を出力する否定素子、９２は制
御信号Ｃ1がハイレベルの時にデータＸを構成している
Ｋ番目のビットｘkを通過させてローレベルの時にビッ
トｘkを通過させないトランスファゲート、９３は制御
信号Ｃ1がローレベルの時にデータＸを構成しているビ
ットｘk+1を通過させてローレベルの時にビットｘk+1を
通過させないトランスファゲート、９４はトランスファ
ゲート９２，９３の出力をともに一方の入力に接続し制
御信号Ｃ2を他方の入力とする排他的論理和素子、９５
は排他的論理和素子９４の出力を一方の入力とし制御信
号Ｃ3を他方の入力とする否定論理積素子、９６は否定
論理積素子９５の出力の否定を出力する否定素子であ
る。各ブースデコーダ１０５1〜１０５(n+1)/2には、図
１４に示した回路がビット数に応じた数だけ設けられて
いる。図１４に示した回路の動作を表２に示す。
【００１７】
【表２】
【００１８】図１２に示した各部分積生成回路１０６１
〜１０６（ｎ＋１）／２は、図１３に示すブースデコー
ダの制御信号Ｃ1〜Ｃ3により、図１４に示した回路を複
数用いて、被乗数Ｘの部分積である０Ｘ、±Ｘ、±２Ｘ
を生成する。
【００１９】
【発明が解決しようとする課題】近年の通信、映像信号
処理、音声信号処理などのディジタル化の流れにあっ
て、ディジタルフィルタの係数およびデータのビット数
は増え、また、必要とされるタップ数も増加の一途をた
どっている。従来のディジタルフィルタは以上のように
構成されており、一般的に半導体集積回路技術を用いて
製造されるが、回路規模の増大によって、１チップあた
りの面積は増大して、製造コストが高くなる、製造時の
歩留まりが悪くなるなどの問題点があった。
【００２０】この発明は上記の問題点を解消するために
なされたもので、各タップに存在する各乗算器で処理す
る係数が動作時には固定されていることを利用して乗算
器中のブースデコーダの個数を削減し、デジタルフィル
タの小面積化を図ることを目的とする。
【００２１】
【課題を解決するための手段】第１の発明に係る乗算器
は、乗数を固定し、被乗数を逐次入力して、前記乗数を
構成する全ビットの最下位にさらに１ビット付け足し、
それら一連のビットの最下位の３ビットから２ビットず
つ上位にシフトしながら連続する３ビットの組に分け、
該３ビットの組毎にブースのアルゴリズムに従った前記
被乗数の部分積を得るとともにその総和を求めることに
よって乗算を行う乗算器であって、前記３ビットの組に
それぞれ対応して設けられ、対応する前記３ビットの組
の値によって定まる制御信号と前記被乗数とを入力し、
前記３ビットの組に対する前記被乗数の前記部分積をそ
れぞれ生成する複数の部分積生成回路と、複数の前記部
分積生成回路にそれぞれ対応して設けられ、対応する前
記３ビットの組の値に応じた前記制御信号をそれぞれ記
憶する複数の制御信号記憶手段と、前記乗数を構成して
いるビットを順次入力し、前記３ビットの組の値から前
記制御信号を順次生成して、前記３ビットの組に対応す
る前記制御信号記憶手段へ順次出力するデコーダと、複
数の前記部分積生成回路が生成した複数の前記部分積の
総和を計算する部分積加算回路とを備えて構成される。
【００２２】第２の発明に係るディジタルフィルタは、
２つの入力の積を計算する複数の乗算手段と、複数の前
記乗算手段にそれぞれ対応して設けられ前記乗算手段に
与えるデータを記憶する複数のデータ記憶手段と、複数
の前記乗算手段にそれぞれ対応して設けられ前記乗算手
段に係数を与える複数の係数記憶手段と、複数の前記乗
算手段の出力の総和を求める加算手段とを備え、複数の
前記乗算手段の各々は、前記係数を構成する全ビットの
最下位にさらに１ビット付け足した一連のビットの最下
位の３ビットから２ビットずつ上位にシフトすることで
与えられる連続する３ビットの組毎に、該３ビットの組
の値によって定まる制御信号に応じてブースのアルゴリ
ズムに従った部分積を計算する複数の部分積生成回路
と、複数の前記部分積生成回路が生成した複数の前記部
分積の総和を計算する部分積加算回路とを備え、複数の
前記係数記憶手段の各々は、対応する前記乗算手段の複
数の前記部分積生成回路にそれぞれ対応して設けられ、
前記制御信号を記憶する複数の制御信号記憶手段を含む
ことを特徴とする。
【００２３】第３の発明に係るディジタルフィルタは、
第２の発明のディジタルフィルタにおいて、複数の前記
乗算手段に共通に、かつ前記乗算手段中の複数の前記部
分積生成回路に対応してそれぞれ設けられ、前記３ビッ
トの組をそれぞれ入力して前記制御信号をそれぞれ生成
して複数の前記制御信号記憶手段にそれぞれ出力する動
作を複数の前記係数記憶手段に対して順に行う複数のデ
コーダをさらに備えて構成される。
【００２４】第４の発明に係るディジタルフィルタは、
２つの入力の積を計算する複数の乗算手段と、複数の前
記乗算手段にそれぞれ対応して設けられ前記乗算手段に
与えるデータを記憶する複数のデータ記憶手段と、複数
の前記乗算手段にそれぞれ対応して設けられ前記乗算手
段に係数を与える複数の係数記憶手段と、複数の前記乗
算手段の出力の総和を求める加算手段とを備え、複数の
前記乗算手段の各々は、前記係数を構成する全ビットの
最下位にさらに１ビット付け足した一連のビットの最下
位の３ビットから２ビットずつ上位にシフトすることで
与えられる連続する３ビットの組毎に、該３ビットの組
の値によって定まる制御信号に応じてブースのアルゴリ
ズムに従った部分積を計算する複数の部分積生成回路
と、複数の前記部分積生成回路が生成した複数の前記部
分積の総和を計算する部分積加算回路とを備え、複数の
前記係数記憶手段の各々は、対応する前記乗算手段の複
数の前記部分積生成回路にそれぞれ対応して設けられ、
直列に接続され、順次入力される前記制御信号をシフト
して、対応する前記制御信号をそれぞれ記憶する複数の
制御信号記憶手段を含むことを特徴とする。
【００２５】第５の発明に係るディジタルフィルタは、
第４の発明のディジタルフィルタにおいて、複数の前記
乗算手段に対応する前記一連のビットを順に入力し、前
記３ビットの組毎に前記制御信号を順次生成して複数の
前記係数記憶手段に出力するデコーダをさらに備えて構
成される。
【００２６】
【作用】第１の発明における一つのデコーダは、例えば
乗数Ｘがｘ0〜ｘnのｎ＋１ビットで構成されているとす
ると、付け足しの１ビット，ｘ0，ｘ1に対応する制御信
号、ｘ1，ｘ2，ｘ3に対応する制御信号、…、ｘn-2，ｘ
n-1，ｘnに対応する制御信号を、順次入力される乗数の
ビットｘ0〜ｘnに応じて生成して順次出力する。複数の
部分積生成回路に対応して設けられた制御信号記憶手段
は、それぞれ、付け足しの１ビット，ｘ0，ｘ1に対応す
る制御信号、ｘ1，ｘ2，ｘ3に対応する制御信号、…、
ｘn-2，ｘn-1，ｘnに対応する制御信号を記憶する。そ
して、部分積生成回路は、制御信号記憶手段が記憶して
いる制御信号に従って、ブースのアルゴリズムに従った
部分積を生成して出力する。そのため、複数の部分積生
成回路に対して例えば一つのデコーダを設ければよく、
デコーダの数を削減することができる。
【００２７】第２の発明における係数記憶手段には、制
御信号を記憶している複数の制御信号記憶手段が設けら
れている。そして、乗算手段の部分積生成回路は、対応
する制御信号記憶手段が記憶している制御信号によっ
て、ブースのアルゴリズムに従って部分積を生成するこ
とができる。そのため、乗算手段に部分積生成回路の数
に対応して、係数を制御信号に変えるデコーダ等を設け
る必要が無くなる。
【００２８】第３の発明における複数のデコーダは、例
えば係数Ｘがｘ0〜ｘnのｎ＋１ビットで構成されている
とすると、付け足しの１ビット，ｘ0，ｘ1に対応する制
御信号、ｘ1，ｘ2，ｘ3に対応する制御信号、…、
ｘn-2，ｘn-1，ｘnに対応する制御信号を、それぞれの
デコーダで生成して出力する。それを係数記憶手段に対
して行って、全ての係数記憶手段に設けられている制御
信号記憶手段に記憶内容を与える。従って、デコーダは
一つの係数記憶手段に設けられている制御信号記憶手段
の数だけでよく、係数の数が例えば１００個必要な場合
には、９９×（一つの係数記憶手段中の制御信号記憶手
段の数）個のデコーダが従来に比べて削減できる。
【００２９】第４の発明における係数記憶手段には、制
御信号を記憶している複数の制御信号記憶手段が設けら
れている。そして、乗算手段の部分積生成回路は、対応
する制御信号記憶手段が記憶している制御信号によっ
て、ブースのアルゴリズムに従って部分積を生成するこ
とができる。そのため、乗算手段に部分積生成回路の数
に対応して、係数を制御信号に変えるデコーダ等を設け
る必要が無くなる。また、制御信号記憶手段は、直列に
接続され、順次入力される制御信号をシフトするので、
例えば一つの係数記憶手段において複数の制御信号記憶
手段に制御信号を伝達するための信号線の数を１本にす
ることができるなど信号線数を削減することができる。
【００３０】第５の発明における係数記憶手段は、例え
ば係数Ｘがｘ0〜ｘnのｎ＋１ビットで構成されていると
すると、付け足しの１ビット，ｘ0，ｘ1に対応する制御
信号、ｘ1，ｘ2，ｘ3に対応する制御信号、…、ｘn-2，
ｘn-1，ｘnに対応する制御信号を、順次入力される係数
のビットｘ0〜ｘnに応じて順次生成して順次出力する。
複数の部分積生成回路に対応して設けられた制御信号記
憶手段は、それぞれ、付け足しの１ビット，ｘ0，ｘ1に
対応する制御信号、ｘ1，ｘ2，ｘ3に対応する制御信
号、…、ｘn-2，ｘn-1，ｘnに対応する制御信号を記憶
する。そして、部分積生成回路は、制御信号記憶手段が
記憶している制御信号に従って、ブースのアルゴリズム
に従った部分積を生成して出力する。そのため、例え
ば、一つのディジタルフィルタに対して一つのデコーダ
を設ければよく、デコーダの数を省略することができ
る。従って、ディジタルフィルタにおいて、係数の数が
例えば１００個必要な場合には、（１００×（一つの係
数記憶手段中の制御信号手段の数）−１）のデコーダが
従来に比べて削減できる。
【００３１】
【実施例】
実施例１．以下、この発明の第１実施例について図１及
び図２を用いて説明する。図１は、この発明の第１実施
例による乗算器の構成を示すブロック図である。図１に
おいて、クロックＣＬＫ１に応じて１乃至３は順次入力
される係数の連続する３ビットの各ビットをそれぞれ記
憶するＤ型フリップフロップ、４はフリップフロップ１
〜３が記憶している３ビットの値に応じて制御信号Ｃ1
〜Ｃ3を出力するブースデコーダ、５1〜５(n+1)/2はブ
ースデコーダ４が出力した制御信号Ｃ1〜Ｃ3を記憶する
レジスタであり、その他図１２と同一符号のものは図１
２の同一符号で示した部分に相当する部分を示す。ブー
スデコーダ４でデコードされた制御信号Ｃ1〜Ｃ3はまず
レジスタ５1に記憶される。レジスタ５1〜５(n+1)/2は
直列に接続されている。レジスタ５1に記憶された制御
信号Ｃ1〜Ｃ3はクロックＣＬＫ２に応じてシフトされ、
レジスタ５2〜５(n+1)/2に順々に送られ記憶される。そ
のため、従来、部分積生成回路１０６1〜１０６(n+1)/2
に対応して設けられていたブースデコーダ１０５1〜１
０５(n+1)/2をブースデコーダ４だけに減らすことがで
きる。
【００３２】まず、回路起動時には係数を構成している
ビットは最上位ビット（以下ＭＳＢという）側からシリ
アルに入力される。係数が入力されるときのフリップフ
ロップ１〜３に記憶されているデータとデコードするタ
イミングの関係を図２に示す。クロックＣＬＫ１はフリ
ップフロップ１〜３を動作させるためのものであり、ｎ
＋２周期動作してそののちローレベルに固定される。ク
ロックＣＬＫ２はレジスタ５1〜５(n+1)/2を動作させる
ためのものであり、ｎ／２周期動作してそののちローレ
ベルに固定される。図２において、Ｄ１〜Ｄ３はフリッ
プフロップ１〜３に記憶されているデータ、Ｄ４はレジ
スタ５1が記憶しているデータを示している。
【００３３】時刻ｔ１において、クロックＣＬＫ１が立
ち上がると、フリップフロップ１に係数ＹのＭＳＢであ
るビットｙnの値が記憶される。次に、時刻ｔ２におい
て、フリップフロップ１の記憶内容がフリップフロップ
２にシフトし、フリップフロップ１にはビットｙn-1の
値が記憶される。時刻ｔ３において、フリップフロップ
２の記憶内容がフリップフロップ３にシフトするととも
に、フリップフロップ１の記憶内容がフリップフロップ
２にシフトする。そして、フリップフロップ１にビット
ｙn-3の値が記憶される。時刻ｔ１〜ｔ３の間はクロッ
クＣＬＫ２はローレベルに固定されており、レジスタ５
1〜５(n+1)/2は動作しない。時刻ｔ４において、クロッ
クＣＬＫ２が立ち上がり、ブースデコーダ４によってビ
ットｙn，ｙn-1，ｙn-2の値に応じた制御信号Ｃ1〜Ｃ3
の値ＢＤ１をレジスタ５1が記憶する。続いてクロック
ＣＬＫ１が立ち上がり、フリップフロップ１〜３にビッ
トｙn-1〜ｙn-3の値が記憶される。時刻ｔ５において、
クロックＣＬＫ１の立ち上がりで、フリップフロップ１
〜３の記憶内容が書き換えられ、それぞれ、ビットｙ
n-2〜n-4の値が記憶される。この間、クロックＣＬＫ２
は立ち上がらないため、レジスタ５1の記憶内容は変わ
らない。時刻ｔ６において、クロックＣＬＫ２が立ち上
がり、レジスタ５1に記憶されていた内容ＢＤ１がレジ
スタ５2に移動し、ブースデコーダ４によってビットｙ
n-2，ｙn-3，ｙn-4の値に応じた制御信号Ｃ1〜Ｃ3の値
ＢＤ２をレジスタ５1が記憶する。続いてクロックＣＬ
Ｋ１が立ち上がり、フリップフロップ１〜３にビットｙ
n-3〜ｙn-5の値が記憶される。その後時刻ｔ４からｔ６
と同様の動作を繰り返し、時刻ｔ７において、フリップ
フロップ１の値がローレベルに固定され、フリップフロ
ップ２、３にはそれぞれビットｙ0、ｙ1の値が記憶され
る。このフリップフロップ１の記憶内容が係数を構成し
ているビットにさらに付け足された１ビットである。そ
して、時刻ｔ８において、クロックＣＬＫ２が立ち上が
り、レジスタ５1に制御信号Ｃ1〜Ｃ3の値ＢＤ(n+1) /2が
記憶される。
【００３４】クロックＣＬＫ２の（ｎ＋１）／２クロッ
ク目が立ち上がった時点でシフトレジスタ５1，…５
(n+1)/2の内容が確定し、そのときの各レジスタの記憶
内容はそれぞれＢＤ1，…，ＢＤ(n+1)/2となっている。
これで係数が確定し、部分積生成回路１０６1〜１０６
(n+1)/2は被乗数ｘ0，…，ｘmとの部分積を計算するこ
とができる。このような構成にすることにより、一つの
乗算器において、必要なブースデコーダを１つにでき、
乗算器の回路規模を削減することができる。また、この
発明の第１実施例に示した乗算器をディジタルフィルタ
のように乗算器が多数用いられる回路に使用することに
よってその回路規模を大幅に削減することができる。
【００３５】実施例２．この発明の第２実施例について
図３乃至図５を用いて説明する。図３はこの発明の第２
実施例によるディジタルフィルタの構成を示すブロック
図である。図３において、１１1〜１１iはそれぞれ複数
の部分積生成回路を制御するための制御信号Ｃ1〜Ｃ3を
複数組記憶するための複数の記憶素子を含むレジスタ、
１３1〜１３iはそれぞれレジスタ１１1〜１１iとレジス
タ１０２1〜１０２iとに記憶されている係数とデータと
の乗算を行う乗算器、１５は複数のブースデコーダ１５
1〜１５nからなるブースデコーダ群であり、その他図１
１と同一符号のものは図１１のその符号のものに相当す
る部分を示す。レジスタ１１1〜１１iには、図１で示し
た複数のレジスタ５1〜５(n+1)/2に対応する複数の記憶
素子あるいはレジスタが含まれているが、含まれている
それらのレジスタは直列に接続されてはおらずベースデ
コーダ１５1〜１５nの出力をそれぞれが受け取るように
並列に接続されている。
【００３６】入力信号ｙi0，…，ｙinは係数データ、入
力信号ｘ0，…，ｘmは被乗数データである。図３に示し
たディジタルフィルタは乗算器１３1〜１３iをｉ個持つ
ｉタップのフィルタである。
【００３７】各ブースデコーダ１５1〜１５nには、係数
Ｙ1〜Ｙiを構成しているビットｙi0〜ｙin，…，ｙ10〜
ｙ1nが順次入力される。そして、ブースデコーダ群１５
でデコードされたデータがレジスタ１１1〜１１iを順次
移動しながら記憶されていく。各乗算器１３1〜１３iに
は、係数を構成するビットをデコードして得られたデー
タが直接与えられる。このような構成にすることによ
り、ブースデコーダ群１５は一つのディジタルフィルタ
に１群のみ必要で、ディジタルフィルタに使用される各
乗算器１３1〜１３iには図４に示すようにブースデコー
ダ群を必要とせず、ディジタルフィルタの回路規模を削
減できる。そのため、従来は図１１に示す乗算器１０３
1〜１０３i内に設けられていたｉ×（ｎ＋１）／２個の
ブースデコーダを（ｎ＋１）／２個のブースデコーダだ
けに削減することができる。図４において、図１２と同
一符号のものは図１２の同一符号の部分に相当する部分
であり、部分積生成回路１０６1〜１０６(n+1)/2には、
レジスタ１１iから直接制御信号Ｃ1〜Ｃ3が与えられ
る。
【００３８】次に、図５に示すタイミングチャートを用
いて動作について説明する。図５において、Ｄ１はレジ
スタ１１1に記憶されているデータ、Ｄ２はレジスタ１
０２1に記憶されているデータを示す。係数はtapiに必
要な係数から順にロードされる。時刻ｔ１１のディジタ
ルフィルタの起動時に、外部より係数Ｙiをロードす
る。係数データはそれぞれビットごとにブースデコーダ
群１５に入力され、ブースデコーダ１５1〜１５(n+1)/2
の出力はクロックＣＬＫ３の立ち上がりのタイミングに
おいて各係数に関する制御信号を保持するレジスタ１１
1に転送される。転送されたデータは、直列に接続され
ているレジスタ１１1〜１１iをクロックＣＬＫ３に応じ
て移動する。このような動作をｉ回繰り返すことによ
り、レジスタ１１1〜１１iに係数Ｙ1〜Ｙiに対応する制
御信号が記憶される。時刻ｔ１２において、レジスタ１
１1〜１１iへの制御信号の記憶が完了する。クロックＣ
ＬＫ３はｉ回繰り返した後、ローレベルに固定される。
その後、時刻ｔ１３で、データを保持するためのレジス
タ１０２1〜１０２iの動作タイミングを与えるクロック
ＣＬＫ４が立ち上がり、データＤＡＴＡ１がレジスタ１
０２1に記憶される。さらに、クロックＣＬＫ４が立ち
上がる度に、データＤＡＴＡ２〜ＤＡＴＡｉが順次レジ
スタ１０２1へ入力されレジスタ１０２1〜１０２iへ転
送されて記憶される。
【００３９】乗算器１３1〜１３iは、それぞれに対応す
るレジスタ１１1〜１１iとレジスタ１０２1〜１０２iと
に記憶されている係数に関する制御信号とデータとを用
いて係数Ｙ1〜ＹiとデータＸ1〜Ｘiとの積を計算して加
算部１０４に出力する。加算部１０４は、乗算器１３1
〜１３iの出力の総和を計算する。
【００４０】ディジタルフィルタにおいては、一般的
に、係数が固定されるので、ディジタルフィルタの動作
初期時に係数を処理して制御信号をレジスタ１１1〜１
１iに記憶させておけばよいため、データの濾波を行っ
ている時にディジタルフィルタの動作が従来に比べて遅
くなるようなことはない。
【００４１】実施例３．次に、この発明の第３実施例に
よるディジタルフィルタについて図６を用いて説明す
る。図６は、この発明の第３実施例によるディジタルフ
ィルタの構成を示すブロック図である。図６において、
クロックＣＬＫ１に応じて１乃至３は順次入力される係
数の連続する３ビットの各ビットをそれぞれ記憶するＤ
型フリップフロップ、４はフリップフロップ１〜３が記
憶している３ビットの値に応じて制御信号Ｃ1〜Ｃ3を出
力するブースデコーダ、５Ａ〜５Ｄは直列に接続されブ
ースデコーダ４が出力した制御信号Ｃ1〜Ｃ3を一つの係
数分だけ記憶するレジスタであり、その他図３と同一符
号のものは図３の同一符号で示した部分に相当する部分
を示す。レジスタ５Ａは、それぞれ、図１に示す直列に
接続されたレジスタ５1〜５(n+1)/2と同様の複数のレジ
スタを備えている。レジスタ５Ｂ〜５Ｄについても同様
である。そして、レジスタ５Ａ〜５Ｄは直列に接続され
ており、例えば、レジスタ５Ａ中のレジスタ５(n+1)/2
の出力が、レジスタ５Ｂ中のレジスタ５1の入力とな
る。ブースデコーダ４でデコードされた制御信号Ｃ1〜
Ｃ3は、まずレジスタ５Ａ中のレジスタ５1に記憶され
る。レジスタ５Ａ中のレジスタ５1〜５(n +1)/2は直列に
接続されており、レジスタ５Ａ中のレジスタ５1に記憶
された制御信号Ｃ1〜Ｃ3はクロックＣＬＫ２に応じてシ
フトされ、レジスタ５Ａ中のレジスタ５2〜５(n+1)/2に
順々に送られ記憶される。さらに、レジスタ５Ａ中のレ
ジスタ５1〜５(n+1)/2に記憶されているデータは、クロ
ックＣＬＫ２に応じて、レジスタ５Ｂ中のレジスタ５1
〜５(n+1)/2に順次送られて記憶される。まず、回路起
動時には係数Ｙiを構成しているビットのＭＳＢ側から
シリアルに入力される。クロックＣＬＫ１はフリップフ
ロップ１〜３を動作させるためのものであり、（ｎ＋
２）×ｉ周期動作してそののちローレベルに固定され
る。
【００４２】上記のように構成されているため、第２実
施例によるディジタルフィルタに比べて第３実施例によ
るそれは、部分積生成回路１０６1〜１０６(n+1)/2に対
応して設けられていたブースデコーダ１０５1〜１０５
(n+1)/2をブースデコーダ４だけに減らすことができ
る。
【００４３】図６に示したデータを保持するためのレジ
スタ１０２1〜１０２iは、レジスタ５Ａ〜５Ｄに係数に
関する制御信号が記憶されてから後、クロックＣＬＫ４
が立ち上がり、第２実施例によるディジタルフィルタと
同様にデータの転送と記憶が行われる。
【００４４】なお、上記実施例では、レジスタ５Ａ〜レ
ジスタ５Ｄの中の複数のレジスタが全て直列に接続され
ている場合について説明したが、例えば、レジスタ５Ａ
中の複数のレジスタとレジスタ５Ｂ中の複数のレジスタ
が並列に接続されている構成、つまりレジスタ５Ａ中の
レジスタ５1とレジスタ５Ｂ中のレジスタ５1が接続され
ているような構成であってもよく、その場合には、レジ
スタ５Ａの全てのレジスタに一つの係数に関する制御信
号が記憶される毎に、クロックＣＬＫ２とは別のクロッ
クに応じてレジスタ５Ａ〜５Ｄ間でデータの転送が行わ
れる。
【００４５】実施例４．次に、この発明の第４実施例に
よるディジタルフィルタについて図７乃至図９を用いて
説明する。この発明の第２及び第３実施例によるディジ
タルフィルタにおいては、一つの半導体チップ上の半導
体集積回路中でブースのアルゴリズムに従って係数のデ
コードして乗算するための構成を示したが、ブースのア
ルゴリズムに従った係数のデコードは、予め準備してお
いても良い。そのためには、ブースのアルゴリズムに応
じたデコードを行うためのシステムが必要になる。図７
は、第４実施例によるディジタルフィルタとそれを用い
るためのシステムとの関係を示すブロック図である。図
７において、５０はブースのアルゴリズムに沿って係数
デコードプログラム５１を実行して係数から制御信号Ｃ
Ｎを生成するコンピュータ、５２はコンピュータ５０に
接続されてコンピュータ５０の生成した制御信号ＣＮを
記憶するＲＯＭ、５３は一つのチップ上に形成された集
積回路からなり係数に関する制御信号ＣＮをＲＯＭ５２
から受けてデータＸを濾波するディジタルフィルタであ
る。図８は、ディジタルフィルタチップ５３上に形成さ
れたディジタルフィルタの構成を示すブロック図であ
る。図８において、５５1〜５５iはＲＯＭ５２から与え
られる制御信号ＣＮを保持するためのレジスタであり、
その他図３と同一符号のものは図３の同一符号の部分に
相当する部分である。与えられる制御信号ＣＮは、コン
ピュータ５０においてあらかじめ係数をブースのアルゴ
リズムに従って乗算が可能なようにデコードされた制御
信号であるため、ブースデコーダをディジタルフィルタ
チップ５３内に持つ必要はなく、ディジタルフィルタに
使用される乗算器１３1〜１３iは図４に示すような構成
にしてブースデコーダ群を削減し、ディジタルフィルタ
チップ５３の回路規模を縮小できる。
【００４６】なお、上記実施例では、コンピュータ５０
で処理した制御信号ＣＮをＲＯＭ５２に格納したが、図
９に示すようにコンピュータ５０とディジタルフィルタ
チップ５３とを直接接続し、コンピュータ５０にはＲＯ
Ｍ５６から係数Ｙを与えてもよく、上記実施例と同様の
効果を奏する。
【００４７】また、ディジタルフィルタチップ５３に形
成されるディジタルフィルタの構成は、第２あるいは第
３実施例に示したディジタルフィルタの構成であっても
よく、その場合には制御信号ＣＮの規格及び配線を変更
してデータを構成するビットを、係数毎あるいは全ての
係数についてシリアルに与えるようにすればよい。
【００４８】次に上記各実施例で示したディジタルフィ
ルタの使用方法の一例について図１０を用いて説明す
る。図１０において、６０は第２及び第３実施例で示し
たディジタルフィルタが形成された半導体チップ、６１
はディジタルフィルタ６０の出力とデータＸとを入力し
て制御信号ＳＥに応じていずれか一方を出力するセレク
タである。第２及び第３実施例においては、係数Ｙが固
定されている場合について説明したが、ディジタルフィ
ルタで濾波しているときに係数Ｙを変更する必要が生じ
る場合がある。その時は、図１０に示したように、セレ
クト信号ＳＥによってセレクタ６１でデータＸを直接出
力する様にしておき、係数Ｙの変更が終了した後にディ
ジタルフィルタチップ６０の出力をセレクタ６１から出
力するように切り換える。このようにすることによっ
て、ディジタルフィルタチップ６０内の係数を入れ替え
る際に不具合の生じたデータＸを出力しなくて済み、デ
ィジタルフィルタの係数の入れ替えが容易に行える。な
お、図１０には示していないが、ディジタルフィルタチ
ップ６０内での処理時間を考慮するためセレクタ６１に
入力されるデータＸを遅延させる遅延線を用いても良
い。
【００４９】
【発明の効果】以上のように、請求項１記載の発明の乗
算器によれば、複数の部分積生成回路に対応して設けら
れた複数の制御信号記憶手段にデコーダから出力された
制御信号を記憶し、制御信号記憶手段が記憶した制御信
号によって部分積生成回路がブースのアルゴリズムに従
って部分積を生成するようにしたので、デコーダの数を
削減でき、乗算器の回路規模を縮小することができると
いう効果がある。
【００５０】請求項２記載の発明のディジタルフィルタ
によれば、複数の係数記憶手段の各々が、対応する乗算
手段の複数の部分積生成回路にそれぞれ対応して設けら
れた複数の制御信号記憶手段を備え、ブースのアルゴリ
ズムを実行するための制御信号を記憶しているので、乗
算手段において係数からデコードする必要が無くなり、
乗算手段のデコーダを削減でき、ディジタルフィルタの
回路規模を縮小することができるという効果がある。
【００５１】請求項３記載の発明のディジタルフィルタ
によれば、複数の乗算手段に共通し、かつ乗算手段中の
複数の部分積生成回路に対応して設けられたデコーダに
よって、３ビットの組をそれぞれ入力して制御信号をそ
れぞれ生成する動作を複数の係数記憶手段に対して順に
行うので、デコーダの数を削減でき、係数を直接入力す
ることができるディジタルフィルタにおいてその回路規
模を縮小することができるという効果がある。
【００５２】請求項４記載の発明のディジタルフィルタ
によれば、複数の係数記憶手段の各々が、対応する乗算
手段の複数の部分積生成回路にそれぞれ対応して設けら
れ、直列に接続され、順次入力される前記制御信号をシ
フトして、対応する前記制御信号を記憶する複数の制御
信号記憶手段を備え、ブースのアルゴリズムを実行する
ための制御信号を記憶するので、乗算手段において係数
からデコードする必要が無くなり、乗算手段のデコーダ
を削減でき、ディジタルフィルタの回路規模を縮小する
ことができるという効果がある。また、制御信号をシフ
トするので制御信号を制御信号記憶手段に与えるための
端子数を削減することができるという効果がある。
【００５３】請求項５記載の発明のディジタルフィルタ
によれば、デコーダが、複数の乗算手段にそれぞれ対応
する一連のビットを順に入力し、全ての係数記憶手段に
与える制御信号を順に生成するので、デコーダの数を削
減でき、係数を直接入力することができるディジタルフ
ィルタにおいてその回路規模を縮小することができると
いう効果がある。
【図面の簡単な説明】
【図１】 この発明の第１実施例による乗算器の構成を
示すブロック図である。
【図２】 図１に示したディジタルフィルタで用いられ
る乗算器の動作を示すタイミングチャートである。
【図３】 この発明の第２実施例によるディジタルフィ
ルタの構成を示すブロック図である。
【図４】 図２に示したディジタルフィルタで用いられ
る乗算器の構成の一例を示すブロック図である。
【図５】 図３に示したディジタルフィルタの動作を示
すタイミングチャートである。
【図６】 この発明の第３実施例によるディジタルフィ
ルタの構成を示すブロック図である。
【図７】 この発明の第４実施例によるディジタルフィ
ルタを含むシステムの構成を示すブロック図である。
【図８】 この発明の第４実施例によるディジタルフィ
ルタの構成の一例を示すブロック図である。
【図９】 この発明の第４実施例によるディジタルフィ
ルタを含むシステムの他の構成を示すブロック図であ
る。
【図１０】 この発明のディジタルフィルタの使用方法
の一例を示すブロック図である。
【図１１】 従来のディジタルフィルタの構成を示すブ
ロック図である。
【図１２】 図１１に示したディジタルフィルタで用い
られる乗算器の構成を示すブロック図である。
【図１３】 図１２に示した乗算器のブースデコーダの
構成を示す回路図である。
【図１４】 図１２に示した乗算器の部分積生成回路の
構成を説明するための回路図である。
【符号の説明】
１〜３ フリップフロップ、５1〜５(n+1)/2 レジス
タ、１１1〜１１i レジスタ、１３1〜１３i 乗算器、
５０ コンピュータ、５２，５６ ＲＯＭ、５３，６０
ディジタルフィルタチップ、６１ セレクタ、１０２
1〜１０２i レジスタ、１０３1〜１０３i 乗算器、１
０４ 加算部、１０５1〜１０５(n+1)/2ブースデコー
ダ、４，１０６1〜１０６(n+1)/2 部分積生成回路、１
０７ 部分積加算器。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 乗数を固定し、被乗数を逐次入力して、
    前記乗数を構成する全ビットの最下位にさらに１ビット
    付け足し、それら一連のビットの最下位の３ビットから
    ２ビットずつ上位にシフトしながら連続する３ビットの
    組に分け、該３ビットの組毎にブースのアルゴリズムに
    従った前記被乗数の部分積を得るとともにその総和を求
    めることによって乗算を行う乗算器において、 前記３ビットの組にそれぞれ対応して設けられ、対応す
    る前記３ビットの組の値によって定まる制御信号と前記
    被乗数とを入力し、前記３ビットの組に対する前記被乗
    数の前記部分積をそれぞれ生成する複数の部分積生成回
    路と、 複数の前記部分積生成回路にそれぞれ対応して設けら
    れ、対応する前記３ビットの組の値に応じた前記制御信
    号をそれぞれ記憶する複数の制御信号記憶手段と、 前記乗数を構成しているビットを順次入力し、前記３ビ
    ットの組の値から前記制御信号を順次生成して、前記３
    ビットの組に対応する前記制御信号記憶手段へ順次出力
    するデコーダと、 複数の前記部分積生成回路が生成した複数の前記部分積
    の総和を計算する部分積加算回路とを備える、乗算器。
  2. 【請求項２】 ２つの入力の積を計算する複数の乗算手
    段と、複数の前記乗算手段にそれぞれ対応して設けられ
    前記乗算手段に与えるデータを記憶する複数のデータ記
    憶手段と、複数の前記乗算手段にそれぞれ対応して設け
    られ前記乗算手段に係数を与える複数の係数記憶手段
    と、複数の前記乗算手段の出力の総和を求める加算手段
    とを備え、 複数の前記乗算手段の各々は、前記係数を構成する全ビ
    ットの最下位にさらに１ビット付け足した一連のビット
    の最下位の３ビットから２ビットずつ上位にシフトする
    ことで与えられる連続する３ビットの組毎に、該３ビッ
    トの組の値によって定まる制御信号に応じてブースのア
    ルゴリズムに従った部分積を計算する複数の部分積生成
    回路と、複数の前記部分積生成回路が生成した複数の前
    記部分積の総和を計算する部分積加算回路とを備え、 複数の前記係数記憶手段の各々は、対応する前記乗算手
    段の複数の前記部分積生成回路にそれぞれ対応して設け
    られ、前記制御信号を記憶する複数の制御信号記憶手段
    を含むことを特徴とする、ディジタルフィルタ。
  3. 【請求項３】 複数の前記乗算手段に共通に、かつ前記
    乗算手段中の複数の前記部分積生成回路に対応してそれ
    ぞれ設けられ、前記３ビットの組をそれぞれ入力して前
    記制御信号をそれぞれ生成して複数の前記制御信号記憶
    手段にそれぞれ出力する動作を複数の前記係数記憶手段
    に対して順に行う複数のデコーダをさらに備える、請求
    項２記載のディジタルフィルタ。
  4. 【請求項４】 ２つの入力の積を計算する複数の乗算手
    段と、複数の前記乗算手段にそれぞれ対応して設けられ
    前記乗算手段に与えるデータを記憶する複数のデータ記
    憶手段と、複数の前記乗算手段にそれぞれ対応して設け
    られ前記乗算手段に係数を与える複数の係数記憶手段
    と、複数の前記乗算手段の出力の総和を求める加算手段
    とを備え、 複数の前記乗算手段の各々は、前記係数を構成する全ビ
    ットの最下位にさらに１ビット付け足した一連のビット
    の最下位の３ビットから２ビットずつ上位にシフトする
    ことで与えられる連続する３ビットの組毎に、該３ビッ
    トの組の値によって定まる制御信号に応じてブースのア
    ルゴリズムに従った部分積を計算する複数の部分積生成
    回路と、複数の前記部分積生成回路が生成した複数の前
    記部分積の総和を計算する部分積加算回路とを備え、 複数の前記係数記憶手段の各々は、対応する前記乗算手
    段の複数の前記部分積生成回路にそれぞれ対応して設け
    られ、直列に接続され、順次入力される前記制御信号を
    シフトして、対応する前記制御信号をそれぞれ記憶する
    複数の制御信号記憶手段を含むことを特徴とする、ディ
    ジタルフィルタ。
  5. 【請求項５】 複数の前記乗算手段に対応する前記一連
    のビットを順に入力し、前記３ビットの組毎に前記制御
    信号を順次生成して複数の前記係数記憶手段に出力する
    デコーダをさらに備える、請求項４記載のディジタルフ
    ィルタ。
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