JP3000293B2

JP3000293B2 - 仮想シフト回路

Info

Publication number: JP3000293B2
Application number: JP2257408A
Authority: JP
Inventors: 登小林; 吉弘富田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-09-28
Filing date: 1990-09-28
Publication date: 2000-01-17
Anticipated expiration: 2015-01-17
Also published as: JPH04137300A

Description

【発明の詳細な説明】〔概要〕メモリ領域のアドレス制御により等価的にシフト動作
を行わせる仮想シフト回路に関し、任意のワード数のメモリ領域に任意方向に且つ任意数
のシフトを行わせることを目的とし、メモリの領域をリング状に再構成し、該リング状のメ
モリ領域のアドレスを制御して等価的にシフト動作を行
わせる仮想シフト回路に於いて、前記リング状のメモリ
領域のアクセスアドレスと更新値とを加算する更新回路
と、前記アクセスアドレスと、前記更新値と、該更新値
の符号によって符号が制御される前記メモリ領域のワー
ド数とを加算して、更新されたアクセスアドレスと領域
判定信号とを出力する更新・判定回路と、該更新・判定
回路の前記領域判定信号によって、前記更新回路と前記
更新・判定回路からの更新アクセスアドレスを選択して
前記リング状のメモリ領域のアクセスアドレスを出力す
るセレクタとを備えて構成した。

〔産業上の利用分野〕

本発明は、メモリ領域のアドレス制御により等価的に
シフト動作を行わせる仮想シフト回路に関するものであ
る。

ディジタル・シグナル・プロセッサ（DSP）等のディ
ジタル信号処理回路により、例えば、フィルタ処理を行
う場合、時系列のディジタル信号を処理することにな
り、入力されたディジタル信号を順次シフトし、所定の
時間位置のディジタル信号を取り出して処理することに
なる。従って、入力ディジタル信号を順次シフトするシ
フト回路が用いられるが、大量のディジタル信号を実際
にシフトさせると、そのシフト時間の為にフィルタ演算
等の時間が不足することになる。そこで、メモリの領域
をリング状に再構成し、このリング状のメモリ領域に、
物理アドレスとは異なる論理アドレスを定め、この論理
アドレスを例えば＋１することにより、入力ディジタル
信号を＋１だけ等価的にシフトさせる仮想シフト回路が
採用されている。

〔従来の技術〕

従来例の仮想シフト回路は、例えば、リング状のメモ
リ領域を２の巾乗の大きさとし、モジュロ演算によりア
ドレスを生成する構成が採用されている。例えば、第４
図に示すように、メモリ41に、2³（＝０〜７番地）の大
きさのリング状のメモリ領域を構成し、ポインタにより
斜線で示す６番地が指定されている時に、更新値として
＋３が与えられると、“0110"＋“0011"＝“1001"とな
り、９番地を示すから点線矢印のようなシフトが行われ
ることになる。しかし、メモリ領域は７番地までである
から、下位３ビットの“001"を用いて１番地を更新アド
レスとし、実線矢印のような等価的なシフトを行わせる
ことになる。即ち、任意の更新値により０〜７番地のリ
ング状メモリ領域のアドレスを更新して仮想シフトを行
わせることができる。

又任意の大きさのメモリ領域を用いる場合、従来は例
えば第５図に示す構成が採用されている。即ち、レジス
タ51にリング状メモリ領域の開始アドレスrbが設定さ
れ、レジスタ55にリング状メモリ領域の終了アドレスre
が設定される。従って、リング状メモリ領域をrb〜reの
ように、任意に設定することができる。又は52はセレク
タ、53はポインタ、54は＋１回路、56は比較回路であ
る。

比較回路56は、＋１回路54の出力（Ａ）と、終了アド
レスre（Ｂ）とを比較し、Ａ＞Ｂとなった時に“1"を出
力するものであり、又セレクタ52は、比較回路56の出力
信号が“1"の時に、レジスタ51に設定された開始アドレ
スrbをポインタ53に加え、又比較回路56の出力信号が
“0"の時に、＋１回路54の出力信号をポインタ53に加え
るものである。

従って、ポインタ53は、開始アドレスrbから終了アド
レスreまで順次＋１されることになり、このポインタ53
によりリング状メモリ領域をアクセスすることより、入
力ディジタル信号を等価的に順次シフトする仮想シフト
を行わせることができる。

〔発明が解決しようとする課題〕

第４図に示すような仮想シフト回路は、メモリ領域を
２の巾乗の大きさに限定するものであるから、例えば、
２の巾乗でない160個の入力データを用いてフィルタ処
理を行う場合、256ワードの領域を確保する必要があ
り、96ワード分が無駄になる。即ち、メモリの領域を有
効に利用できない欠点があった。

又第５図に示す従来例に於いては、任意の大きさのメ
モリ領域を利用することができるが、ポインタ53の更新
が「１」宛となり、任意の更新値で更新することができ
ない欠点があった。なお、フィルタ演算等に於いては、
仮想シフトは＋１毎で良い場合が多いが、フィルタ特性
によっては、複数アドレスとび、或いはマイナス方向に
シフトする場合が生じる。従って、任意の方向に且つ任
意数シフトできることが必要である。

本発明は、任意のワード数のメモリ領域に任意方向に
且つ任意数のシフトを行わせることを目的とするもので
ある。

〔課題を解決するための手段〕

本発明の仮想シフト回路は、任意のワード数のメモリ
領域を設定して、そのワード数と、アクセスアドレス
と、更新値とにより、更新したアドレスが設定メモリ領
域内であるか否か判定するものであり、第１図を参照し
て説明する。

メモリの領域をリング状に再構成したメモリ領域のア
ドレスを制御して、等価的にシフト動作を行わせる仮想
シフト回路に於いて、リング状のメモリ領域１のアクセ
スアドレスと更新値とを加算する更新回路２と、前記ア
クセスアドレスと、前記更新値と、この更新値の符号に
よってその符号が制御されるメモリ領域１のワード数と
を加算して、更新されたアクセスアドレスと領域判定信
号とを出力する更新・判定回路３と、この更新・判定回
路３からの領域判定信号により、更新回路２からの更新
アクセスアドレスと、更新・判定回路３からの更新アク
セスアドレスとを選択してリング状のメモリ領域１のア
クセスアドレスを出力するセレクタ４とを備えたもので
ある。

〔作用〕

更新回路２は、更新アクセスアドレスがメモリ領域１
内になると仮定して、メモリ領域１の現時点のアクセス
アドレスと更新値とを加算するものである。又更新・判
定回路３は、前記更新アクセスアドレスがメモリ領域１
外になると仮定して、メモリ領域１の現時点のアクセス
アドレスと、前記更新値と、メモリ領域１のワード数と
を加算するものであり、その場合には、更新値の符号が
正の時にワード数は負の値とし、反対に更新値の符号が
負の時にワード数は正の値とするものである。又更新値
が正の時に、更新・判定回路３の加算結果が負となる時
は、更新回路２の加算出力を選択し、正となる時は、更
新・判定回路３の加算出力を選択する。又更新値が負の
時に、更新回路２の加算結果が負となる時は、更新・判
定回路３の加算出力を選択し、更新回路２の加算結果が
正となる時は、その更新回路２の加算出力を選択するよ
うな領域判定信号によりセレクタ４が制御されるもので
ある。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説
明する。

第２図は本発明の実施例のブロック図であり、11はリ
ング状に再構成されたメモリ領域、12はアクセスアドレ
スＸがセットされるレジスタ、13はメモリ領域11のワー
ド数Ｗがセットされるレジスタ、14は更新回路２を構成
する加算器、15は半加算器、16は全加算器、17は更新値
Ｙの符号を反転するインバータ、18は排他的オア回路、
19,20はセレクタ、21はインバータである。半加算器15
と全加算器16とインバータ17,21と排他的オア回路18と
セレクタ19とにより、第１図に於ける更新・判定回路３
が構成されている。

更新回路２を構成する加算器14は、Ｘ＋Ｙの全加算を
行うもので、加算出力はセレクタ20に加えられ、又その
符号ｓはセレクタ19に加えられる。又更新・判定回路３
の一部を構成する半加算器15と全加算器16は、Ｘ＋Ｗ＋
Ｙの加算を行うものであるが、３入力の全加算を一括で
行う構成は複雑となると共に加算処理時間が長くなるか
ら、半加算器15により３入力の半加算を行い、その半加
算出力とキャリーとを全加算器16とに加えて加算を行う
もので、この加算出力はセレクタ20に加えられ、又その
符号ｓはセレクタ19に加えられる。

更新値Ｙの符号ｓが正（“0"）の場合、レジスタ13に
セットされたワード数Ｗは排他的オア回路18により反転
されて半加算器15に入力される。その時、ワード数Ｗを
２の補数として加算処理する為に、更新値Ｙの符号ｓが
全加算器16に加えられ、内部で反転されて最下位ビット
に加算される。又更新値Ｙの符号ｓが負（“1"）の場
合、ワード数Ｗはそのまま排他的オア回路18を介して半
加算器15に入力される。

例えば、ワード数Ｗが９（“1001"）、更新値Ｙが３
（“0011"）で現時点のアクセスアドレスＸが７（“011
1"）であるとすると、更新値Ｙの符号ｓは正（“0"）で
あるから、ワード数Ｗは排他的オア回路18により反転さ
れて、次のような演算が行われる。なお、全加算器16に
於ける最下位ビットに“1"が付加される。

の加算結果が得られ、メモリ領域の１番地が更新アクセ
スアドレスとなる。

セレクタ19は、更新値Ｙの符号ｓによって制御される
もので、その符号ｓが正（“0"）の時に、全加算器16の
加算出力の符号ｓが選択出力され、負（“1"）の時に、
加算器14の加算出力のインバータ21により反転された符
号ｓが選択出力されて領域判定信号となる。セレクタ20
はこの領域判定信号により制御され、領域判定信号が
“0"の時に全加算器16の加算出力が選択出力され、“1"
の時に加算器14の加算出力が選択出力されて、レジスタ
12に更新アクセスアドレスとしてセットされる。

例えば、第３図の（ａ）〜（ｄ）に於いて、リング状
のメモリ領域をA0〜Anとし、現時点のアクセスアドレス
をＸとし、更新値をY,ワード数（A0〜Anの範囲のワード
数）をＷとすると、更新値Ｙが正の時、加算器14の加算
出力はＸ＋Ｙとなり、全加算器16の加算出力は、Ｘ＋Ｙ
−Ｗとなる。そして、セレクタ19からは全加算器16の加
算出力の符号ｓが選択される。

第３図の（ａ）に於いて、Ｘ＋Ｙがメモリ領域のAnを
超えた場合、Ｘ＋Ｙ−Ｗ＝AD（＞０）となるから、セレ
クタ19から正（“0"）の符号ｓが選択出力されてセレク
タ20に加えられ、全加算器16の加算出力のＸ＋Ｙ−Ｗ＝
ADが選択出力され、更新アクセスアドレスADとしてレジ
スタ12にセットされる。又第３図の（ｂ）に於いて、Ｘ
＋Ｙがメモリ領域のAnを超えない場合は、Ｘ＋Ｙ−Ｗは
負の符号（“1"）となり、セレクタ20から加算器14の加
算出力Ｘ＋Ｙ＝ADが選択出力されて、更新アクセスアド
レスADとしてレジスタ12にセットされる。

又更新値Ｙが負の時、加算器14の加算出力はＸ−Ｙと
なり、全加算器16の加算出力はＸ−Ｙ＋Ｗとなる。そし
て、セレクタ19からは加算器14の加算出力のインバータ
21により反転された符号ｓが選択出力されてセレクタ20
に加えられる。

第３図の（ｃ）に於いて、加算器14の加算出力がＸ−
Ｙ＜０となり、メモリ領域のA0を超えた場合、その加算
出力の符号ｓは“1"となり、インバータ21により反転さ
れて、セレクタ20には“0"の領域判定信号が加えられる
ことになり、全加算器16の加算出力Ｘ−Ｙ＋Ｗ＝ADが選
択出力されて、更新アクセスアドレスとしてレジスタ12
にセットされる。又第３図の（ｄ）に於いて、加算器14
の加算出力がＸ−Ｙ＞０となり、メモリ領域の範囲内と
なる場合は、全加算器16の加算出力Ｘ−Ｙ＋Ｗはメモリ
領域のAnを超えているが、加算器14の加算出力の符号ｓ
は“0"となり、インバータ21により反転されて、セレク
タ20には“1"の領域判定信号が加えられ、加算器14の加
算出力Ｘ−Ｙ＝ADが選択出力されて、更新アクセスアド
レスとしてレジスタ12にセットされる。

前述のように、符号ｓの正負の判定により、更新値Ｙ
により更新されたアドレスが、メモリ領域11を超えてい
るか否かの判定が行われ、メモリ領域11がリング状にア
ドレス付けされることになり、更新値Ｙに従ったシフト
動作が行われる。この場合、アドレス比較による領域判
定に比較して簡単な構成となる。

本発明は、前述の実施例にのみ限定されるものではな
く、論理回路構成は必要に応じて変更することができる
ものである。

〔発明の効果〕

以上説明したように、本発明は、リング状のメモリ領
域１のアクセスアドレスと更新値とを加算する更新回路
２と、アクセスアドレスと更新値とワード数と加算し
て、その加算出力と領域判定信号とを出力する更新・判
定回路３と、セレクタ４とを備え、更新・判定回路３か
らの加算出力と、更新回路２からの加算出力とを、領域
判定信号に従ってセレクタ４により選択して、更新され
たアクセスアドレスとするものであり、メモリ領域１の
大きさをワード数で表すだけで、任意の大きさとするこ
とができる。又更新値の正負に従った加算処理により任
意の方向に且つ任意数のシフトが可能となる。その場合
のメモリ領域１を超えたか否かの判定は、アドレス比較
ではなく、更新・判定回路３に於ける符号比較による簡
単な処理で領域判定を行うことができるから、高速シフ
トも可能となる利点がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
のブロック図、第３図（ａ）〜（ｄ）は本発明の実施例
の更新動作説明図、第４図は従来例の仮想シフトの説明
図、第５図は従来例のブロック図である。１はリング状メモリ領域、２は更新回路、３は更新・判
定回路、４はセレクタである。

Claims

(57)【特許請求の範囲】

【請求項１】メモリの領域をリング状に再構成し、該リ
ング状のメモリ領域のアドレスを制御して等価的にシフ
ト動作を行わせる仮想シフト回路に於いて、前記リング状のメモリ領域（１）のアクセスアドレスと
更新値とを加算する更新回路（２）と、前記アクセスアドレスと、前記更新値と、該更新値の符
号によって符号が制御される前記メモリ領域（１）のワ
ード数とを加算して、更新されたアクセスアドレスと領
域判定信号とを出力する更新・判定回路（３）と、該更新・判定回路（３）の前記領域判定信号によって、
前記更新回路（２）と前記更新・判定回路（３）からの
更新アクセスアドレスを選択して前記リング状のメモリ
領域（１）のアクセスアドレスを出力するセレクタ
（４）とを備えたことを特徴とする仮想シフト回路。