JPH02105951A - アドレスデータ作成回路及びこれを内蔵するデジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、メモリの任意領域を巡廻してアクセスするア
ドレスデータの作成回路、及び、該アドレスデータ作成
回路を内蔵したデジタル信号処理装置に関する。

（ロ）従来の技術 一般に、音声や画像等のように我々の周囲に存在する原
始情報源は、アナログ信号であることが多い。今までは
、このアナログ信号をアナログ信号のまま処理、例えば
、増幅、フィルタリング、等していたが、近年Ａ−Ｄ変
換技術、及び、デジタル処理技術の進歩に伴い、アナロ
グ信号をデジタル的な手法によって処理するシステム、
即ら、デジタル信号処理装置（ＤＳＰ：デジタル・シグ
ナル・プロセッサ）が開発されている。

また、デジタル回路のＬＳＩ化が急速に進み、ワンチッ
プ半導体上にＤＳＰが容易に実現できるようになり、更
に、アナログ信号処理に較べて高精度処理が可能、パラ
メータ等の設定により任意の特性が安定して得られる、
無調整化が可能となる等の特徴がある。

このようなりＳＰは、アナログ信号をサンプリングする
ことによって得られたデジタルデータ、及び、該データ
を数値計算することによって発生する演算結果データ等
を記憶するためのメモリが必要である。このメモリは、
記憶データが大量であるため、同一半導体チップ上には
設けることができず、外部メモリとして接続きれるのが
一般的である。

従って、ＤＳＰには、外部メモリを高速でアクセスする
機能が設けられる。

（ハ）発明が解決しようとする課題 しかしながら、従来のＤＳＰの外部メモリアクセス機能
は、ＤＳＰに内蔵される演算回路と内部メモリを利用し
て、プログラム処理によって外部メモリのアドレスを作
成していたため、本来の数値計算プログラムの処理時間
が短縮きれてしまう不都合があった。特に、外部メモリ
を複数のエリアに分割して、各エリアを巡廻してアクセ
スする場合などには、そのアドレスの作成プログラムが
大幅に長くなり、本来の数値計算が十分に行えないとい
う問題が生じた。

（ニ）課題を解決するための手段 本発明は、上述した点に鑑みて創作されたものであり、
プログラムによらず、メモリの任意領域を巡廻してアク
セスするアドレスデータを自動的に作成することを目的
とする。そのために、アドレスデータを保持するための
第１のレジスタと、該第１のレジスタに保持されたアド
レスデータを入力し、制御信号に基いて加算及び減算が
指示きれるカウンタと、メモリの任意領域の最小アドレ
スデータを保持する第２のレジスタと、前記メモリの任
意領域の最大アドレスデータを保持する第３のレジスタ
と、前記制御信号に基いて前記第２のレジスタの出力と
前記第３のレジスタの出力を選択出力する第１の切換回
路と、前記カウンタの値と前記第１の切換回路から出力
されるデータの値の一致を検出する一致検出回路と、該
一致検出回路の検出出力と前記制御信号に基いて前記カ
ウンタの出力と第２のレジスタの出力と第３のレジスタ
の出力のいずれかを選択し前記第１のレジスタに出力す
る第２の切換回路とを備えるものである。

（＊）作用 上述の手段によれば、メモリの任意領域を巡廻してアク
セスする場合には、第２のレジスタに任意領域の最小ア
ドレスデータを予めプリセッ、トし、第３のレジスタに
任意領域の最大アドレスデータを予めプリセットしてお
くことにより、第１のレジスタにアドレスデータをセッ
トすると、そのセットされたアドレスデータがカウンタ
にプリセットされて制御信号によってインクリメントあ
るいはディクリメントされる。インクリメントされた場
合には、第３のレジスタに保持きれた最大アドレスデー
タが第１の切換回路によって選択され、一致検出回路に
おいてインクリメントきれた結果が最大アドレスデータ
と一致するか否かが判定され、不一致のときはインクリ
メントされたアドレスデータが、一致のときは第２のレ
ジスタに保持されている最小アドレスデータが第２の切
挽回路によって選択きれて第１のレジスタにプリセット
される。また、ディクリメントの場合には、第２のレジ
スタに保持された最小アドレスデータが第１の切換回路
によって選択され、一致検出回路においてディクリメン
トされた結果が最小アドレスデータと一致するか否かが
判定され、不一致のときはディクリメントされたアドレ
スデータが、一致のときには第３のレジスタに保持され
た最大アドレスデータが第２の切換回路によって第１の
レジスタにプリセットされる。

従って、第１のレジスタに保持されるアドレスデータは
、メモリの任意領域の最小アドレスと最大アドレスの間
を巡廻するアドレスデータとなり、第１のレジスタに保
持されたアドレスデータをメモリに印加するのみで、メ
モリの任意領域を巡廻アクセスすることができる。

（へ）実施例 第１図は本発明に係るアドレスデータ作成回路を示すブ
ロック図である。

第１図において、データバス（１）は８ビツト×３の２
４ビツト構成であり、このデータバス（１）には第１の
レジスタ（２〉、第２のレジスタ（３）及び第３のレジ
スタ（４）が接続されると共に、図示しないメモリが接
続される。第１のレジスタ（２〉は、１６ビツトで構成
されたレジスタであり、データバス（１）の２４ビツト
中の１６ビツトに入出力が接読され、データバス（１）
に送出されたアドレスデータを入力保持すると共に、保
持しているアドレスデータをデータバス〈１）に出力す
ることができる。第２のレジスタ（３）及び第３のレジ
スタ（４）も１６ビツトで構成され、データバス（１〉
の２４ビツト中の１６ビツトに入力が接続され、データ
バス（１）に送出されたアドレスデータを保持する。こ
れら、第１のレジスタ（２）、第２のレジスタフ３）及
び第３のレジスタ（４）へのアドレスデータのプリセッ
トは、データ転送命令の実行時に発生ずるプリセット信
号ＰＥＩ　、ＰＥ２　、ＰＥ３によって行われる。また
、第１のレジスタ（２）はメモリの実アドレスデータの
保持に利用され、第２のレジスタ（３）は、メモリの任
意領域を巡廻アクセスする際に、その領域の最小アドレ
スデータの保持に利用され、第３のレジスタ（４）は最
大アドレスデータの保持に利用される。

カウンタ（５）は、１６ビツトで構成されたバイナリ−
カウンタであり、制御信号ＩＮＣ／ＤＥＣによって「Ｉ
Ｊの加算、即ち、インクリメントと「１」の減算、即ち
ディクリメントが指示される。また、カウンタ（５）は
、第１のレジスタ（２）の出力が接続されたプリセット
入力を有し、第１のレジスタ（２）にアドレスデータを
転送した際のプリセット信号ＰＥＩが遅延回路（６〉で
遅延された信号ＰＥＩ°で第１のレジスタ（２）に保持
きれたアドレスデータを保持し、更に、信号ＰＥＩ’が
遅延回路（７）で遅延された信号ＰＥＩ″でインクリメ
ント及びディクリメントを実行する。ここで、制御信号
ＩＮＣ／ＤＥＣは、フラグ（９）の出力として得られ、
第１のレジスタ（２）と第２のレジスタ（３）のプリセ
ットと同様に予めフラグ（９〉をセットあるいはリセッ
トすることでインクリメントあるいはディクリメントが
指示される。

第１の切換回路＜１０）は、制御信号ＩＮＣ／ＤＥＣに
よって制御され、入力に接続きれた第２のレジスタ（３
）と第３のレジスタ（４〉の一方を選択して一致検出回
路（１１）に出力する。即ち、制御信号工ＮＣ／ＤＥＣ
がカウンタ（５）のインクリメントを指示する“１”で
あるときには第３のレジスタ（４）に保持された最大ア
ドレスデータを選択出力し、制御信号ＩＮＣ／ＤＥＣが
ディクリメントを指示する“０′”であるときには第２
のレジスタ（３）に保持された最小アドレスデータを選
択出力する。一致検出回路（１１〉は第１の切換回路（
１０）で選択出力きれたアドレスデータとカウンタ（５
）でインクリメントあるいはディクリメントされた結果
のアドレスデータとが一致したか否かを検出するもので
あり、一致したときには一致出力“１”を、不一致のと
きには“０′′を出力する。第２の切換回路（１２）は
、一致検出回路り１１）の検出出力と制御信号ＩＮＣ／
ＤＥＣに基いて制御きれ、第２のレジスタ（３〉、第３
のレジスタ（４〉あるいはカウンタ（５）の出力のいず
れか一つを選択出力し、第１のレジスタ（２）に印加す
る。そのため、第２の切換回路（１２）は、第２のレジ
スタ（３）の出力が印加されたゲート回路（１３）と、
第３のレジスタ（４）の出力が印加されたゲート回路（
１４）と、カウンタ（５）の出力が印加されたゲート回
路（１５）と、制御信号ＩＮＣ／ＤＥＣと該制御信号Ｉ
ＮＣ／ＤＥＣを反転するインバータ（１９）の出力が印
加され、数構出回路（１１）の検出出力が共に印加され
て、出力が各々ゲート回路（１３）と（１４）を制御す
るＡＮＤゲート（１６）（１７）と、一致検出回路（１
１）の検出出力を反転しゲート回路（１５）を制御する
インバータ（１８）とから構成されている。従って、制
御信号ＩＮＣ／ＤＥＣが“１”でインクリメントを指示
している場合に、不一致の検出出力“０”が発生すると
ゲート回路（１５）のみがオンしてカウンタ（５）のイ
ンクリメント結果を出力し、一致の検出出力″１″が発
生するとゲート回路（１３）がオンして第２のレジスタ
（３）に保持された最小アドレスデータが出力される。

また、制御信号ＩＮＣ／ＤＥＣが“０”でディクリメン
トを指示している場合に、不一致の検出出力“０”が発
生すると、前述と同様にゲート回路（１５）のみがオン
してカウンタ（５）のディクリメント結果が出力され、
一致の検出出力“１”が発生すると、ゲート回路（１４
）のみがオンして第３のレジスタ（４）に保持された最
大アドレスデータが出力される。

第２の切換回路（１２）の出力は、第１のレジスタ（２
）の入力に印加され、遅延回路（７）の出力ＰＥＩ″を
更に遅延する遅延回路（８）の出力Ｐ　Ｅ　１　”’に
より、第２の切換回路（１２）から出力されたアドレス
データが第１のレジスタ（２〉にプリセットされる。こ
こで、遅延回路（６）（７）（８）は、マイクロコンピ
ュータやＤＳＰの場合、命令を実行する１マシンサイク
ルタイムの遅延量を各々が有するように構成される。従
って、出力Ｐ　Ｅ　１　”’は３マシンサイクル遅延さ
れることになる。あるいは、１マシンサイクル中のシス
テムクロックの１クロック分の遅延量を各遅延回路（６
）（７）（８）に設定しても良い。

従って、予め第２のレジスタ（３）と第３のレジスタ（
４）に各々最小アドレスデータと最大アドレスデータを
プリセットすると共にフラグ（９）にインクリメントあ
るいはディクリメントを指示する値をセットしておくこ
とにより、以後は、第１のレジスタ（２）にアドレスデ
ータを転送するだけで、次にアクセスするアドレスデー
タが得られ、このアドレスデータはメモリの任意領域を
巡廻するアドレスデータとなる。

第２図は、第１図に示されたアドレスデータ作成回路を
内蔵するシングルチップＤＳＰの例を示すブロック図で
あり、第１図に示された回路と同一部分には同一図番が
付されている。ＤＳＰには通常、データバス（１）に接
続された内部メモリ（２０）、ＡＬＵ（２１）、乗ｍ回
路（２２）等が内蔵１１１、更に、外部メモリ（２３）
とデータバス（１）の間に介在する外部メモリインター
フェイス回路（２４）が設けられる。

第２図に示きれたＤＳＰでは、アドレスデータ作成回路
で作成されたアドレスデータを外部メモリインターフェ
イス回路（２４）に転送保持させることにより、外部メ
モリ（２３）のアドレス指定が行える。例えば、外部メ
モリ（２３）の全アドレス領域「０」〜ｒ　Ｎ　、のう
ち、第３図に示される如く、アドレスｒ　ａ　、〜「ｂ
」の間を進形アクセスする場合について説明する。

先ず、データ転送命令を実行し、第２のレジスタ（３）
にアドレスデータｒ　ａ　、をセットし、第３のレジス
タ（４）にアドレスデータ１ｂ」をセットする。そして
、外部メモリ（２３）をアドレスｒ　ａ　。

からｒｂ」の方向にアクセスする場合には、フラグセッ
ト命令の実行によってフラグ（９）をセットし制御信号
ＩＮＣ／ＤＥＣを４１”としておく。

その後、アドレスデータ「ａ」をデータ転送命令によっ
て外部メモリインターフェイス回路（２４）に転送する
と共に第１のレジスタ（２）にプリセットする。これに
より、外部メモリ（２３）はアドレスｒ　ａ　、がアク
セスされる。この外部メモリ（２３）をアクセスするた
めのデータ転送命令は、ＤＳＰを動作させる一連のプロ
グラムの流れの中で、外部メモリ（２３）のアクセス要
求が生じたときに間欠的に実行される。第１のレジスタ
（２）にアドレスデータｒ　ａ」がプリセットされると
次の命令の実行サイクル中に出力される信号ＰＥＩ’に
よって第１のレジスタ（２）にプリセットされたアドレ
スデータ１ａ」がカウンタ（５）に転送されプリセット
される。更に、続く実行サイクル中に出力される信号Ｐ
ＥＩ″により、カウンタ（５）はインクリメントを行い
、インクリメントの結果「ａ＋１１を出力する。このと
き、第１の切換回路（１０）からは第３のレジスタ（４
）にセットされたアドレスデータｒ　ｂ、が出力され、
一致検出回路（１１）にてデータＩ″ａ＋１」と比較さ
れる。この場合、検出結果は不一致であるから第２の切
換回路（１２）は、カウンタ（５）の出力’ａ＋１４を
選択して出力する。更に、続く命令実行サイクル中に出
力される信号Ｐ　Ｅ　１　”’により、第２の切換回路
（１２）から出力されたアドレスデータ「ａ＋１」が第
１のレジスタ（２）にセットされる。即ち、上述の動作
によりアドレスｒａ、の次のアドレス’ａ＋１」が得ら
れる。この第１のレジスタ（２）にセットされたアドレ
スデータ「ａ＋１」は、その後の転送命令の実行によっ
て、内部メモリ（２０）に設定されたアドレスデータ保
持領域に転送され保持される。

そして、次に、外部メモリ（２３）をアクセスする場合
には、内部メモリ（２０）のアドレスデータ保持領域か
らアドレスデータ’ａ＋１」を読み出して、外部メモリ
インターフェイス回路（２４）に転送すると共に第１の
レジスタ（２）にセットする。

斯上の動作を繰り返えすことにより、内部メモリ（２０
〉のアドレスデータ保持領域には、順次インクリメント
されたアドレスデータが保持されることになる。また、
アドレスデータが最大アドレスデータ１ｂ」と等しくな
ると、第２の切換回路く１２）は、第２のレジスタ（３
）に保持されたアドレスデータｒ′ａ」を選択出力する
ため、内部メモリ（２０）のアドレスデータ保持領域に
はアドレスデータｒａ」が保持される。従って、外部メ
モリ（２３）のアドレス「ａ」から「ｂ」の間を巡廻し
てアクセスするアドレスデータが内部メモリ（２０〉と
第１のレジスタ（２）のデータ転送動作のみで得られる
のである。

一方、外部メモリ（２３）のアドレス「ｂ」がらｒ　ａ
」の方向に巡廻アクセスする場合には、フラグ（９）を
リセットして制御信号ＩＮＣ／ＤＥＣを０”とすること
により、前述と同様の動作でアドレスデータｒｂ、から
順次ディクリメントされたアドレスデータが得られる。

（ト）発明の効果 上述の如く本発明によれば、外部メモリの任意の領域を
巡廻アクセスする場合に、プログラムによってアドレス
データをインクリメントあるいはディクリメントする必
要もなく、また、インクリメントあるいはディクリメン
トされたアドレスデータと最大アドレスあるいは最小ア
ドレスとの一致検出をプログラムで行う必要もなくなり
、第１のレジスタにアドレスデータをセットするのみで
巡廻アドレスデータが得られるので、アドレスデータの
作成に費ずプロゲラ１２の減小が図れ、本来のＤＳＰの
計算及び演算処理に専念できる利点がある。特に、外部
メモリの進形領域に一つの書き込み点と複数の読み出し
点を設定し、これらをすべて巡廻アクセスさせる場合に
はその効果は犬となる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は他
の実施例を示すブロック図、第３図は外部メモリのアド
レス領域を示す図である。 （１）・・・データバス、（２）・・・第１のレジスタ
、（３）・・・第２のレジスタ、（４）・・・第３のレ
ジスタ、（５）・・・カウンタ、　（６）（７）（８）
・・・遅延回路、　（９）・・・フラグ、　（ｌＯ）・
・・第１の切換回路、　（１１）・・・一致検出回路、
　（１２）・・・第２の切換回路、　（２０）・・・内
部メモリ、　（２１）・・・ＡＬＵ、　　（２２）・・
・乗算回路、（２３）・・・外部メモリ、　（２４）・
・・外部メモリインターフェイス回路。

Claims (2)

【特許請求の範囲】
1. （１）メモリの任意領域を巡廻して順次アクセスするた
   めのアドレスデータを作成するアドレスデータ作成回路
   に於いて、 前記アドレスデータを保持するための第１のレジスタと
   、 該第１のレジスタに保持されたアドレスデータを入力し
   、制御信号に基いて加算及び減算を行うカウンタと、 前記メモリの任意領域の最小アドレスデータを保持する
   第２のレジスタと、 前記メモリの任意領域の最大アドレスデータを保持する
   第３のレジスタと、 前記制御信号に基いて前記第２のレジスタの出力と前記
   第３のレジスタの出力を選択出力する第１の切換回路と
   、 前記カウンタの値と前記第１の切換回路から出力される
   データの値の一致を検出する一致検出回路と、 該一致検出回路の検出出力と前記制御信号に基いて前記
   カウンタの出力と第２のレジスタの出力と第３のレジス
   タの出力のいずれかを選択し前記第１のレジスタに出力
   する第２の切換回路と、を備えたアドレスデータ作成回
   路。
2. （２）請求項第１項記載のアドレスデータ作成回路を内
   蔵するデジタル信号処理装置であって、外部接続される
   メモリと、 該メモリに前記アドレスデータを印加するメモリインタ
   ーフェイス回路と、 該メモリインターフェイス回路に接続されたデータバス
   と、 を備え、前記第１のレジスタ、第２のレジスタ、及び、
   第３のレジスタは前記データバスに接続されることを特
   徴とするデジタル信号処理装置。