JPH0451304A - 演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は演算装置に係り、特にディジタル信号処理回
路等において特殊関数を用いた複雑な演算を高速で行な
わせるに好適な演算装置に関するものである。

［従来の技術］ 第４図は例えば文献「ディジタルＩＣ実用回路マニュア
ル」　（横井与次部著、ラジオ技術社刊、１９８６年５
月１０日発行）に示された従来の演算装置のブロック図
で、特にルックアップテーブルによる数値変換ハードウ
ェア構成を例示するものである。図において、（８）は
入力アドレスをデータとする数値演算の演算結果をデー
タとして予め書き込まれているＲＯＭ、（４］、）は入
力データをＲＯＭ　（８）にアドレスとして与える入力
端子、（４２）は入力端子（４１）からＲＯＭ（８）に
与えられたアドレスに対応して出力されるデータの出力
端子である。

以上のような構成において、ＲＯＭ　（８）にはアドレ
スとして入力されるデータを用いて所望の数値演算を行
なった場合に得られるであろう演算結果か予め記録しで
ある。そして、入力端子（４１）からデータ人力があっ
た場合、ＲＯＭ　（８）のアドレスから直ちに演算結果
をデータとして読み出し出力端子（４２）に出力するこ
とができる。

従って、人力データに対して複雑な関数や数式を用いて
多くのステップを経て演算を実行しなければならないよ
うな場合は、−船釣なマイクロコンピュータでプログラ
ムステップに従って演算する場合に比べて、演算結果を
非常に高速度で出力することができるというメリットか
ある。

［発明が解決しようとする課題］ 従来の演算装置は以上のように構成されているので、ル
ックアップテーブルを格納するＲＯＭ（８）の内容は完
全に固定されており、従って演算関数や数式が変更にな
った場合、ＲＯＭ　（８）を書き換える必要がある。ま
た、複数種類の数式や関数を演算する場合、関数の種類
に応じてＲＯＭ（８）を持たせる必要があり、演算順序
の変更等に関する自由度にも制約があった。従って、従
来から演算内容や演算順序の変更や複数種類の演算に対
応することのできる高速度の演算装置の開発か大きな課
題になっていた。

この発明は上記のような問題点を解消するためになされ
たもので、ルックアップテーブル方式の高速演算装置で
演算内容や演算順序の変更が可能であり複雑な演算や複
数種類の演算にも自由に対応できる演算装置を提供する
ことを目的とする。

［課題を解決するための手段］ 上記目的を達成するために、この発明は、書換え可能な
記憶手段と、前記記憶手段にデータをアドレスとして与
え前記データに対する演算結果を前記アドレスに対応す
るデータとしてあらかじめ書き込んでおくためのＣＰＵ
手段と、入力データと前記記憶手段の出力データに基づ
いて前記記憶手段に与えるアドレスを演算し、前記記憶
手段より演算結果に相当するデータを導出するためのア
ドレス算出手段を備える演算装置を提供するものである
。

［作用］ 上記手段において、この発明の演算装置は、書換え可能
な記憶手段に対して予めＣＰＵ手段を通じてアドレスに
対応するデータを入力とし、このデータに対する演算結
果を前記アドレスに対応するデータとして書き込んでお
き、アドレス算出手段に入力データが与えられた場合に
これを前記記憶手段に与えて出力データとして演算結果
を得ると共に入力データと前記記憶手段の出力データに
基づいて前記記憶手段に与える別のアドレスを演算して
いる。

［実施例コ 以下、図面を参照しながらこの発明の詳細な説明する。

第１図はこの発明の一実施例に係る演算装置のブロック
図である。図において、（１）は演算ステップを制御す
るＣＰＵ、（２）はアドレスバス（７）からの入力アド
レスに対応するデータをデータバス（６）から書き込み
またはデータバス（６）に読み出しするためのＲＡＭ、
（３）はアドレスバス（７）とデータバス（６）を通じ
てＣＰＵ　（１）とＲＡＭ　（２）に接続されるアドレ
ス算出手段、（５）はアドレス算出手段（３）にタイミ
ングを与えるタイミング発生回路、（４１）はアドレス
算出手段（３）に入力データを与える入力端子、（４２
）はアドレス算出手段（３）からデータ出力するための
出力端子である。

第１図の構成におけるアドレス算出手段（３）は第２図
のブロック図に示すように構成される。

同図において、（３３１）は入力端子（４１）からの入
力データが接続される入力端子、Ｃ３３２）はデータバ
ス（６）を通じてＲＡＭ　（２）の出力信号が接続され
る入力端子、（３３３）はタイミング発生回路（５）か
らタイミング信号を与えられる入力端子、（３５）は入
力端子（３３３）からのタイミング信号をイネーブル端
子Ｅに受けて入力端子（３３２）からのデータを保持す
るラッチ、（３２）は入力端子（３３３）からのタイミ
ング信号をクロック入力に受けて入力端子（３３２）か
らの入力データをＤ入力端子に受けて、これを保持出力
するフリップフロップ、（３１）は入力端子（３３１）
からの入力データを“１”入力端子に受け、ラッチ（３
５）の出力データを“０”入力端子に受け、各入力デー
タを入力端子（３３３）からの入力タイミング信号に基
づいて切替えて出力するセレクタ、（３４１）はフリッ
プフロップ（３２）の出力をデータ出力としてブタバス
（６）に導出する出力端子、（３４２）はセレクタ（３
１）の出力と入力端子（３３３）からのタイミング１５
号をアドレス出力としてアドレスバス（７）に導出する
ための出力端子である。

以」二のような構成において、次にその動作を第３図の
タイミングチャートに基づいて説明する。

ちなみに、同図（ａ）は入力端子（３３３）から入力さ
れるタイミング信号、（ｂ）はアドレスバス（７）のア
ドレス、（ｃ）はＲＡＭ　（２）からデータバス（６）
への出力データ、（ｄ）はラッチ（３５）の出力データ
、（ｅ）はフリップフロップ（３２）から出力端子（３
４１）を通じてデータバス（６）に導出される出力デー
タをそれぞ゛れ示すものである。一方、ＲＡＭ　（２）
はアドレスＡ］−〜ＡｎまたはＢ１〜Ｂｎに対してそれ
ぞれデータＡ１〜ＡｎまたはＢ１〜Ｂｎを出力するよう
に構成されるものとする。

この演算装置は、電源投入時等の初期化の時にＣＰＵ　
（１）からアドレスバス（７）とデータバス（６）を通
じてＲＡＭ　（２）にデータの設定が行なわれる。この
データ設定はアドレスデータに対応して所望の関数や数
値の計算を行なった場合の演算結果を予め出力データと
して準備しておいて、これをＲＡＭ　（２）に書き込む
。

−船釣な１個の入力データに対する演算結果として１個
の出力データを得る場合はＣＰＵ　（１）から入力デー
タに対応するアドレスをアドレスバス（７）を通じてＲ
ＡＭ　（２）に与えればデータバス（６）に演算結果が
得られるので、ＣＰＵ（１）において複雑なプログラム
を構成して結果を導出する場合より格段に短い時間で演
算結果を得ることができる。また、演算式の変更に対し
てはＲＡＭ　（２）に書き込むデータの組み合わせを変
えるだけでよい。

これに対して、入力データか複数存在し、得られた演算
結果を更に別の演算に用いるような場合は以下のように
行う。

入力端子（３３Ｂ）からのタイミング信号がハイレベル
のときには、セレクタ（３１）の“１”入力端子が選択
され、ハイレベルのタイミング信号と共に出力端子（３
４２）に出力されアドレス信号としてアドレスバス（７
）に導出される。

方、入力端子（３３３）からのタイミング信号がロウレ
ベルのときには、セレクタ（３１）の“０”入力端子が
選択され、ロウレベルのタイミング信号と共に出力端子
（３４２）に出力されアドレス信号としてアドレスバス
（７）に導出される。従って、入力端子（３３３）から
のタイミング信号がハイレベルのときには、入力端子（
３３１）からのデータが選択されており、タイミング信
号のハイレベル状態と共にアドレスＡｎが算出され出力
端子（３４２）を通じてアドレスバス（７）に導出され
る。このアドレスＡｎに対してＲＡＭ（２）はデータバ
ス（６）に対してデータＡｎを出力する。このとき、ラ
ッチ（３５）にはデータバス（６）から入力端子（３３
２）を通じてブタＡｎが入力され、タイミング信号がハ
イレベルでイネーブルとされるので、タイミング信号が
次にハイレベルとなるまでの一周期間にわたりブタＡｎ
を保持し出力する。なお、フリップフロップ（３２）の
Ｄ入力端子にも同様に入力端子（３３２）からデータＡ
ｎか入力されるが、フリップフロップ（３２）はタイミ
ング信号がロウレベルからハイレベルに立ち上がる場合
のエツジでしか入力データを出力側に接続しないので、
データＡｎは出力端子（３４１）へは出力されない。次
に、入力端子（３３Ｂ）からのタイミング信号がロウレ
ベルになると、セレクタ（３１）は“０”入力端子のデ
ータ、つまりラッチ（３５）の出力であるデータＡｎを
選択する。そして、ロウレベルのタイミング信号と共に
決定されるアドレスＢｎが算出され出力端子（３４２）
を通じてアドレスバス（７）に導出される。このアドレ
スＢｎに対してＲＡＭ　（２）はデータバス（６）に対
してデータＢｎを出力することになる。そして、フリッ
プフロップ（３２）にはデータバス（６）から入力端子
（３３２）を通じてデータＢｎが入力されるので、次に
タイミング信号かロウレベルからハイレベルに変化する
時点でデータＢｎを出力し、出力端子（３４１）を通じ
てデータバス（６）に接続することになる。このデータ
Ｂｎは出力端子（３４１）から外部に送り出されて外部
出力となる。

以上のような動作を通じて、入力データとＲＡＭ（２）
の出力データを用いてタイミング信号に同期してルック
アップテーブルを複数回引くことができるので、連続す
る２種類の関数や数式に基づく演算結果を得ることがで
きる。

つまり、ＲＡＭ　（２）のデータは初期化時点でＣＰＵ
　（１）から所定のアドレスに書き込まれているので、
その後はＲＡＭ　（２）のアクセスタイムの短さで特殊
関数や複雑な演算にも高速で対応することが可能となる
。更に、必要に応じてＣＰＵ（１）からＲＡＭ　（２）
のデータの書き換えを行うことかできるので、より柔軟
に複雑な演算に対応することかできる。

なお、上記実施例ではアドレス算出手段（３）にセレク
タ（３１）を用いた構成を例示したが、加減算器や比較
器等を用いた構成としてもよい。

また、ＲＡＭ　（２）からの出力データをそのままアド
レス算出手段（３）に人力する代わりに、途中に設けた
他の演砕回路を通じて別の演算結果として与えるように
してもよく、また外部出力までにルックアップテーブル
を引く回数も２回だけでなく、さらに回数をふやすよう
な構成としてもよい。また、ＣＰＵ　（１）の代わりに
ディジタルシグナルブロセッザ（ＤＳＰ）を用いても同
様の効果を得ることができる。また、ＲＡＭ　（２）は
１個でなく複数個を設置するようにしてもよいことは勿
論である。

［発明の効果］ 以上のように、この発明によればＣＰＵによりルックア
ップテーブルとして用いる記憶回路の内容を書き換え可
能としたので、演算内容の変更等の柔軟性が高まり、入
力信号とルックアップテブルの出力信号とからアドレス
算出するようにしたので、複雑な計算もＲＡＭのアクセ
スタイムの複数倍の高速で実施することができるという
効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る演算装置のブロック
図、第２図は第１図の構成のアドレス算１　］ 山手段の構成を示すブロック図、第３図は第１図、第２
図の＋ｂ１成の動作を説明するためのタイミングチャー
ト、第４図は従来の演算装置のブロック図である。 図において、（１）はＣＰＵ、（２）はＲＡＭ。 （３）はアドレス算出手段、（３１）はセレクタ、（３
２）はフリップフロップ、（３３１）〜（３３３）は入
力端子、（３４１）、（３４２）は出力端子、（３５）
はラッチ、（４１）は入力端子、（４２）は出力端子、
（５）はタイミング発生回路、（６）はデータバス、（
７）はアドレスバス、（８）はＲＯＭである。 なお、図中、同一符号は同一、または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 書換え可能な記憶手段と、前記記憶手段にデータをアド
   レスとして与え前記データに対する演算結果を前記アド
   レスに対応するデータとして書き込むＣＰＵ手段と、入
   力データと前記記憶手段の出力データに基づいて前記記
   憶手段に与えるアドレスを演算するアドレス算出手段を
   備えることを特徴とする演算装置。