JPH03113653A - アドレス生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアドレス生成回路に関し、特に演算用メモリの
アドレスを生成するアドレス生成回路に間する。

〔従来の技術〕

近年、マイクロコンピュータの進展は目ざましいものが
あり、その応用分野も広がっている。特に、ディジタル
信号処理に関しては、単に信号処理という目的だけでな
く、数値計算処理にも用いられるようになっており、新
しい分野にも利用されている。

上述したディジタル信号処理で用いられる計算は、主に
積和演算が多く、ディジタルフィルタのような処理では
複素数演算が行なわれるのが普通である。この複素数演
算は実数部と虚数部の演算があり、これからもわかるよ
うにデータ自体も実数部と虚数部とに分けられる。また
、ディジタル信号処理ではその取り扱うデータの量が膨
大であるため、データはメモリに記憶され、演算などで
使用される時にアクセスされる。

従来、かかる複素数演算を行う場合、メモリに対しデー
タは実数部と虚数部が対になって格納されている、従っ
て、データアクセスを行うときは、まず実数部のデータ
をアクセスし、しがる陵これと対になった虚数部のデー
タをアクセスしている。すなわち、メモリアドレスがら
すれば、実数部データの記憶されているアドレスをアド
レスレジスタに設定してメモリアクセス行ない、さらに
このアドレスレジスタの値を＋１することにより、虚数
部データが格納されているメモリのアドレスに変換し、
虚数部データをアクセスしている。

〔発明が解決しようとする課題〕

上述した従来のアドレス生成回路は、複素数演算に対す
るメモリアクセスにおいて、複素数データである実数部
と虚数部の対になるデータを連続するアドレスのメモリ
に記憶している。従って、実数部データをアクセスした
後にアドレスを変換する操作が必要である。このアドレ
ス変換は演算器などを用いて行われるなめ、演算時間が
かがり、実時間処理を要求されるディジタル信号処理に
とっては大きな欠点がある。

本発明の目的は、かかるアドレス演算の処理時間を短縮
し、データ処理を高速化できるアドレス生成回路を提供
することにある。

〔課題を解決するための手段〕

本発明のアドレス生成回路は、メモリのアドレスを格納
するアドレスレジスタと、前記アドレスレジスタの出力
値を反転させる変換回路と、選択信号に基づき前記アド
レスレジスタの出力値および前記変換回路の出力値の一
方を選択するゲート手段を有し且つその選択された信号
を前記メモリのアドレスにする選択回路とを備えて構成
される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すアドレス生成回路のブ
ロック図である。

第１図に示すように、本実施例はデータバス５に接続さ
れメモリ４のアドレスデータを格納するアドレスレジス
タ１と、アドレスレジスタ１の出力値を変換する変換回
路２と、アドレスレジスタ１の出力値か変換回路２の出
力値がのどちらが一方を選択信号に基づき選択しメモリ
４に対するアドレスとする選択回路３とを備えている。

第２図は第１図における主要部の回路構成図である。

第２図に示すように、この主要部は変換回路２と選択回
路３の内部構成を示しており、アドレスレジスタ１のデ
ータはインバータ６からなる変換回路２で反転される。

また、アドレスレジスタ１の出力値およびインバータ６
で反転された変換回路２の出力値は選択信号ｃ、ｄによ
りそれぞれ制御されるトランスファーゲート７．８から
なる選択回路３で選択される。

第３図は第１図に示すメモリのデータ格納状態図である
。

第３図に示すように、データＡはメモリ４の（ａ、ａ）
に、データＢは（ｂ、ｂ’　）にそれぞれ格納すること
を表わしている。

次に、上述したアドレス生成回路の動作を第１図および
第３図に基づき説明する。尚、ここではデジタル信号処
理の複素数演算を例にとり説明する。

まず、複素数データＡの対になる一方の実数部データａ
がメモリ４に記憶されているとし、メモリアドレスを分
がりゃすくするため４ビツトで表現したとき、そのアド
レスが（００１１）であるとする。このアドレスはアド
レスレジスタ１に格納されている。ここでもし、もう一
方のデータである虚数部データａ′を実数部データａの
メモリアドレスの反転したアドレス（１１００）に記憶
していた場合、アドレスレジスタ１の出力値を反転する
変換回路２の出力値を用いることができる。従って、選
択回路３により実数部データａをアクセスした後、単に
アドレスを切り替えるだけで虚数部データａ′をアクセ
スできることを示している。

次に、別の複素数データＢの実数部データｂがデータａ
の次のアドレスである（０１００）に格納され且つ虚数
部データｂ′がａ′のアドレス（１１００）より１少な
い（１０１１）に格納されているとすると、複素数デー
タＢをアクセスする場合は、アドレスレジスタ１のアド
レスを＋１するだけで実数部および虚数部共にアクセス
できることになる。

このように、本実施例では、アドレスレジスタ１と、ア
ドレスレジスタ１の出力を反転するインバータ６からな
る変換回路２と、アドレスレジスタ１および変換回路２
の各出力にそれぞれ接続されたトランスファーゲート７
．８からなる選択回路３とを用いることにより、アドレ
スレジスタ１の出力値をそのまま出力するか反転した変
換値を出力するかを切き替えることができるので、対に
なっている一方のデータのアドレスを指定するだけで他
方のデータのアクセスを実現することができる。従って
、一方のアドレス演算の処理時間が不要となるため、デ
ータ処理が高速化される。

〔発明の効果〕

以上説明したように、本発明のアドレス生成回路は、対
となるデータアクセスを必要とするデータ処理、特にデ
ィジタル信号処理で必要とされる複素数演算等において
、その対となる一方のデータをアクセスした後、そのデ
ータが格納されているメモリのアドレス値を変換するこ
となく他方のデータをアクセスすることができるため、
従来必要とされたアドレス演算の処理時間を不要にでき
、データ処理を高速に行うことができるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すアドレス生成回路のブ
ロック図、第２図は第１図における主要部の回路構成図
、第３図は第１図に示すメモリのデータの格納状態図で
ある。 １・・・アドレスレジスタ、２・・・変換回路、３・・
・選択回路、４・・・メモリ、５・・・データバス、６
・・・インバータ、７．８・・−トランスファーゲート
。

Claims (1)

【特許請求の範囲】
1. 演算すべきデータを格納したメモリへアクセスするため
   のアドレスを発生させるアドレス生成回路において、前
   記メモリのアドレスを格納するアドレスレジスタと、前
   記アドレスレジスタの出力値を反転させる変換回路と、
   選択信号に基づき前記アドレスレジスタの出力値および
   前記変換回路の出力値の一方を選択するゲート手段を有
   し且つその選択された信号を前記メモリのアドレスにす
   る選択回路とを備えたことを特徴とするアドレス生成回
   路。