JP2504582B2 - マトリクス・スキャン回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 画像信号帯域圧縮の一手法であるDCT（直交変換）な
どにおける行列演算処理に必要なアドレスを発生させる
回路に関し、 ハードウェアのみで回路規模を小さく構成し、かつ高
速にマトリクス・スキャン出力を得ることを目的とし、 画像データ，定数データ，行列演算結果のデータのた
めの夫々のマトリクス・スキャン回路部を、クロック入
来毎に順次カウント出力が変化するカウンタと、該カウ
ンタの出力とメモリのアドレス空間に対する各種ブロッ
クサイズに応じた複数の論理値の組合せからなる制御信
号とを供給されてマトリクス・スキャン出力のビット数
を出力にもつ制御ゲートとのハードウェアで構成し、画
像データのマトリクス・スキャン回路部は指定したブロ
ックサイズのＸ方向の一辺に応じた数ｎの異なったアド
レスをその順でｎ回繰返し、これをＹ方向の辺について
も同様に繰返すように構成し、定数データのマトリクス
・スキャン回路部は指定したブロックサイズのＸ方向の
一辺に応じた数ｎの異なるアドレスをＹ方向について順
次出力するように構成し、演算結果データのマトリクス
・スキャン回路部はブロックサイズの一辺に応じた数分
周されたクロックを入力され、指定したブロックサイズ
のＸ方向の一辺に応じた数ｎの異なるアドレスをＹ方向
について順次出力するように構成する。

〔産業上の利用分野〕

本発明は、画像信号帯域圧縮の一手法であるDCT等に
おける行列演算処理に必要なアドレスを発生させる回路
に関する。

送信側より画像信号を公衆回線等を介して伝送する
際、画像信号にDCT変換を施し、DCT変換されたデータの
うち低周波成分だけ伝送する方法がある。一般に、画像
信号にDCT変化を行なうと低周波成分及び高周波成分に
分割されるが、画像の特性としては低周波帯域にエネル
ギが集中していて高周波帯域のエネルギは小さいため、
エネルギの大きい低周波成分のみを伝送しても画像劣化
とはならず、この伝送しなかった高周波成分の分だけ画
像圧縮して伝送したことになる。受信側ではDCT変換し
て送られてきたデータに対してIDCT（逆直交変換）を施
すことにより、元の画像を再現する。

この場合、第５図に示す如く、送信側では、先ず、画
像信号をAD変換器１でAD変換してフレームメモリ２に書
込む。次に、書込まれたデータの一部をDMA（ダイレク
ト・メモリ・アクセス）転送にてVSP（ビデオ・シグナ
ル・プロセッサ）３の内部メモリ４（第６図に示す64×
32の２次元アドレス空間が設定されている）に取込み、
ここから読出されたデータに対してDCT演算部５にてDCT
を施して再びDMA転送にてフレームメモリ２に書込む、
という動作を画面全体について行なう。このようなVSP3
の一連の動作はCPU13の制御によって行われる。このと
き、VSP3においてはDCT演算部５にて行列演算処理を行
なうために必要なアドレス（即ち、内部メモリ４に対す
るアドレス）を発生させるためのアドレス発生回路が必
要であり、極力回路規模を小さく構成でき、しかも高速
にマトリクス・スキャン出力を得ることが必要である。
DCT変換を施された画像データは前述のように低周波成
分及び高周波成分に分割され、２次元アドレス空間イメ
ージで表現すると第５図のＩに示す如くとなり、これを
送受信装置６から低周波成分のみ取出して（即ち、帯域
圧縮して）伝送する。

一方、受信側では、送信側から送られてきた画像デー
タを送受信装置７にて受信し、フレームメモリ８に書込
む。次に、DMA転送にてVSP9の内部メモリ10に取込み、
ここから読出されたデータに対してIDCT部11にてIDCTを
施して再びDMA転送にてフレームメモリ８に書込む、と
いう動作を画面全体について行ない、DA変換器12でDA交
換して元の画像信号を得る。VSP9の一連の動作はCPU14
の制御によって行なわれる。

〔従来の技術〕

VSP3の内部メモリ４には、例えば第６図に示す64×32
の２次元アドレス空間が設定されており、このアドレス
空間を画像データ，定数データ，行列演算結果データの
格納に夫々割当てる。即ち、フレームメモリからDMA転
送された画像データが内部メモリ４の一部に格納され、
又、行列演算を行なうのに必要な定数データが内部メモ
リ４の一部に予め格納されており、更に、DCT演算部で
得られた行列演算結果データが内部メモリ４の一部に格
納される。この場合、行列演算に必要な画像データ，定
数データを出力するのに必要なアドレス、又、行列演算
結果を格納するのに必要なアドレスを夫々指定する必要
がある。

ここで、第７図に示すような４×４（Ｘ×Ｙ）ブロッ
クの行列演算を施す方法を説明する。DCT演算部では、
第７図（Ａ）に示す４×４の画像データAO〜AFに同図
（Ｂ）に示す４×４の定数データBO〜BFを乗じ、同図
（Ｃ）に示す４×４の行列演算結果データを得る場合、
第８図に示すような行列演算を行なう。例えば、アドレ
ス（０）の画像データAOとアドレス（０）の定数データ
BO,アドレス（32）の画像データA1とアドレス（32）の
定数データB1,アドレス（64）の画像データA2とアドレ
ス（64）の定数データB2,アドレス（96）の画像データA
3とアドレス（96）の定数データB3の各演算結果をDOが
示すアドレスに格納し、次に、アドレス（０）の画像デ
ータAOとアドレス（１）の定数データB4,アドレス（3
2）の画像データA1とアドレス（33）の定数データB5,ア
ドレス（64）の画像データA2とアドレス（65）の定数デ
ータB6,アドレス（96）の画像データA3とアドレス（9
7）の定数データB7の各演算結果をD1が示すアドレスに
格納し、以下これと同様にして第８図に示すような４×
４のブロックの行列演算を行なう。なお、定数データ，
演算結果データのアドレスは後述のアドレス演算部で内
部メモリの所定アドレスに対応するようなアドレスに変
換される。

DCT演算部において、第８図に示すような行列演算を
行なうことができるようなアドレシングを行なうのがい
わゆるマトリクス・スキャンであり、４×４ブロックの
他にも８×８ブロック,16×16ブロックの各ブロックサ
イズについても同様のアドレシングを行なうためのマト
リクス・スキャンを必要とする。

このようなマトリクス・スキャンを行なう従来の方法
の一つとしてソフトウェアが用いられており、例えば、
CPUの制御によってRAMアドレスを発生させてそれをアド
レス演算部に読込ませ、これに基づいてアドレス演算部
にて演算してアドレシングに必要なマトリクス・スキャ
ン出力を得ている。この場合、RAMのアドレス発生はソ
フトウェアで行なわれており、それに対応したプログラ
ミングを必要とする。

一方、マトリクス・スキャンを行なう従来の他の方法
として、第９図に示すようなハードウェアが用いられて
いた。このものは、カウンタ20及びROM21にて構成され
ており、カウンタ20の出力信号をROM21のアドレス入力
として用い、アドレスに対応したマトリクス・スキャン
出力を予め格納されているROM21からアドレス入力に対
応したスキャン出力を得るものである。

〔発明が解決しようとする課題〕

RAMアドレスの発生をソフトウェアで行なっていた従
来例は、非常に複雑なプログラミングを必要とし、プロ
グラムサイズが増大するという問題点があった。これ
は、行列のブロックサイズが大きい場合は特に顕著であ
る。

一方、カウンタ及びROMを用いた従来例は、ROMを用い
ているために回路規模が増大し、LSI化する場合にプロ
セッサに内蔵することが困難である問題点があった。し
かも、一般にROMはリードタイム（アドレス入力から出
力が確定するまでの時間）が数10ns〜数100nsと遅いた
め、高速度処理ができない問題点があった。

本発明は、ハードウェアのみで、回路規模を小さく構
成でき、かつ高速にマトリクス・スキャン出力を得るこ
とができるマトリクス・スキャン回路を提供することを
目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理図を示す。同図中、100はメモ
リで、画像データ、及び該画像データに施す行列演算に
必要な定数データを夫々格納されている。このメモリ10
0に対して夫々所定のアドレスを指定することにより、
該メモリ100から上記画像データ，定数データを出力し
て行列演算を行ない、該行列演算の結果のデータを指定
された所定アドレスに応じてメモリ100に格納する。

本発明では、上記アドレスに対応した２進数で表わさ
れるマトリクス・スキャン出力を得るためのマトリクス
・スキャン回路部を、上記画像データのための第１のマ
トリクス・スキャン回路部101、上記定数データのため
の第２のマトリクス・スキャン回路部102、上記演算結
果データのための第３のマトリクス・スキャン回路103
の３つで構成し、夫々のマトリクス・スキャン回路部10
1,102,103は、クロック入来毎に順次カウント出力が変
化するカウンタ101a,102a,103aと、カウンタ101a,102a,
103aの出力とメモリ100のアドレス空間に対する各種ブ
ロックサイズ（XY）に応じた複数の論理値の組合せから
なる制御信号とを供給されて前記マトリクス・スキャン
出力のビット数を出力にもつ制御ゲート101b,102b,103b
とのハードウェアで構成する。

第１のマトリクス・スキャン回路部101は、そのカウ
ンタ101aに一の周波数のクロックを入力し、その制御ゲ
ート101bは指定したブロックサイズのＸ方向の一辺に応
じた数ｎの異なったアドレスをその順でｎ回繰返し出力
し、これをＹ方向の辺についても同様に繰返すように構
成する。第２のマトリクス・スキャン回路部102は、そ
のカウンタ102aに上記一の周波数のクロックを入力し、
その制御ゲート102bは指定したブロックサイズのＸ方向
の一辺に応じた数ｎの異なるアドレスをＹ方向について
順次出力するように構成する。第３のマトリクス・スキ
ャン回路部103は、そのカウンタ103aに上記一の周波数
のクロックを前記ブロックサイズの一辺に応じた数分周
したクロックを入力し、その制御ゲート103bは指定した
ブロックサイズのＸ方向の一辺に応じた数ｎの異なるア
ドレスをＹ方向について順次出力するように構成する。

〔作用〕

マトリクス・スキャン回路部101〜103の夫々のカウン
タ101a〜103aに上記のようなクロックを入力し、制御ゲ
ート101b,102b,103bの論理制御によって各ブロックサイ
ズに対応した行列演算を行なえるようなアドレスを出力
する。この場合、制御ゲート101b〜103bでは該行列演算
に必要な組合せでカウンタの出力ビットの入換えを行な
っており、カウンタと、アンドゲート及びセレクタ等で
構成される制御ゲートとからなるハードウェア構成のみ
でマトリクス・スキャン出力を得ることができる。

従って、RAMアドレス発見をソフトウェアで行なって
いた従来例に比して簡単なプログラミングで済み、又、
カウンタ及びROMのハードウェアを用いていた従来例に
比して回路規模が小さくて済み、しかもROMのようなリ
ードタイムがないので高速処理を行なうことができる。

〔実施例〕

第２図は本発明になるマトリクス・スキャン回路の一
実施例の回路図、第３図は第２図に示す回路を用いたVS
Pの構成図を夫々示す。

先ず、第３図において全体の動作を説明する。第５図
において説明したフレームメモリからDMA転送された画
像データは、フレームメモリインタフェース30,バス31
を介して内部メモリ（RAM）32に格納される。この場
合、CPUからCPUインタフェース33,バス31を介して制御
信号がROMアドレス用のプログラムカウンタ34に入り、R
OMからの命令データが情報検索部35を経てデコーダ36に
おいて解析され、この命令によって前記DMA転送画像デ
ータが内部メモリ32の所定アドレスに対応して格納され
る。

ここで、画像信号圧縮のためのDCT演算を行なう場
合、CPUからの指定によりマトリクス・スキャン回路37
〜39を動作させる。マトリクス・スキャン回路37は画像
データ（Ａ系）用で第２図（Ａ）に示す構成とされてお
り、マトリクス・スキャン回路38は定数データ（Ｂ系）
用、マトリクス・スキャン回路39は演算結果データ（Ｄ
系）用で夫々第２図（Ｂ）に示す構成とされている。後
述のようにここで得られたＡ系,B系,D系のマトリクス・
スキャン出力はアドレス演算部40で演算され、第６図に
示す64×32のアドレス空間をもつ内部メモリ32のＡ系,B
系,D系夫々に割当てられたアドレスに変換され、内部メ
モリ32のアドレスを指定する。内部メモリ32におけるア
ドレス指定により出力された画像データ（Ａ系）及び定
数データ（Ｂ系）はDCT演算部41に供給されてここで周
知の動作によって直交変換が行なわれ、演算結果データ
（Ｄ系）が出力されて内部メモリ32において指定された
アドレスに従ってここに格納される。内部メモリ32から
読出された演算結果データはフレームメモリインタフェ
ース30を介して再びDMA転送にてフレームメモリに書込
まれる。

次に、本発明の要旨であるマトリクス・スキャン回路
37〜39の動作について、第２図及び第４図と共に説明す
る。

例えば第２図（Ａ）に示すＡ系の12ビットカウンタ50
は第３図に示すバス31を介してクロック信号を供給さ
れ、これを順次カウントしている。カウンタ50のビット
CO〜ビットCBの各出力は制御ゲート51を介して８つの出
力ビット（マトリクス・スキャン出力）に接続されてお
り、具体的には、ビットCOはそのままビット「５」、ビ
ットC1はそのままビット「６」に夫々接続され、ビット
C2はアンドゲート52、ビットC3はアンドゲート53、ビッ
トC4,C6,C8はセレクタ54、ビットC5,C7,C9はセレクタ5
5、ビットC8,CAはセレクタ56、ビットCBはアンドゲート
57に夫々接続されている。又、アンドゲート52,53,57は
オアゲート58に接続されている。オアゲート58,アンド
ゲート53,57には４×4,8×8,16×16の各ブロックサイズ
に対応した制御信号ロ，ハが供給されており、セレクタ
54〜56は各ブロックサイズに対応して論理値「１」を示
す制御信号端子（イ，ロ，ハ）に入来する入力信号をセ
レクタ出力する構成とされている。

いま、第７図に示す４×４ブロックにおけるマトリク
ス・スキャン出力が得る場合について説明する。最初、
12ビットカウンタ50はオール「０」とされ、マトリクス
・スキャン出力はアドレス（０）に対応したオール
「０」となる。次に、12ビットカウンタ50はビットCOが
「１」、その他は「０」とされ、第４図の４×４ブロッ
クＡ系アドレスに示す８ビット出力のうちビット「５」
のみ「１」とされ、アドレス（32）に対応したマトリク
ス・スキャン出力とされる。次に、12ビットカウンタ50
はビットC1が「１」、その他は「０」とされ、第４図の
４×４ブロックＡ系アドレスに示す８ビット出力のうち
ビット「６」のみ「１」とされ、アドレス（64）に対応
したマトリクス・スキャン出力とされる。次に、12ビッ
トカウンタ50はビットC0,C1が「１」、その他は「０」
とされ、８ビット出力のうちビット「５」「６」のみ
「１」とされ、アドレス（96）に対応したマトリクス・
スキャン出力とされる。アドレス（０）（32）（64）
（96）の指定により、画像データ（Ａ系）は第７図に示
す「A0」「A1」「A2」「A3」として出力される。

一方、第２図（Ｂ）に示すＢ系のカウンタ59は第３図
に示すバス31を介してＡ系と全く同じクロック信号を供
給され、これを順次カウントしている。カウンタ59のビ
ットC0〜C7の各出力は制御ゲート60を介して８つの出力
ビット（マトリクス・スキャン出力）に接続されてお
り、具体的には、ビットC0はそのままビット「５」、ビ
ットC1はそのままビット「６」に夫々接続され、ビット
C2はアンドゲート61及びセレクタ62、ビットC3はアンド
ゲート63及びセレクタ62、ビットC4はセレクタ62,64、
ビットC5はセレクタ64,65、ビットC6はセレクタ65、ビ
ットC7はアンドゲート66に夫々接続されている。又、ア
ンドゲート61,63,66はオアゲート67に接続されている。
オアゲート67、アンドゲート63,66には４×4,8×8,16×
16の各ブロックサイズに対応した制御信号ロ，ハが供給
されており、セレクタ62,64,65は各ブロックサイズに対
応して論理値「１」を示す制御信号端子（イ，ロ，ハ）
に入来する入力信号をセレクト出力する構成とされてい
る。

なお、Ｄ系のカウンタも第２図（Ｂ）に示す構成と全
く同じであるが、クロック信号はＡ系,B系の1/4の周波
数とされている。

ここで、カウンタ59も前述のＡ系のカウンタ50と同様
の動作により、第４図の４×４ブロックＢ系アドレスに
示す８ビット出力のうちビット「５」「６」のみ「１」
と「０」とが組合わされて出力され、アドレス（０）
（32）（64）（96）に対応したマトリクス・スキャン出
力が得られる。このＢ系のマトリクス・スキャン出力は
アドレス演算部40で前述した所定のアドレスに変換さ
れ、この変換されたアドレスの指定により、定数データ
（Ｂ系）は第７図に示す「B0」「B1」「B2」「B3」とし
て出力される。これにより、DCT演算部41にてA0×B0,A1
×B1,A2×B2,A3×B3の演算が行われる。

再び第２図（Ａ）に戻って説明するに、カウンタ50は
ビットC2が「１」、その他は「０」とされる。ここで、
ビットC2はアンドゲート52に供給されるもその一方の入
力は「０」であるので出力としては取出されず、クロッ
ク信号の入来に応じて前記と同様のアドレス（０）（3
2）（64）（96）が出力される。このとき、第２図
（Ｂ）において、カウンタ59はビットC2が「１」、その
他は「０」とされ、セレクタ62の端子イがセレクトされ
ているので８ビット出力はビット「１」のみ「１」とさ
れてアドレス「１」とされ、次にカウンタ59はビットC
2,C0が「１」、その他は「０」とされ、８ビット出力は
アドレス（33）とされ、以下クロック信号の入来に応じ
てアドレス（65）（97）が出力される。従って、Ａ系ア
ドレスは（０）（32）（64）（96）と移行する時にＢ系
アドレスは（１）（33）（65）（97）と移行し、Ａ系で
は「A0」「A1」「A2」「A3」が出力され、Ｂ系では「B
4」「B5」「B6」「B7」が出力され、これにより、A0×B
4,A1×B5,A2×B6,A3×B7の演算が行なわれる。

次に、カウンタ50,59のビットC3が「１」、その他が
「０」のときは上記の動作に準じてA0×B8,A1×B9,A2×
BA,A3×BBの行列演算が行なわれるようなアドレスが出
力される。更に、カウンタ50,59のビットC2,C3が「１」
のときはA0×BC,A1×BD,A2×BE,A3×BFの行列演算が行
なわれるようなアドレスが出力される。

次に、第２図（Ａ）において、カウンタ50のビットC4
が「１」になると、セレクタ54の端子イがセレクトされ
ているので８ビット出力のビット「１」が「１」とさ
れ、アドレス（２）とされる。次に、カウンタ50のビッ
トC5が「１」になると、セレクタ55の端子イがセレクト
されているので８ビット出力のビット「２」が「１」と
され、アドレス（34）とされる。以下、クロック信号の
入来に応じてアドレス（66）（98）とされる。これによ
り、A4×B0,A5×B1,A6×B2,A7×B3…の各行列演算が行
なわれ、以下、前記と同様の動作により、第８図に示す
行列演算が行なわれるようなアドレスが出力される。

一方、Ｄ系のカウンタ59はＡ系,B系のカウンタの４更
新に１回の割合で更新され、これにより、A0×B0,A1×B
1,A2×B2,A3×B3の演算結果データ「D0」に対応したア
ドレス（０）、A0×B4,A1×B5,A2×B6,A3×B7の演算結
果データ「D1」に対応したアドレス（32）、以下同様に
して第８図に示すような演算結果データに対応したアド
レスが得られ、アドレス演算部40で前述した所定のアド
レスに変換される。

このように、本発明はＡ系,B系,D系の各マトリクス・
スキャン出力をカウンタ50,59及び制御ゲート51,60のみ
の簡単なハードウェア構成で得ることができる。従っ
て、RAMアドレス発生をソフトウェアで行なっていた従
来例に比して簡単なプログラミングで済み、又、カウン
タ及びROMのハードウェアでマトリクス・スキャン出力
を得ていた従来例に比して回路規模が小さくて済み、し
かもROMのようなリードタイムがないので高速処理を行
なうことができる。

その他、８×８ブロックの場合、第４図に示すように
Ａ系アドレスのカウンタ出力ビットC0をマトリクス・ス
キャン出力ビット「５」、ビットC1をビット「６」、ビ
ットC2をビット「７」、ビットC6をビット「１」、ビッ
トC7をビット「２」、ビットC8をビット「３」に夫々対
応させる。又、Ｂ系,C系アドレスも第４図に示すように
夫々のカウンタ出力ビットをマトリクス・スキャン出力
ビットに対応させる。そのへか、16×16ブロックの場合
も第４図に示すようなビット対応を行なう。なお、８×
８ブロックの場合は、Ｄ系カウンタ59はＡ系,B系カウン
タの８回更新毎に１回更新するように構成し、16×16ブ
ロックの場合は、Ｄ系カウンタ59はＡ系,B系カウンタの
16回更新毎に１回更新するように構成する。

〔発明の効果〕

以上説明した如く、本発明によれば、ハードウェアで
構成でき、ソフトウェアでRAMアドレスを発生させてア
ドレシングを行なっていた従来例に比して簡単なプログ
ラミングで済み、又、カウンタ及びROMのハードウェア
でアドレシングを行なっていた従来例に比して回路規模
が小さくて済み、しかもROMのようなリードタイムがな
いので高速処理を行なうことができる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の一実施例の回路図、 第３図は第２図に示す回路を用いたVSPの構成図、 第４図は本発明の動作を説明するビット位置変換図、 第５図は一般の画像信号圧縮方式を説明する図、 第６図は内部メモリの２次元アドレス空間を示す図、 第７図は４×４ブロックサイズの行列演算を説明するブ
ロック図、 第８図は４×４ブロックサイズの行列演算を説明する式
を示す図、 第９図は従来の一例の概略ブロック図である。 図において、 ２はフレームメモリ、３はVSP（ビデオ・シグナル・プ
ロセッサ）、4,32は内部メモリ、5,41はDCT（直交変
換）演算部、13はCPU、31はバス、37〜39はマトリクス
・スキャン回路、40はアドレス演算部、50,59,101a〜10
3aはカウンタ、51,60,101b〜103bは制御ゲート、52,53,
57,61,63,66はアンドゲート、54〜56,62,64,65はセレク
タ、58,67はオアゲート、100はメモリ、101〜103はマト
リクス・スキャン回路部を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】画像データ、及び該画像データに施す行列
   演算に必要な定数データを夫々格納されたメモリ（10
   0）に対して夫々所定のアドレスを指定することによ
   り、該メモリ（100）から上記画像データ，定数データ
   を出力して行列演算を行ない、該行列演算の結果のデー
   タを指定された所定アドレスに応じて上記メモリ（10
   0）に格納する動作を行なうシステムにおいて、 上記アドレスに対応した２進数で表わされるマトリクス
   ・スキャン出力を得るためのマトリクス・スキャン回路
   部を、上記画像データのための第１のマトリクス・スキ
   ャン回路部（101）、上記定数データのための第２のマ
   トリクス・スキャン回路部（102）、上記演算結果デー
   タのための第３のマトリクス・スキャン回路（103）の
   ３つで構成し、 上記夫々のマトリクス・スキャン回路部（101,102,10
   3）は、クロック入来毎に順次カウント出力が変化する
   カウンタ（101a,102a,103a）と、該カウンタ（101a,102
   a,103a）の出力と前記メモリ（100）のアドレス空間に
   対する各種ブロックサイズ（XY）に応じた複数の論理値
   の組合せからなる制御信号とを供給されて前記マトリク
   ス・スキャン出力のビット数を出力にもつ制御ゲート
   （101b,102b,103b）とのハードウェア構成からなり、 前記第１のマトリクス・スキャン回路部（101）のカウ
   ンタ（101a）は一の周波数のクロックを入力され、その
   制御ゲート（101b）は指定したブロックサイズのＸ方向
   の一辺に応じた数ｎの異なったアドレスをその順でｎ回
   繰返し出力し、これをＹ方向の辺についても同様に繰返
   すように構成し、 前記第２のマトリクス・スキャン回路部（102）のカウ
   ンタ（102a）は上記一の周波数のクロックを入力され、
   その制御ゲート（102b）は指定したブロックサイズのＸ
   方向の一辺に応じた数ｎの異なるアドレスをＹ方向につ
   いて順次出力するように構成し、 前記第３のマトリクス・スキャン回路部（103）のカウ
   ンタ（103a）は上記一の周波数のクロックを前記ブロッ
   クサイズの一辺に応じた数分周されて入力され、その制
   御ゲート（103b）は指定したブロックサイズのＸ方向の
   一辺に応じた数ｎの異なるアドレスをＹ方向について順
   次出力するように構成してなることを特徴とするマトリ
   クス・スキャン回路。