JPH06187369A - アドレス変換回路及びこれを備えた直交変換回路 - Google Patents
アドレス変換回路及びこれを備えた直交変換回路Info
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- JPH06187369A JPH06187369A JP33408492A JP33408492A JPH06187369A JP H06187369 A JPH06187369 A JP H06187369A JP 33408492 A JP33408492 A JP 33408492A JP 33408492 A JP33408492 A JP 33408492A JP H06187369 A JPH06187369 A JP H06187369A
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Abstract
(57)【要約】
【目的】回路規模を縮小する。
【構成】ジグザグアドレスＣ０〜Ｃ５のビットＣ０を制
御信号とし、ビットＣ０の値に応じてセレクタ６で、ア
ドレスＣ１〜Ｃ５又はこれを反転回路５で反転させたも
のの一方を選択し、第１中間アドレスＲＣ１〜ＲＣ５と
してアドレス変換ＲＯＭ１５Ａをアドレス指定し、アド
レス変換ＲＯＭ１５Ａから読み出された第２中間アドレ
スＲＡ０〜ＲＡ５を、ビットＣ０の値に応じてセレクタ
８で、第２中間アドレスＲＡ０〜ＲＡ５又はこれを反転
回路７で反転させたものの一方を選択し、ラスタアドレ
スＡ０〜Ａ５として出力することにより、アドレス変換
ＲＯＭに必要な記憶容量を半減させる。
御信号とし、ビットＣ０の値に応じてセレクタ６で、ア
ドレスＣ１〜Ｃ５又はこれを反転回路５で反転させたも
のの一方を選択し、第１中間アドレスＲＣ１〜ＲＣ５と
してアドレス変換ＲＯＭ１５Ａをアドレス指定し、アド
レス変換ＲＯＭ１５Ａから読み出された第２中間アドレ
スＲＡ０〜ＲＡ５を、ビットＣ０の値に応じてセレクタ
８で、第２中間アドレスＲＡ０〜ＲＡ５又はこれを反転
回路７で反転させたものの一方を選択し、ラスタアドレ
スＡ０〜Ａ５として出力することにより、アドレス変換
ＲＯＭに必要な記憶容量を半減させる。
Description
【０００１】
【産業上の利用分野】本発明は、画像圧縮／伸張回路等
に適用されるアドレス変換回路及びこれを備えた直交変
換回路に関する。
に適用されるアドレス変換回路及びこれを備えた直交変
換回路に関する。
【０００２】
【従来の技術】静止画像及び動画像の高能率符号化の国
際標準化作業（ＪＰＥＧ、ＭＰＥＧ）に伴い、画像圧縮
／伸張専用のＬＳＩの開発が盛んに行われている。
際標準化作業（ＪＰＥＧ、ＭＰＥＧ）に伴い、画像圧縮
／伸張専用のＬＳＩの開発が盛んに行われている。
【０００３】図３は、ＬＳＩ化される画像圧縮／伸長回
路のブロック構成を示す。この回路は、画像圧縮回路１
と、画像伸張回路２とからなる。
路のブロック構成を示す。この回路は、画像圧縮回路１
と、画像伸張回路２とからなる。
【０００４】ここで、画像データの画素間相関を無相関
化することにより、圧縮率のよい符号化が可能となる。
また、画像データの低周波成分と高周波成分とでは視角
特性が異なる。したがって、画像データを周波数成分に
変換し、周波数に応じた量子化を行うことにより、画像
データを高圧縮率で符号化することが可能となる。
化することにより、圧縮率のよい符号化が可能となる。
また、画像データの低周波成分と高周波成分とでは視角
特性が異なる。したがって、画像データを周波数成分に
変換し、周波数に応じた量子化を行うことにより、画像
データを高圧縮率で符号化することが可能となる。
【０００５】そこで、画像圧縮回路１は、画像データを
直交変換回路１０で変換し、これを量子化回路２０で量
子化した後、ハフマン符号化回路３０で符号化すること
により、画像データを圧縮している。動画の場合にはさ
らに、動き補償回路４０で圧縮する。画像伸張回路２
は、画像圧縮回路１と逆の処理を行うものであり、符号
化された画像データは、動き逆補償回路４０Ｒ、ハフマ
ン復号化回路３０Ｒ、逆量子化回路２０Ｒ及び直交逆変
換回路１０Ｒにより処理されて、画像データが復元され
る。
直交変換回路１０で変換し、これを量子化回路２０で量
子化した後、ハフマン符号化回路３０で符号化すること
により、画像データを圧縮している。動画の場合にはさ
らに、動き補償回路４０で圧縮する。画像伸張回路２
は、画像圧縮回路１と逆の処理を行うものであり、符号
化された画像データは、動き逆補償回路４０Ｒ、ハフマ
ン復号化回路３０Ｒ、逆量子化回路２０Ｒ及び直交逆変
換回路１０Ｒにより処理されて、画像データが復元され
る。
【０００６】直交変換回路１０による変換には、フーリ
エ変換、アダマール変換、カル−ネンレープ変換、ルジ
ャンドル変換及び離散コサイン変換等があるが、離散コ
サイン変換、とりわけ２次元離散コサイン変換が優れて
おり、上記ＪＰＥＧ及びＭＰＥＧで採用されている。
エ変換、アダマール変換、カル−ネンレープ変換、ルジ
ャンドル変換及び離散コサイン変換等があるが、離散コ
サイン変換、とりわけ２次元離散コサイン変換が優れて
おり、上記ＪＰＥＧ及びＭＰＥＧで採用されている。
【０００７】直交変換回路１０には、例えば図５（Ａ）
に示す如く、垂直８画素×水平８画素を１ブロックとす
る画像データがジクザクスキャン順に供給される。直交
変換回路１０は、ブロック毎に、図５（Ｂ）に示すラス
タスキャン順に画像データを処理して直交変換を行う。
図５中の数字は、各方式のスキャン順を示す。
に示す如く、垂直８画素×水平８画素を１ブロックとす
る画像データがジクザクスキャン順に供給される。直交
変換回路１０は、ブロック毎に、図５（Ｂ）に示すラス
タスキャン順に画像データを処理して直交変換を行う。
図５中の数字は、各方式のスキャン順を示す。
【０００８】図４は、従来の直交変換回路１０を示す。
【０００９】入力バッファＲＡＭ１１Ａには、画像デー
タがジグザグスキャン順に格納される。これに対応し
て、直交変換係数ＲＯＭ１２に直交変換係数が後述の計
数値Ｄをパラメータとし、ジグザグスキャン順に格納さ
れている。
タがジグザグスキャン順に格納される。これに対応し
て、直交変換係数ＲＯＭ１２に直交変換係数が後述の計
数値Ｄをパラメータとし、ジグザグスキャン順に格納さ
れている。
【００１０】例えば２次元離散型コサイン変換の場合、
１ブロックを垂直Ｎ画素×水平Ｎ画素Ｎ画素とし、 ｆ（ｊ，ｋ） ：変換前の第ｊ行第ｋ列の画素
値、０≦ｊ≦Ｎ−１，０≦ｋ≦Ｎ−１ Ｆ（ｕ，ｖ） ：変換後の第ｕ行第ｖ列のデータ ０≦ｕ≦Ｎ−１，０≦ｖ≦Ｎ−１ Ｔ（ｕ，ｖ，ｊ，ｋ）：ｕ，ｖをパラメータとする第ｊ
行第ｋ列の直交変換係数 とすると、 Ｆ（ｕ、ｖ）＝ΣＴ（ｕ，ｖ，ｊ、ｋ）ｆ（ｊ，ｋ） Ｔ（ｕ，ｖ，ｊ，ｋ）＝｛４Ｃ（ｕ）Ｃ（ｖ）／Ｎ2｝ ・ｃｏｓ｛（２ｊ＋１）ｕπ／（２Ｎ）｝ ・ｃｏｓ｛（２ｋ＋１）ｖπ／（２Ｎ）｝ と表される。ここに、Σはｊ＝０〜Ｎ−１，ｋ＝０〜Ｎ
−１の総和を表し、また、Ｃ（０）＝（１／２）1/2，
ｗ＝１，２，・・・，Ｎ＝１のときＣ（ｗ）＝１であ
る。
１ブロックを垂直Ｎ画素×水平Ｎ画素Ｎ画素とし、 ｆ（ｊ，ｋ） ：変換前の第ｊ行第ｋ列の画素
値、０≦ｊ≦Ｎ−１，０≦ｋ≦Ｎ−１ Ｆ（ｕ，ｖ） ：変換後の第ｕ行第ｖ列のデータ ０≦ｕ≦Ｎ−１，０≦ｖ≦Ｎ−１ Ｔ（ｕ，ｖ，ｊ，ｋ）：ｕ，ｖをパラメータとする第ｊ
行第ｋ列の直交変換係数 とすると、 Ｆ（ｕ、ｖ）＝ΣＴ（ｕ，ｖ，ｊ、ｋ）ｆ（ｊ，ｋ） Ｔ（ｕ，ｖ，ｊ，ｋ）＝｛４Ｃ（ｕ）Ｃ（ｖ）／Ｎ2｝ ・ｃｏｓ｛（２ｊ＋１）ｕπ／（２Ｎ）｝ ・ｃｏｓ｛（２ｋ＋１）ｖπ／（２Ｎ）｝ と表される。ここに、Σはｊ＝０〜Ｎ−１，ｋ＝０〜Ｎ
−１の総和を表し、また、Ｃ（０）＝（１／２）1/2，
ｗ＝１，２，・・・，Ｎ＝１のときＣ（ｗ）＝１であ
る。
【００１１】一方、アンドゲート１３にクロックφ及び
スタート信号Ｓが供給され、スタート信号Ｓが高レベル
のときクロックφがアンドゲート１３を通ってカウンタ
１４Ａで計数され、その計数値をジグザグアドレスＣと
してアドレス変換ＲＯＭ１５がアドレス指定され、アド
レス変換ＲＯＭ１５からラスタアドレスＡが読み出され
て入力バッファＲＡＭ１１Ａがアドレス指定される。ま
た、カウンタ１４Ａからのオーバフローパルスがカウン
タ１４Ｂで計数され、その計数値Ｄを上位とし、ジグザ
グアドレスＣを下位とするデータにより直交変換係数Ｒ
ＯＭ１２がアドレス指定される。これにより、入力バッ
ファＲＡＭ１１Ａ及び直交変換係数ＲＯＭ１２から画像
データ及び直交変換係数がラスタスキャン順に読み出さ
れる。読み出されたこれらのデータは、演算回路１６に
供給されて積和演算が行われ、その結果が、計数値Ｄが
カウントアップする直前に出力バッファＲＡＭ１１Ｂの
アドレスＤに書き込まれる。
スタート信号Ｓが供給され、スタート信号Ｓが高レベル
のときクロックφがアンドゲート１３を通ってカウンタ
１４Ａで計数され、その計数値をジグザグアドレスＣと
してアドレス変換ＲＯＭ１５がアドレス指定され、アド
レス変換ＲＯＭ１５からラスタアドレスＡが読み出され
て入力バッファＲＡＭ１１Ａがアドレス指定される。ま
た、カウンタ１４Ａからのオーバフローパルスがカウン
タ１４Ｂで計数され、その計数値Ｄを上位とし、ジグザ
グアドレスＣを下位とするデータにより直交変換係数Ｒ
ＯＭ１２がアドレス指定される。これにより、入力バッ
ファＲＡＭ１１Ａ及び直交変換係数ＲＯＭ１２から画像
データ及び直交変換係数がラスタスキャン順に読み出さ
れる。読み出されたこれらのデータは、演算回路１６に
供給されて積和演算が行われ、その結果が、計数値Ｄが
カウントアップする直前に出力バッファＲＡＭ１１Ｂの
アドレスＤに書き込まれる。
【００１２】
【発明が解決しようとする課題】アドレス変換ＲＯＭ１
５に必要なワード数は、１ブロックの画素数に等しく、
上記の例では６４である。アドレス変換ＲＯＭ１５の回
路規模縮小化は、大規模の画像圧縮／伸張回路の回路規
模縮小化に寄与する。直交逆変換回路１０Ｒにおいてラ
スタアドレスＡをジグザグアドレスＣに変換するアドレ
ス変換回路についても同様である。
５に必要なワード数は、１ブロックの画素数に等しく、
上記の例では６４である。アドレス変換ＲＯＭ１５の回
路規模縮小化は、大規模の画像圧縮／伸張回路の回路規
模縮小化に寄与する。直交逆変換回路１０Ｒにおいてラ
スタアドレスＡをジグザグアドレスＣに変換するアドレ
ス変換回路についても同様である。
【００１３】本発明の目的は、このような問題点に鑑
み、第１アドレスと第２アドレスとの間でアドレス変換
を行うアドレス変換回路及びこれを備えた直交変換回路
の規模を縮小することにある。
み、第１アドレスと第２アドレスとの間でアドレス変換
を行うアドレス変換回路及びこれを備えた直交変換回路
の規模を縮小することにある。
【００１４】
【課題を解決するための手段及びその作用】本発明に係
るアドレス変換回路及びこれを備えた直交変換回路を、
実施例図中の対応する構成要素の符号を引用して説明す
る。実施例では、以下のｎ及びｋの値をｎ＝６、ｋ＝０
としている。
るアドレス変換回路及びこれを備えた直交変換回路を、
実施例図中の対応する構成要素の符号を引用して説明す
る。実施例では、以下のｎ及びｋの値をｎ＝６、ｋ＝０
としている。
【００１５】本発明では、例えば図１に示す如く、ｎビ
ットの第１アドレスＣ＝Ｃ０〜Ｃ５をｎビットの第２ア
ドレスＡ＝Ａ０〜Ａ５に変換するアドレス変換回路にお
いて、第１アドレスＣ０〜Ｃ５の第ｋビットＣ０を制御
信号とし、第１アドレスＣ０〜Ｃ５の第ｋビット以外の
各ビットＣ１〜Ｃ５を反転させる第１反転回路５と、制
御信号Ｃ０に応じて、第１アドレスＣ０〜Ｃ５の第ｊビ
ットと第１アドレスＣ０〜Ｃ５の第ｊビットを第１反転
回路５で反転させたビットとの一方を選択する切換スイ
ッチ６１〜６５をｊ≠ｋなるｊ＝１〜ｎについて備え、
選択した（ｎ−１）ビットのデータを第１中間アドレス
ＲＣ１〜ＲＣ５として出力する第１セレクタ６と、第１
中間アドレスＲＣ１〜ＲＣ５でアドレス指定され、格納
されているｎビットの第２中間アドレスＲＡ０〜ＲＡ５
を出力する第１半導体記憶装置１５Ａと、第２中間アド
レスＲＡ０〜ＲＡ５の各ビットを反転させる第２反転回
路７と、該制御信号に応じて、第２中間アドレスＲＡ０
〜ＲＡ５の第ｊビットと第２中間アドレスＲＡ０〜ＲＡ
５の第ｊビットを第２反転回路７で反転させたビットと
の一方を選択する切換スイッチ６１〜６５をｊ＝１〜ｎ
について備えた第２セレクタ８と、を備えている。
ットの第１アドレスＣ＝Ｃ０〜Ｃ５をｎビットの第２ア
ドレスＡ＝Ａ０〜Ａ５に変換するアドレス変換回路にお
いて、第１アドレスＣ０〜Ｃ５の第ｋビットＣ０を制御
信号とし、第１アドレスＣ０〜Ｃ５の第ｋビット以外の
各ビットＣ１〜Ｃ５を反転させる第１反転回路５と、制
御信号Ｃ０に応じて、第１アドレスＣ０〜Ｃ５の第ｊビ
ットと第１アドレスＣ０〜Ｃ５の第ｊビットを第１反転
回路５で反転させたビットとの一方を選択する切換スイ
ッチ６１〜６５をｊ≠ｋなるｊ＝１〜ｎについて備え、
選択した（ｎ−１）ビットのデータを第１中間アドレス
ＲＣ１〜ＲＣ５として出力する第１セレクタ６と、第１
中間アドレスＲＣ１〜ＲＣ５でアドレス指定され、格納
されているｎビットの第２中間アドレスＲＡ０〜ＲＡ５
を出力する第１半導体記憶装置１５Ａと、第２中間アド
レスＲＡ０〜ＲＡ５の各ビットを反転させる第２反転回
路７と、該制御信号に応じて、第２中間アドレスＲＡ０
〜ＲＡ５の第ｊビットと第２中間アドレスＲＡ０〜ＲＡ
５の第ｊビットを第２反転回路７で反転させたビットと
の一方を選択する切換スイッチ６１〜６５をｊ＝１〜ｎ
について備えた第２セレクタ８と、を備えている。
【００１６】ｎ＝６、ｋ＝０とする上記の例で、Ａ０〜
Ａ５の各々は、Ｃ０〜Ｃ５の線形関数となり、ｉ＝０〜
５について、 Ａｉ＝ｆｉ（Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５） と表せる。Ｃ０＝‘０’のときの式、 Ａｉ＝ｆｉ（０，Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５） ・・（１） に対し反転操作を施すと、一般にビットＸを反転したビ
ットを＊Ｘで表せば、線形関数であることから、 ＊Ａｉ＝ｆｉ（１，＊Ｃ１，＊Ｃ２，＊Ｃ３，＊Ｃ４，＊Ｃ５）・・（２） となる。
Ａ５の各々は、Ｃ０〜Ｃ５の線形関数となり、ｉ＝０〜
５について、 Ａｉ＝ｆｉ（Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５） と表せる。Ｃ０＝‘０’のときの式、 Ａｉ＝ｆｉ（０，Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５） ・・（１） に対し反転操作を施すと、一般にビットＸを反転したビ
ットを＊Ｘで表せば、線形関数であることから、 ＊Ａｉ＝ｆｉ（１，＊Ｃ１，＊Ｃ２，＊Ｃ３，＊Ｃ４，＊Ｃ５）・・（２） となる。
【００１７】したがって、例えば、第１半導体記憶装置
１５ＡのアドレスＣ１〜Ｃ５と出力データＡ０〜Ａ５と
の関係を上式（１）のようにしておき、Ｃ０＝‘０’の
とき、第１セレクタ６の選択を非反転出力Ｃ１〜Ｃ５と
し、かつ、第２セレクタ８の選択を非反転出力Ａ０〜Ａ
５とし、Ｃ０＝‘１’のとき、第１セレクタ６の選択を
反転出力＊Ｃ１〜＊Ｃ５とし、かつ、第２セレクタ８の
選択を反転出力＊Ａ０〜＊Ａ５とすることにより、任意
の第１アドレスＣ０〜Ｃ５を第２アドレスに変換するこ
とができる。
１５ＡのアドレスＣ１〜Ｃ５と出力データＡ０〜Ａ５と
の関係を上式（１）のようにしておき、Ｃ０＝‘０’の
とき、第１セレクタ６の選択を非反転出力Ｃ１〜Ｃ５と
し、かつ、第２セレクタ８の選択を非反転出力Ａ０〜Ａ
５とし、Ｃ０＝‘１’のとき、第１セレクタ６の選択を
反転出力＊Ｃ１〜＊Ｃ５とし、かつ、第２セレクタ８の
選択を反転出力＊Ａ０〜＊Ａ５とすることにより、任意
の第１アドレスＣ０〜Ｃ５を第２アドレスに変換するこ
とができる。
【００１８】なお、＊Ａｉ＝ｇｉ（Ｃ０，Ｃ１，Ｃ２，
Ｃ３，Ｃ４，Ｃ５）として考えると、第１セレクタ６が
非反転出力を選択したとき第２セレクタ８が反転出力を
選択する構成であってもよいことがわかる。また、どの
ビットを切換制御用特定ビットとしてもよい。
Ｃ３，Ｃ４，Ｃ５）として考えると、第１セレクタ６が
非反転出力を選択したとき第２セレクタ８が反転出力を
選択する構成であってもよいことがわかる。また、どの
ビットを切換制御用特定ビットとしてもよい。
【００１９】入力アドレスのビット数増加に伴い、半導
体記憶装置の回路規模はほぼビット数の平方に比例して
大きくなり、一方、反転回路５、７及びセレクタ６、８
はビット数に比例して大きくなる。
体記憶装置の回路規模はほぼビット数の平方に比例して
大きくなり、一方、反転回路５、７及びセレクタ６、８
はビット数に比例して大きくなる。
【００２０】本発明のアドレス変換回路によれば、第１
半導体記憶装置１５Ａの記憶容量を半減することがで
き、また、反転回路５、７とセレクタ６、８との回路規
模は比較的小さく、全体として従来よりも回路規模を縮
小することができる。
半導体記憶装置１５Ａの記憶容量を半減することがで
き、また、反転回路５、７とセレクタ６、８との回路規
模は比較的小さく、全体として従来よりも回路規模を縮
小することができる。
【００２１】本発明に係る直交変換回路では、ｎビット
のジグザグアドレスである第１アドレスＣを、ｎビット
のラスタアドレスである第２アドレスＡに変換する上記
アドレス変換回路と、クロックφを計数し、その計数値
をジグザグアドレスＣとして出力するカウンタ１４Ａ
と、画像データがジグザグスキャン順に書き込まれ、ラ
スタアドレスＡでアドレス指定されて該画像データがラ
スタスキャン順に読み出される第２半導体記憶装置１１
Ａと、直交変換係数がジグザグスキャン順に予め格納さ
れ、ラスタアドレスＡでアドレス指定されて該直交変換
係数がラスタスキャン順に読み出される第３半導体記憶
装置１２と、読み出された該画像データと該直交変換係
数との積和を演算する演算回路１６と、を備えている。
のジグザグアドレスである第１アドレスＣを、ｎビット
のラスタアドレスである第２アドレスＡに変換する上記
アドレス変換回路と、クロックφを計数し、その計数値
をジグザグアドレスＣとして出力するカウンタ１４Ａ
と、画像データがジグザグスキャン順に書き込まれ、ラ
スタアドレスＡでアドレス指定されて該画像データがラ
スタスキャン順に読み出される第２半導体記憶装置１１
Ａと、直交変換係数がジグザグスキャン順に予め格納さ
れ、ラスタアドレスＡでアドレス指定されて該直交変換
係数がラスタスキャン順に読み出される第３半導体記憶
装置１２と、読み出された該画像データと該直交変換係
数との積和を演算する演算回路１６と、を備えている。
【００２２】この構成によれば、上記理由により、直交
変換回路の回路規模を従来よりも縮小することができ
る。
変換回路の回路規模を従来よりも縮小することができ
る。
【００２３】
【実施例】以下、図面に基づいて本発明の一実施例を説
明する。なお、‘’で囲んだ数は２進数であり、その他
は１０進数であるとする。
明する。なお、‘’で囲んだ数は２進数であり、その他
は１０進数であるとする。
【００２４】図２は、本発明が適用された直交変換回路
１０Ａを示す。図４と同一構成要素には、同一符号を付
してその説明を省略する。
１０Ａを示す。図４と同一構成要素には、同一符号を付
してその説明を省略する。
【００２５】この直交変換回路１０Ａでは、図４のアド
レス変換ＲＯＭ１５の代わりに、アドレス変換ＲＯＭ１
５Ａと、アドレス変換ＲＯＭ１５Ａの前段に配置した反
転／非反転回路１７と、アドレス変換ＲＯＭ１５Ａの後
段に配置した反転／非反転回路１８とを用いている。図
４のアドレス変換ＲＯＭ１５が、全てのジグザグアドレ
スＣをラスタアドレスＡに変換するのに対し、図２のア
ドレス変換ＲＯＭ１５Ａは、ジグザグアドレスＣの特定
ビットを除いた中間ジグザグアドレスＲＣを、中間ラス
タアドレスＲＡに変換する。したがって、アドレス変換
ＲＯＭ１５Ａの記憶容量は、アドレス変換ＲＯＭ１５の
記憶容量の半分であり、例えば１ブロックが８×８＝６
４画素の場合には、３２ワードである。なお、中間ジグ
ザグアドレスＲＣがジグザグアドレスＣに等しいとき、
中間ラスタアドレスＲＡはラスタアドレスＡに等しくさ
れている。
レス変換ＲＯＭ１５の代わりに、アドレス変換ＲＯＭ１
５Ａと、アドレス変換ＲＯＭ１５Ａの前段に配置した反
転／非反転回路１７と、アドレス変換ＲＯＭ１５Ａの後
段に配置した反転／非反転回路１８とを用いている。図
４のアドレス変換ＲＯＭ１５が、全てのジグザグアドレ
スＣをラスタアドレスＡに変換するのに対し、図２のア
ドレス変換ＲＯＭ１５Ａは、ジグザグアドレスＣの特定
ビットを除いた中間ジグザグアドレスＲＣを、中間ラス
タアドレスＲＡに変換する。したがって、アドレス変換
ＲＯＭ１５Ａの記憶容量は、アドレス変換ＲＯＭ１５の
記憶容量の半分であり、例えば１ブロックが８×８＝６
４画素の場合には、３２ワードである。なお、中間ジグ
ザグアドレスＲＣがジグザグアドレスＣに等しいとき、
中間ラスタアドレスＲＡはラスタアドレスＡに等しくさ
れている。
【００２６】図１は、Ｃ＝‘Ｃ０Ｃ１Ｃ２Ｃ３Ｃ４Ｃ
５’とし、Ａ＝‘Ａ０Ａ１Ａ２Ａ３Ａ４Ａ５’とし、Ｃ
０を特定ビットとした場合を示す。
５’とし、Ａ＝‘Ａ０Ａ１Ａ２Ａ３Ａ４Ａ５’とし、Ｃ
０を特定ビットとした場合を示す。
【００２７】反転／非反転回路１７は、インバータ５１
〜５５を備えた反転回路５と、切換スイッチ６１〜６５
を備えたセレクタ６とからなる。インバータ５１〜５５
の入力端はそれぞれ切換スイッチ６１〜６５の一方の入
力端に接続され、インバータ５１〜５５の出力端はそれ
ぞれ切換スイッチ６１〜６５の他方の入力端に接続さ
れ、インバータ５１〜５５の入力端にそれぞれＣ１〜Ｃ
５が供給される。切換スイッチ６１〜６５の出力端はそ
れぞれアドレス変換ＲＯＭ１５ＡのＲＣ１〜ＲＣ６に接
続されている。切換スイッチ６１〜６５は、Ｃ０で制御
され、例えば、Ｃ０＝‘０’のときＣ１〜Ｃ５を選択し
てそれぞれアドレス変換ＲＯＭ１５ＡのＲＣ１〜ＲＣ６
に供給し、Ｃ０＝‘１’のときインバータ５１〜５５の
出力を選択してそれぞれアドレス変換ＲＯＭ１５ＡのＲ
Ｃ１〜ＲＣ６に供給する。ＲＣ＝‘ＲＣ０ＲＣ１ＲＣ２
ＲＣ３ＲＣ４ＲＣ５’とする。
〜５５を備えた反転回路５と、切換スイッチ６１〜６５
を備えたセレクタ６とからなる。インバータ５１〜５５
の入力端はそれぞれ切換スイッチ６１〜６５の一方の入
力端に接続され、インバータ５１〜５５の出力端はそれ
ぞれ切換スイッチ６１〜６５の他方の入力端に接続さ
れ、インバータ５１〜５５の入力端にそれぞれＣ１〜Ｃ
５が供給される。切換スイッチ６１〜６５の出力端はそ
れぞれアドレス変換ＲＯＭ１５ＡのＲＣ１〜ＲＣ６に接
続されている。切換スイッチ６１〜６５は、Ｃ０で制御
され、例えば、Ｃ０＝‘０’のときＣ１〜Ｃ５を選択し
てそれぞれアドレス変換ＲＯＭ１５ＡのＲＣ１〜ＲＣ６
に供給し、Ｃ０＝‘１’のときインバータ５１〜５５の
出力を選択してそれぞれアドレス変換ＲＯＭ１５ＡのＲ
Ｃ１〜ＲＣ６に供給する。ＲＣ＝‘ＲＣ０ＲＣ１ＲＣ２
ＲＣ３ＲＣ４ＲＣ５’とする。
【００２８】一方、反転／非反転回路１８は、インバー
タ７０〜７５を備えた反転回路７と、切換スイッチ８０
〜８５を備えたセレクタ８とからなる。アドレス変換Ｒ
ＯＭ１５ＡのＲＡ０〜ＲＡ５にはそれぞれ、インバータ
７０〜７５の入力端が接続され、切換スイッチ８０〜８
５の一方の入力端にそれぞれＲＡ０〜ＲＡ５が接続さ
れ、他方の入力端にそれぞれインバータ７０〜７５の出
力端が接続されている。切換スイッチ８０〜８５は、Ｃ
０で制御され、上記の例の場合、Ｃ０＝‘０’のときＲ
Ａ０〜ＲＡ５を選択し、これらをＡ０〜Ａ５として出力
し、Ｃ０＝‘１’のときインバータ７０〜７５の出力を
選択し、これらをＡ０〜Ａ５として出力する。ＲＡ＝
‘ＲＡ０ＲＡ１ＲＡ２ＲＡ３ＲＡ４ＲＡ５’とする。
タ７０〜７５を備えた反転回路７と、切換スイッチ８０
〜８５を備えたセレクタ８とからなる。アドレス変換Ｒ
ＯＭ１５ＡのＲＡ０〜ＲＡ５にはそれぞれ、インバータ
７０〜７５の入力端が接続され、切換スイッチ８０〜８
５の一方の入力端にそれぞれＲＡ０〜ＲＡ５が接続さ
れ、他方の入力端にそれぞれインバータ７０〜７５の出
力端が接続されている。切換スイッチ８０〜８５は、Ｃ
０で制御され、上記の例の場合、Ｃ０＝‘０’のときＲ
Ａ０〜ＲＡ５を選択し、これらをＡ０〜Ａ５として出力
し、Ｃ０＝‘１’のときインバータ７０〜７５の出力を
選択し、これらをＡ０〜Ａ５として出力する。ＲＡ＝
‘ＲＡ０ＲＡ１ＲＡ２ＲＡ３ＲＡ４ＲＡ５’とする。
【００２９】他の点は図４と同一である。
【００３０】次に、上記の如く構成された本実施例の動
作を説明する。
作を説明する。
【００３１】（１）Ｃ０＝‘０’のとき、ＲＣ＝Ｃ、Ｒ
Ａ＝Ａとなる。例えば、Ｃ＝ＲＣ＝１６＝‘０１０００
０’のとき、図５から明らかなように、Ａ＝ＲＡ＝１２
＝‘００１１００’となる。
Ａ＝Ａとなる。例えば、Ｃ＝ＲＣ＝１６＝‘０１０００
０’のとき、図５から明らかなように、Ａ＝ＲＡ＝１２
＝‘００１１００’となる。
【００３２】（２）Ｃ０＝‘１’のとき、例えば、Ｃ＝
４７‘１０１１１１’のとき、ＲＣ＝‘１００００’＝
１６となり、前記（１）から、ＲＡ＝１２＝‘００１１
００’となり、Ａ＝‘１１００１１’＝５１となる。こ
の関係は、図５から明らかなように正しい。
４７‘１０１１１１’のとき、ＲＣ＝‘１００００’＝
１６となり、前記（１）から、ＲＡ＝１２＝‘００１１
００’となり、Ａ＝‘１１００１１’＝５１となる。こ
の関係は、図５から明らかなように正しい。
【００３３】このようなことから、本実施例によれば、
Ｃ０の値によらず、すなわち従来の半分の記憶容量のア
ドレス変換ＲＯＭ１５Ａを用いて、ジグザグアドレスＣ
をラスタアドレスＡに変換することができる。
Ｃ０の値によらず、すなわち従来の半分の記憶容量のア
ドレス変換ＲＯＭ１５Ａを用いて、ジグザグアドレスＣ
をラスタアドレスＡに変換することができる。
【００３４】次に、アドレス変換回路を敷き詰め型ゲー
トアレイ（シー・オブ・ゲート）で構成した場合につい
て、本実施例と従来例の回路規模を具体的に比較する。
比較条件として、アドレス変換ＲＯＭ１５及びアドレス
変換ＲＯＭ１５Ａの１ワードは、９ビットであり、１Ｂ
Ｃ（１基本セル）はＣＭＯＳの２入力ナンドゲートが１
個、すなわち、ＣＭＯＳインバータが２個できるサイズ
であるとする。
トアレイ（シー・オブ・ゲート）で構成した場合につい
て、本実施例と従来例の回路規模を具体的に比較する。
比較条件として、アドレス変換ＲＯＭ１５及びアドレス
変換ＲＯＭ１５Ａの１ワードは、９ビットであり、１Ｂ
Ｃ（１基本セル）はＣＭＯＳの２入力ナンドゲートが１
個、すなわち、ＣＭＯＳインバータが２個できるサイズ
であるとする。
【００３５】アドレス変換ＲＯＭ１５は、９ビット×６
４ワードであり、１０５０ＢＣで構成することができ
る。これに対し、アドレス変換ＲＯＭ１５Ａは、９ビッ
ト×３２ワードであり、８８２ＢＣで構成することがで
きる。また、インバータ５１は１ＢＣで構成でき、切換
スイッチ６１は２ＢＣで構成できる。したがって、反転
／非反転回路１７及び１８はそれぞれ３×５＝１５ＢＣ
及び３×６＝１８ＢＣで構成でき、本実施例のアドレス
変換回路は、合計９１５ＢＣで構成することができ、ア
ドレス変換ＲＯＭ１５よりも１３５ＢＣ（約１４％）少
なくすることができる。
４ワードであり、１０５０ＢＣで構成することができ
る。これに対し、アドレス変換ＲＯＭ１５Ａは、９ビッ
ト×３２ワードであり、８８２ＢＣで構成することがで
きる。また、インバータ５１は１ＢＣで構成でき、切換
スイッチ６１は２ＢＣで構成できる。したがって、反転
／非反転回路１７及び１８はそれぞれ３×５＝１５ＢＣ
及び３×６＝１８ＢＣで構成でき、本実施例のアドレス
変換回路は、合計９１５ＢＣで構成することができ、ア
ドレス変換ＲＯＭ１５よりも１３５ＢＣ（約１４％）少
なくすることができる。
【００３６】
【発明の効果】以上説明した如く、本発明に係るアドレ
ス変換回路及びこれを備えた直交変換回路によれば、そ
の規模を従来よりも縮小でき、ＬＳＩ化される画像圧縮
／伸張回路等の回路規模縮小及び製造コスト低減に寄与
するところが大きい。
ス変換回路及びこれを備えた直交変換回路によれば、そ
の規模を従来よりも縮小でき、ＬＳＩ化される画像圧縮
／伸張回路等の回路規模縮小及び製造コスト低減に寄与
するところが大きい。
【図１】本発明の一実施例のアドレス変換回路のブロッ
ク図である。
ク図である。
【図２】図１の回路が適用された直交変換回路のブロッ
ク図である。
ク図である。
【図３】画像圧縮／伸張回路のブロック図である。
【図４】従来の直交変換回路のブロック図である。
【図５】ジグザグスキャン及びラスタースキャンのスキ
ャン順説明図である。
ャン順説明図である。
１ 画像圧縮回路 ２ 画像伸張回路 ５、７ 反転回路 ６、８ セレクタ １０ 直交変換回路 １５、１５Ａ アドレス変換ＲＯＭ １７、１８ 反転／非反転回路 ５１〜５５、７０〜７５ インバータ ６１〜６５、８０〜８５ 切換スイッチ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/41 Ｂ 9070−5Ｃ 7/133 Ｚ
Claims (2)
- 【請求項１】 ｎビットの第１アドレス（Ｃ０〜Ｃ５）
をｎビットの第２アドレス（Ａ０〜Ａ５）に変換するア
ドレス変換回路において、該第１アドレスの第ｋビット
を制御信号とし、 該第１アドレスの第ｋビット以外の各ビットを反転させ
る第１反転回路（５）と、 該制御信号に応じて、該第１アドレスの第ｊビットと該
第１アドレスの第ｊビットを該第１反転回路で反転させ
たビットとの一方を選択する切換スイッチ（６１〜６
５）をｊ≠ｋなるｊ＝１〜ｎについて備え、選択した
（ｎ−１）ビットのデータを第１中間アドレス（ＲＣ１
〜ＲＣ５）として出力する第１セレクタ（６）と、 該第１中間アドレスでアドレス指定され、格納されてい
るｎビットの第２中間アドレス（ＲＡ０〜ＲＡ５）を出
力する第１半導体記憶装置（１５Ａ）と、 該第２中間アドレスの各ビットを反転させる第２反転回
路（７）と、 該制御信号に応じて、該第２中間アドレスの第ｊビット
と該第２中間アドレスの第ｊビットを該第２反転回路で
反転させたビットとの一方を選択する切換スイッチをｊ
＝１〜ｎについて備えた第２セレクタ（８）と、 を有することを特徴とするアドレス変換回路。 - 【請求項２】 ｎビットのジグザグアドレス（Ｃ０〜Ｃ
５）である第１アドレス（Ｃ０〜Ｃ５）を、ｎビットの
ラスタアドレス（Ａ）である第２アドレス（Ａ０〜Ａ
５）に変換する請求項１記載のアドレス変換回路と、 クロック（φ）を計数し、その計数値を該ジグザグアド
レスとして出力するカウンタ（１４Ａ）と、 画像データがジグザグスキャン順に書き込まれ、該ラス
タアドレスでアドレス指定されて該画像データがラスタ
スキャン順に読み出される第２半導体記憶装置（１１
Ａ）と、 直交変換係数がジグザグスキャン順に予め格納され、該
ラスタアドレスでアドレス指定されて該直交変換係数が
ラスタスキャン順に読み出される第３半導体記憶装置
（１２）と、 読み出された該画像データと該直交変換係数との積和を
演算する演算回路（１６）と、 を有することを特徴とする直交変換回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33408492A JP3366033B2 (ja) | 1992-12-15 | 1992-12-15 | アドレス変換回路及びこれを備えた直交変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33408492A JP3366033B2 (ja) | 1992-12-15 | 1992-12-15 | アドレス変換回路及びこれを備えた直交変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06187369A true JPH06187369A (ja) | 1994-07-08 |
| JP3366033B2 JP3366033B2 (ja) | 2003-01-14 |
Family
ID=18273348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33408492A Expired - Fee Related JP3366033B2 (ja) | 1992-12-15 | 1992-12-15 | アドレス変換回路及びこれを備えた直交変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3366033B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2496197A (en) * | 2011-11-07 | 2013-05-08 | Sony Corp | Frequency Domain Video Data Reordering for Encoding |
-
1992
- 1992-12-15 JP JP33408492A patent/JP3366033B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2496197A (en) * | 2011-11-07 | 2013-05-08 | Sony Corp | Frequency Domain Video Data Reordering for Encoding |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3366033B2 (ja) | 2003-01-14 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021022 |
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