JPH07168933A - ジグザグスキャンアドレス発生回路 - Google Patents

ジグザグスキャンアドレス発生回路

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JPH07168933A
JPH07168933A JP12126194A JP12126194A JPH07168933A JP H07168933 A JPH07168933 A JP H07168933A JP 12126194 A JP12126194 A JP 12126194A JP 12126194 A JP12126194 A JP 12126194A JP H07168933 A JPH07168933 A JP H07168933A
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Abstract

(57)【要約】 【目的】 映像装置等におけるジグザグアドレス発生回
路を提供する。 【構成】 その回路はイネーブル信号に応答し現在状態
を停止、増加及び減少する行アドレス信号を発生するた
めの行アドレス発生手段、前記イネーブル信号に応答し
現在状態を停止、増加及び減少する列アドレス信号を発
生するための列アドレス発生手段より構成されている。 【効果】 これにより、ジグザグスキャン方法によって
ジグザグスキャンアドレスが発生でき、回路構成を簡単
にすることができる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はアドレス発生回路に係
り、特にジグザグスキャンのためのジグザグスキャンア
ドレス発生回路に関する。
【0002】
【従来の技術】ジグザグアドレススキャン方法は映像電
話、映像会議等に用いられる動映像符号化器だけでな
く、一般の高画質を具現する他の映像装置にも適用可能
であり、特に次世代ディジタル方式の高画質テレビジョ
ンの映像圧縮方法等に適用できる。
【0003】例えば、データ伝送時に離散余弦変換(D
CT;Discrete Cosine Transform)、量子化及び可変
長符号化等を通じて映像データ圧縮を遂行する。その中
でDCT及び量子化等を遂行したDCT係数は一般的に
低周波領域に集中されている。そこで、低周波領域から
高周波領域に係数を順次に配列することにより低周波領
域には大きい係数値が不規則的に、高周波領域には0に
近い小さい係数値が配列される。
【0004】前述した量子化係数を順に配列する方式と
しては直交スキャン方式とジグザグスキャン方式等があ
る。直交スキャン方式は前述した通りDCT係数が低域
に集中されているにもかかわらず低周波領域から高周波
領域に順次にスキャンを遂行するので非効率的に圧縮を
遂行する。反面、ジグザグスキャン方式は大きい値の集
中されている低周波領域からジグザグ式でスキャンを遂
行する方式であり、大きい値はそのまま伝送するが、0
が多く発生する高い周波数領域には0の値を全部伝送せ
ず連続される0の個数を伝送することによって、より効
率的にデータが圧縮できる方式である。
【0005】従って、ディジタル映像圧縮方法の国際規
格であるJPEG規格、H.261等でジグザグスキャ
ン方式を使用するように規定している。しかしながら、
このような利点にもかかわらず現在まで実用されていな
い。
【0006】
【発明が解決しようとする課題】本発明の目的は量子化
されたディジタル映像信号及び可変長復号化された映像
信号に応答し信号圧縮と復元をするジグザグスキャンの
ためのジグザグスキャンアドレス発生回路を提供するこ
とである。
【0007】本発明の他の目的は回路構成を簡単にする
ジグザグスキャンアドレス発生回路を提供することであ
る。
【0008】
【課題を解決するための手段】前記他の目的を達成する
ためのジグザグスキャンアドレス発生回路はイネーブル
信号に応答し現在状態を停止、増加及び減少する行アド
レス信号を発生するための行アドレス発生手段と、前記
イネーブル信号に応答し現在状態を停止、増加及び減少
する列アドレス信号を発生するための列アドレス発生手
段より構成されている。
【0009】
【作用】ジグザグスキャンアドレス発生方法によりジグ
ザグスキャンアドレス発生回路を行アドレス発生回路と
列アドレス発生回路に構成して、ハードウェア化した。
【0010】
【実施例】図1において、2n ×2n の画面の映像デー
タを番号順に、即ち点線で表示した矢印方向の順にスキ
ャンする。即ち、2n ×2n の画面の映像データを貯蔵
したメモリからデータを記録したり判読する時そのデー
タがジグザグ順にスキャニングされることを示す。メモ
リからデータを判読したりメモリにデータを記録する
時、通常のメモリに用いられる順次に増加するアドレス
カウンタではジグザグスキャンが実現できない。
【0011】表1は本発明によるジグザグスキャニング
アドレスの発生を示す。
【表1】
【0012】表1で、図1の一番目のアドレスは行アド
レス0、列アドレス0に対応する。二番目のアドレスは
行アドレス0、列アドレス1に対応し、このように続け
られる。最後に、2n ×2n 番目のアドレスは行アドレ
ス2n −1、列アドレス2n−1に対応する。ここで、
行アドレスはアドレスの上位ビットであり、列アドレス
下位ビットである。
【0013】図2Aは表1の行アドレスの状態図であ
る。図2Aの状態図で次の状態でアドレスの変化がなけ
れば停止状態41、次の状態でアドレスの増加があると
増加状態42、次の状態でアドレスの減少があれば減少
状態43を示す。即ち、表1で一番目アドレスから二番
目アドレスへのアドレスの変化がないのでこの状態は停
止状態と呼ばれる。しかしながら、二番目アドレスから
三番目アドレスにアドレスが1ほど増加するので増加状
態が存在し、四番目アドレスから五番目アドレスにアド
レスが1ほど減少するので減少状態が存在する。
【0014】RS0の条件、即ち行アドレスが0であっ
たり列アドレスが2n −2を満足するとアドレスは停止
状態41から増加状態42に遷移RS0で表現される増
加状態に行く。もしRS0の条件が満たされなければ、
アドレスは停止状態41から減少状態43に遷移〜RS
0(「〜」は反転を表す。図面ではオーバーバーで表
す。)で表現される減少状態に行く。もしRS1の条
件、即ち行アドレスが2n−2又は2n −1を満たさな
ければ、アドレスは増加状態42から停止状態41に遷
移RS1で表現される増加を停止する。もしRS2条件
が満足されれば、即ち列アドレスが0なら、アドレスは
遷移RS2で表現される増加状態42から減少状態43
となる。もしRS1とRS2の条件が全部満たされなけ
れば、即ち〜RS1,〜RS2の条件が満足されれば、
アドレスは曲線の矢印により指示されるように増加状態
42を保つ。もしRS3条件が満たされると即ち行アド
レスが11なら、アドレスは減少状態43から停止状態
41への遷移RS3により表現される減少状態を止め
る。もしRS4の条件が満足されれば、即ち列アドレス
が2n −2又は2n −1なら、アドレスは減少状態から
増加状態への遷移RS4で表現される減少状態43から
増加状態42となる。もしRS3とRS4の条件が全て
満足されなければ、即ち〜RS3,〜RS4の条件が満
たされると、アドレスは曲線の矢印により指示された通
り減少状態43を保つ。
【0015】図2Bは表1の列アドレスの状態変化を示
す状態図である。図2Bにおいて、もし次の状態でアド
レスの変化がなければ停止状態51として表現される。
次の状態でアドレスの増加は増加状態52として表現さ
れる。そして、次の状態でアドレスの減少は減少状態5
3として表現される。言い換えれば、表1で一番目アド
レスから二番目アドレスにアドレスが増加するので増加
状態が存在し、第2アドレスから第3アドレスへの減少
があるので減少状態が存在する。しかしながら、列アド
レスに対し第3アドレスから第4アドレスにアドレスの
変化がないので、この状態は停止状態と呼ばれる。
【0016】もしCS0条件が満足されれば、即ち列ア
ドレスが0なら、アドレスは停止状態51から増加状態
52への遷移CS0で表現される増加状態となる。もし
CS0条件が満足されなければ、アドレスは停止状態5
1から減少状態53への遷移〜CS0で表現される減少
状態となる。もしCS1の条件が満足されれば、即ち列
アドレスが2n −2であり、行アドレスが0と2n −1
でなければ、アドレスは増加状態52から停止状態51
への遷移CS1で表現される増加を停止する。もしCS
2条件が満足されれば、即ち列アドレスが0なら、アド
レスは増加状態から減少状態への遷移CS2で表現され
る増加状態52から減少状態53に行く。もしCS1と
CS2の条件が満たされなければ、即ち〜CS1,〜C
S2が満たされると、アドレスは曲線の矢印により指示
されたように増加状態52が保たれる。もしCS3条件
が満足されれば、即ち列アドレスが1であり、行アドレ
スが2n −2でなければ、アドレスは減少状態53から
停止状態51への遷移CS3により表現された減少を停
止する。もしCS4条件が満足されれば、即ち行アドレ
スが2n −2なら、アドレスは減少状態から増加状態へ
の遷移CS4で表現された減少状態53から増加状態5
2となる。もしCS3とCS4の条件が全部満足されな
ければ、即ち〜CS3,〜CS4の条件が満たされる
と、曲線の矢印により指示されたように減少状態53を
維持する。
【0017】表2は図2Aに示した状態図による行アド
レスの状態遷移表である。
【表2】
【0018】表2で、現在状態が“00”でRS0が1
であり、RS1,RS2,RS3,RS4が全部X(do
n't care:いずれでもよい)の場合には図2Aの状態図
に示したように、アドレスが停止状態41から増加状態
42への遷移を作るので、行アドレスは1増加され“1
0”となる。続けて表2を参照すれば、現在状態が“1
0”でRS1,RS2の双方共が0であり、RS3,R
S4,RS5が全てXなら、アドレス状態が増加状態4
2を保つので、次の状態は元の状態を維持する。即ち
“10”を保つ。同じ方法として、現在状態が“01”
でありRS0,RS1,RS3が全部XでありRS3,
RS4の双方共が0なら、アドレス状態が減少状態43
を保つので元の状態が維持される。言い換えれば、次の
状態はまだ“01”である。
【0019】表3は図2Bに示した状態図による列アド
レスの状態遷移表である。
【表3】
【0020】表3で、現在状態が“00”でCS0が
1、CS1,CS2,CS3及びCS4が全部Xなら、
列アドレスは図2Bに示したように、停止状態51から
増加状態52へ遷移を作るので、1増加される。表3に
関して、現在状態が“10”でありCS1,CS2の双
方共が0でありCS0,CS3及びCS4が全てXな
ら、アドレスが増加状態52を維持するので元の状態が
保たれる。即ち“10”に止まる。同じ方法として、現
在状態が“10”でありCS0,CS1,CS2が全部
Xであり、CS3,CS4の双方共が0なら、アドレス
が減少状態53を維持するので元の状態が保たれる。即
ち次の状態はまだ“01”である。
【0021】図3は本発明のジグザグスキャンアドレス
発生回路のブロック図である。図3において、ジグザグ
アドレス発生回路はイネーブル信号によりイネーブルさ
れ行アドレスを発生するための行アドレス発生回路10
0及びイネーブル信号によりイネーブルされ列アドレス
を発生するための列アドレス発生回路200より構成さ
れている。
【0022】行アドレス発生回路100は行状態レジス
タデコーダ110、次の行状態生成回路130及び第1
アップ/ダウンカウンタ120より構成されている。
【0023】列アドレス発生回路200は列状態レジス
タデコーダ210、次の列状態生成回路230及び第2
アップ/ダウンカウンタ220より構成されている。
【0024】行状態レジスタデコーダ110は所定のイ
ネーブル信号を入力しデータ圧縮及び復元を開示し、2
ビットレジスタを通じて停止、増加及び減少状態制御信
号を次の行状態生成回路130及び第1アップ/ダウン
カウンタ120に出力する。第1アップ/ダウンカウン
タ120は現在の行状態信号が停止であることを規定す
るカウンタ値を維持し、又増加状態信号が有効である
と、カウンタ値を1ほど増加させ、減少状態信号が有効
であれば、カウンタ値を1ほど減少させる。又、第1ア
ップ/ダウンカウンタ120で生成された3ビットのデ
ータはメモリのアドレスとして用いられ、次の行状態を
生成するために次の行状態生成回路130に伝達され
る。次の行状態生成回路130は現在の行状態信号、第
1アップ/ダウンカウンタ120と第2アップ/ダウン
カウンタ220の出力信号を入力し前述した状態図の遷
移条件により生成できる。
【0025】列アドレス生成部200の動作は図1に示
したように前述した行アドレス生成部100の動作と同
一である。
【0026】前述した説明を通じて全体2nビットアド
レスはnビット行アドレスR(n)を上位ビットとし
て、nビット列アドレスC(n)を下位ビットとして設
定してアドレスADDR{R(n),C(n)}のよう
に生成できる。
【0027】図4は図3に示したブロック図の実施例の
詳細な回路図である。図4において、行状態レジスタデ
コーダ110はイネーブル信号ENが印加されるリセッ
ト端子R、接地電圧に連結されたセット端子Sをそれぞ
れ有するRSフリップフロップ110d,110e、前
記RSフリップフロップ110d,110eの反転出力
端子〜Qからの信号を論理積するためのアンドゲート1
10a、前記RSフリップフロップ110dの出力端子
Qと前記RSフリップフロップ110eの反転出力端子
〜Qからの信号を論理積するためのアンドゲート110
b、前記RSフリップフロップ110dの反転出力端子
〜Qと前記RSフリップフロップ110eの出力端子Q
からの信号を論理積するためのアンドゲート110cよ
り構成されている。
【0028】列状態レジスタデコーダ210はイネーブ
ル信号ENが印加されるセット端子S、接地電圧に連結
されたリセット端子Rを有するRSフリップフロップ2
10d、イネーブル信号ENが印加されるリセット端子
R、接地電圧に連結されたセット端子Sを有するRSフ
リップフロップ210e、前記RSフリップフロップ2
10d,210eの反転出力端子〜Qからの信号を論理
積するためのアンドゲート210a、前記RSフリップ
フロップ210dの出力端子Qからの信号と前記RSフ
リップフロップ210eの反転出力端子〜Qからの信号
を論理積するためのアンドゲート210b、前記RSフ
リップフロップ210dの反転出力端子〜Qからの信号
とRSフリップフロップ210eの出力端子Qからの信
号を論理積するためのアンドゲート210cより構成さ
れている。
【0029】第1アップ/ダウンカウンタ120は前記
アンドゲート110aの出力信号が印加されるホールド
端子(HOLD)と前記アンドゲート110bの出力信号が
印加されるアップ/ダウン計数制御端子(UP/〜DOWN)
を有し3ビットの行アドレスを発生するためのアップ/
ダウンカウンタ120a、前記アップ/ダウンカウンタ
120aの出力信号をデコーディングするためのデコー
ダ120bより構成されている。
【0030】第2アップ/ダウンカウンタ220は前記
アンドゲート210aの出力信号が印加されるホールド
端子(HOLD)と前記アンドゲート210bの出力信号が
印加されるアップ/ダウン計数制御端子(UP/〜DOWN)
を有し3ビットの列アドレスを発生するためのアップ/
ダウンカウンタ220a、前記アップ/ダウンカウンタ
220aの出力信号をデコーディングするためのデコー
ダ220bより構成されている。
【0031】次の行状態生成回路130は前記デコーダ
120bの第8、第7、第2、第1出力信号を反転する
ためのインバータ130a,130b,130c,13
0d、前記デコーダ120bの第1出力信号と前記デコ
ーダ220bの第7出力信号を論理和するためのオアゲ
ート130e、前記オアゲート130eの出力信号と前
記アンドゲート110aの出力信号を論理積するための
アンドゲート130f、前記アンドゲート110b、イ
ンバータ130a,130bの出力信号と前記デコーダ
220bの第1出力信号の反転された信号を論理積する
ためのアンドゲート130g、前記アンドゲート110
cの出力信号と前記デコーダ220bの第8出力信号を
論理積するためのアンドゲート130h、前記アンドゲ
ート110aとインバータ130d,230bの出力信
号を論理積するためのアンドゲート130i、前記アン
ドゲート110bの出力信号と前記デコーダ220bの
第1出力信号を論理積するためのアンドゲート130
j、前記アンドゲート110cと前記インバータ130
cの出力信号と前記デコーダ220bの反転された第8
出力信号を論理積するためのアンドゲート130k、前
記アンドゲート130f,130g,130hの出力信
号を論理積するためのアンドゲート1301、前記アン
ドゲート130i,130j,130kの出力信号を論
理積するためのアンドゲート130mより構成されてい
る。
【0032】次の列状態生成回路230は前記アンドゲ
ート210b、前記インバータ130dの出力信号と前
記デコーダ120bの第8出力信号を論理積するための
アンドゲート230e、前記アンドゲート210bと前
記インバータ130dの出力信号を論理積するためのア
ンドゲート230f、前記デコーダ120bの第1出力
信号と前記アンドゲート210aの出力信号を論理積す
るためのアンドゲート230g、前記アンドゲート23
0e,230fの出力信号を論理和するためのオアゲー
ト230h、前記アンドゲート210cの出力信号と前
記デコーダ120bの第7出力信号を論理積するための
アンドゲート230i、前記アンドゲート210aの出
力信号と前記デコーダ220bの第2出力信号を論理積
するためのアンドゲート230j、前記アンドゲート2
10bの出力信号と前記デコーダ120bの第1出力信
号を論理積するためのアンドゲート230k、前記アン
ドゲート210c、前記インバータ130b、前記イン
バータ230cの出力信号を論理積するためのアンドゲ
ート2301、前記アンドゲート230g,230iと
前記オアゲート230hの出力信号を論理積するための
アンドゲート230m、前記アンドゲート230j,2
30k,2301の出力信号を論理積するためのアンド
ゲート230nより構成されている。
【0033】前記のように構成されたジグザグスキャン
アドレス発生回路の動作を説明すると次の通りである。
【0034】“ハイ”論理のイネーブル信号ENが入力
されると、Dフリップフロップ11d及び110eの出
力状態は“00”となり、Dフリップフロップ210d
及び210eの出力状態は“10”となる。すなわち、
行状態は図2Aに示すように“停止”状態となり、列状
態は図2Bに示すように“増加”状態となる。この時、
第1及び第2アップ/ダウンカウンタ120及び220
の出力はリセットされ、デコーダ120b及び220b
の出力O1は両方とも“1”で、他の出力は全て“0”
である。その結果としてのアドレス出力R〔m〕及びC
〔n〕は“000000”となる。そうすると、新たに
変化したORゲート130lと130mの出力はそれぞ
れ“1”と“0”になり、ORゲート230mと230
nはそれぞれ“0”と“1”になる。次に、“ハイ”論
理のイネーブル信号ENが入力されると、Dフリップフ
ロップ110d及び110eの出力状態は“10”とな
り、Dフリップフロップ210d及び210eの出力状
態は“01”となる。すなわち、行状態は図2Aに示す
ように“増加”状態となり、列状態は図2Bに示すよう
に“減少”状態となる。
【0035】この時、カウンタ120aの出力は保持さ
れ、カウンタ220aの出力は“001”になり、そし
てデコーダ220aの出力O2は“1”になり、デコー
ダ220aの他の出力は全て“0”である。その結果と
してのアドレス出力R〔m〕及びC〔n〕は“0000
01”となる。したがって、ORゲート130lと13
0mの出力はそれぞれ“1”と“0”になり、ORゲー
ト210dと210eの出力はそれぞれ“0”と“0”
になる。次に、“ハイ”論理のイネーブル信号ENが入
力されると、Dフリップフロップ110d及び110e
の出力状態は“10”となり、Dフリップフロップ21
0d及び210eの出力状態は“00”となる。すなわ
ち、行状態は図2Aに示すように“増加”状態となり、
列状態は図2Bに示すように“停止”状態となる。した
がって、カウンタ120aの出力は“001”となり、
カウンタ220aの出力は“000”となる。すなわ
ち、結果としてのアドレス出力は“001000”とな
る。
【0036】
【発明の効果】前述した実施例ではn=3の場合に対す
るものであるが、nの値が増加してもこれに相応するレ
ジスタのみ付加することにより回路構成が可能である。
【0037】このような動作過程は行及び列状態遷移表
により状態が遷移し、行アドレスと列アドレスは前述し
た図2A及び2Bの順序によりクロックパルス毎に新し
い値になったり又は以前状態を保ち続ける。
【0038】本発明の他の実施例により前述した方法と
同一にデータ復号化時にもメモリからデータをジグザグ
スキャン方式で判読して遂行できることが本技術分野に
熟練した者は容易に理解するであろう。
【図面の簡単な説明】
【図1】 従来のジグザグスキャンアドレス生成方法を
説明するための図面である。
【図2】 Aは表1の行アドレスの状態変換を示す状態
図である。Bは表1の列アドレスの状態変換を示す状態
図である。
【図3】 本発明のジグザグスキャンアドレス発生回路
のブロック図である。
【図4】 本発明のジグザグスキャンアドレス発生回路
の望ましい実施例の回路図である。
【符号の説明】
100…行アドレス発生回路 200…列アドレス発生回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H04N 1/41 B 7/30 G06F 15/66 330 H H04N 7/133 Z

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 イネーブル信号に応答し現在状態を停
    止、増加及び減少する行アドレス信号を発生するための
    行アドレス発生手段と、 前記イネーブル信号に応答し現在状態を停止、増加及び
    減少する列アドレス信号を発生するための列アドレス発
    生手段を具備しジグザグアドレスを発生することを特徴
    とするジグザグスキャンアドレス発生回路。
  2. 【請求項2】 前記行アドレス発生手段は、 イネーブル信号に応答し次行状態信号を入力しデコーデ
    ィングするための行状態貯蔵及びデコーディング手段
    と、 行状態貯蔵及びデコーディング手段の出力信号に応答し
    アップ/ダウン計数し行アドレス信号を発生するための
    第1アップ/ダウン計数手段と、 前記行状態貯蔵及びデコーディング手段の出力信号と前
    記第1アップ/ダウン計数手段の出力信号及び列アドレ
    ス信号を入力し次行状態信号を発生するための次行状態
    発生手段を具備したことを特徴とする請求項1記載のジ
    グザグスキャンアドレス発生回路。
  3. 【請求項3】 前記行状態貯蔵及びデコーディング手段
    は、 前記イネーブル信号によりセットされるセット入力端子
    と接地に連結されたリセット端子を有し前記次行状態発
    生回路の出力信号をデータ入力端子にそれぞれ入力する
    第1、第2フリップフロップと、 前記第1フリップフロップの反転出力信号と前記第2フ
    リップフロップの反転出力信号を入力して論理積する第
    1論理積手段と、 前記第1フリップフロップの出力信号と前記第2フリッ
    プフロップの反転出力信号を入力して論理積する第2論
    理積手段と、 前記第1フリップフロップの反転出力信号と前記第2フ
    リップフロップの出力信号を入力して論理積する第3論
    理積手段を具備したことを特徴とする請求項2記載のジ
    グザグスキャンアドレス発生回路。
  4. 【請求項4】 前記第1アップ/ダウン計数手段は、 前記第1論理積手段の出力信号を入力するホールド端子
    と前記第2論理積手段の出力信号を入力するアップ/ダ
    ウン端子を有し前記第2論理積手段の出力信号に応答し
    計数して3ビットの行アドレス信号を発生するための第
    1アップ/ダウンカウンタと、 前記第1アップ/ダウンカウンタの出力信号をデコーデ
    ィングするための第1デコーダを具備することを特徴と
    する請求項3記載のジグザグスキャンアドレス発生回
    路。
  5. 【請求項5】 前記列アドレス発生手段は、 イネーブル信号に応答し次列状態信号を入力しデコーデ
    ィングするための列状態貯蔵及びデコーディング手段
    と、 前記列状態貯蔵及びデコーディング手段の出力信号に応
    答しアップ/ダウン計数し列アドレス信号を発生するた
    めの第2アップ/ダウン計数手段と、 前記列状態貯蔵及びデコーディング手段の出力信号と前
    記第2アップ/ダウン計数手段の出力信号及び行アドレ
    ス信号を入力し次列状態信号を発生するための次列状態
    発生手段を具備することを特徴とする請求項1記載のジ
    グザグスキャンアドレス発生回路。
  6. 【請求項6】 前記列状態貯蔵及びデコーディング手段
    は、 前記イネーブル信号によりセットされるセット入力端子
    と接地に連結されたリセット端子を有し前記次行状態発
    生回路の第1出力信号をデータ入力端子に入力する第3
    フリップフロップと、 前記イネーブル信号によりリセットされるリセット入力
    端子と接地に連結されたセット入力端子を有し前記次行
    状態発生回路の第2出力信号をデータ入力端子に入力す
    る第4フリップフロップと、 前記第3、第4フリップフロップの反転出力信号を論理
    積するための第4論理積手段と、 前記第3フリップフロップの出力信号と前記第4フリッ
    プフロップの反転出力信号を論理積するための第5論理
    積手段と、 前記第3フリップフロップの反転出力信号と前記第4フ
    リップフロップの出力信号を論理積するための第6論理
    積手段を具備したことを特徴とする請求項5記載のジグ
    ザグスキャンアドレス発生回路。
  7. 【請求項7】 前記第2アップ/ダウン計数手段は、 前記第1論理積手段の出力信号を入力するホールド端子
    と前記第2論理積手段の出力信号を入力するアップ/ダ
    ウン端子を有し前記第2論理積手段の出力信号に応答し
    計数して3ビットの行アドレス信号を発生するための第
    2アップ/ダウンカウンタと、 前記第2アップ/ダウンカウンタの出力信号をデコーデ
    ィングするための第2デコーダを具備することを特徴と
    する請求項6記載のジグザグスキャンアドレス発生回
    路。
  8. 【請求項8】 前記次行状態発生手段は、 前記第1デコーダの第8、第7、第2、第1出力信号を
    反転するための第1、第2、第3、第4インバータと、 前記第1デコーダの第1出力信号と前記第2デコーダの
    第7出力信号を論理和するための第1論理和手段と、 前記第1論理和手段の出力信号と前記第1論理積手段の
    出力信号を論理積するための第7論理積手段と、 前記第2論理積手段、第1,2インバータの出力信号と
    前記第2デコーダの第1出力信号の反転された信号を論
    理積するための第8論理積手段と、 前記第3論理積手段の出力信号と前記第2デコーダの第
    8出力信号を論理積するための第9論理積手段と、 前記第1論理積手段、前記第4インバータの出力信号と
    前記第2デコーダの第7出力信号の反転された信号を論
    理積するための第10論理積手段と、 前記第2論理積手段と前記第2デコーダの第1出力信号
    を論理積するための第11論理積手段と、 前記第3論理積手段、前記第3インバータの出力信号と
    前記第2デコーダの反転された第8出力信号を論理積す
    るための第12論理積手段と、 前記第7,8,9論理積手段の出力信号を論理積するた
    めの第13論理積手段と、 前記第10,11,12論理積手段の出力信号を論理積
    するための第14論理積手段を具備することを特徴とす
    る請求項4又は7項記載のジグザグスキャンアドレス発
    生回路。
  9. 【請求項9】 前記次列状態発生回路は、 前記第5論理積手段、前記第4インバータの出力信号と
    前記第1デコーダの第8出力信号を論理積するための第
    15論理積手段と、 前記第5論理積手段と前記第4インバータの出力信号を
    論理積するための第16論理積手段と、 前記第1デコーダの第1出力信号と第4論理積手段の出
    力信号を論理積するための第17論理積手段と、 前記第15,16論理積手段の出力信号を論理和するた
    めの第2論理和手段と、 前記第6論理積手段の出力信号と前記第1デコーダの第
    7出力信号を論理積するための第18論理積手段と、 前記第4論理積手段の出力信号と前記第2デコーダの第
    2出力信号を論理積するための第19論理積手段と、 前記第5論理積手段の出力信号と前記第1デコーダの第
    1出力信号を論理積するための第20論理積手段と、 前記第6論理積手段、前記第2インバータ、前記第7イ
    ンバータの出力信号を論理積するための第21論理積手
    段と、 前記第17,18論理積手段の出力信号と前記第2論理
    和手段の出力信号を論理積するための第22論理積手段
    と、 前記第19,20,21論理積手段の出力信号を論理積
    するための第23論理積手段を具備することを特徴とす
    る請求項4又は6記載のジグザグスキャンアドレス発生
    回路。
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