JP3432655B2 - 画像符号化装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像符号化装置に
おけるジグザグスキャン回路及び量子化回路に関するも
のである。

【０００２】

【従来の技術】画像符号化は、伝送あるいは蓄積のため
に効率的に情報量を圧縮することであり、その１つに離
散コサイン変換（以下、ＤＣＴ(Discrete Cosine Trans
form)と呼ぶ）がある。従来、このような分野の技術と
しては、例えば、次のような文献に記載されるものがあ
った。 文献１；安田浩著、「マルチメディア符号化の国際標
準」 文献２；INTERNATIONAL STANDARD DIS 10918-1 CCITT R
ECOMMENDATION T.81、「DIGITAL COMPRESSESSION AND C
ODING OF CONTINUOUS-TONE STILL IMAGES」 図２は、従来の画像符号化装置におけるジグサグスキャ
ン回路及び量子化回路を示す回路図である。図２に示す
ジグザグスキャン回路１と量子化回路２は、画像符号化
装置における前記文献１、２に示すようなジグザグスキ
ャン及び量子化を一連に行うハードウェアである。図３
（ａ）、（ｂ）は、ジグザグスキャンを示す図であり、
特に同図（ａ）はジグザグスキャン前データ順序を示す
図であり、同図（ｂ）はジグザグスキャン後データ順序
を示す図である。入力データｓ２は、前記文献１、２に
記載されている２次元ＤＣＴ演算の出力であるＤＣＴ係
数と呼ばれるものであり、ジグザグＲＡＭ４のＷＤ端子
に入力され、ライトアドレスカウンタ３の出力ｓ３が、
ＷＡ端子に入力されることにより、ジグザグＲＡＭ４に
順次記憶される。

【０００３】ライトアドレスカウンタ３の出力ｓ３がＷ
Ａ端子に入力されることによって、ジグザグＲＡＭ４の
ワード数（例えば、６４）だけカウントアップを行って
いく。ジグザグＲＡＭ４は、図３に示すようなジグザグ
スキャン変換を実行するためのものである。例えば、図
３（ａ）に示すようにジグザグＲＡＭ４のアドレス１０
（１０番目の書き込まれたＤＣＴ係数）が、同図（ｂ）
に示すように７番目に読み出されることになる。リード
アドレスカウンタ５の出力ｓ５がＲＡ端子より入力され
たアドレスに従って、ジグザグＲＡＭ４のＲＤ端子より
読み出されたデータｓ４は除算器６に入力される。一
方、リードアドレスカンンタ５の出力ｓ５がテーブルＲ
ＡＭ７のＲＡ端子より読み出しアドレスとして入力され
ることによって、ＲＤ端子より読み出されたデータｓ７
が除算器６に入力される。除算器６により、ジグザグＲ
ＡＭ４のＲＤ端子よりの出力ｓ４を、量子化ステップで
あるテーブルＲＡＭ７のＲＤ端子よりの出力ｓ７で除算
する。ここで、ジグザグＲＡＭ４の出力ｓ４であるＤＣ
Ｔ係数のテーブルＲＡＭ７の量子化ステップでの除算
は、いわゆる量子化を実行していることに等しい。除算
結果ｓ６を外部に出力することによって、ジグザグスキ
ャンと量子化の一連の演算が終了する。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
画像符号化装置におけるジグザグスキャン回路及び量子
化回路では、ジグザグＲＡＭ４は、１ブロックの入力デ
ータｓ２について、書き込みと読み出しで、都合、入力
データｓ２の数の２倍、例えば、１ブロックの入力デー
タｓ２の数を６４とすると、６４×２回、アクセスされ
る。又、テーブルＲＡＭ７については、１ブロックの入
力データｓ２について、読み出しで入力データｓ２の
数、例えば、６４回、アクセスされる。つまり、２つの
ＲＡＭ４，７のアクセス回数が多く、消費電力が大きい
という問題点があった。

【０００５】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明では、画像符号化装置に
おいて、書き込みアドレスに従って入力データを書き込
み、読み出し用の制御信号が第１と第２の電位レベルの
内の第１の電位レベルを示す時に、読み出しアドレスに
従って前記入力データの入力順序とは異なるジグザグな
順序でデータを読み出し、前記読み出し用の制御信号が
前記第２の電位レベルを示す時にデータの読み出しが禁
止される第１の記憶回路と、量子化ステップ又は量子化
ステップの逆数を記憶し、読み出し用の制御信号が第１
と第２の電位レベルの内の第１の電位レベルを示す時
に、読み出しアドレスに従ってデータを読み出し、前記
読み出し用の制御信号が前記第２の電位レベルを示す時
にデータの読み出しが禁止される第２の記憶回路と、前
記第１の記憶回路の書き込みアドレスを生成するライト
アドレス生成回路と、前記第１と第２の記憶回路の読み
出しアドレスを生成するリードアドレス生成回路と、を
備えている。さらに、前記入力データの値が非零か否か
を検出する第１の検出回路と、前記第１の検出回路の出
力に従って、前記非零の入力データの数のカウントを実
行する第１のカウンタと、前記第１の記憶回路の出力が
非零か否かを検出する第２の検出回路と、前記第２の検
出回路による非零を検出した数が前記第１のカウンタに
て非零をカウントした数に至ったことを検出し、前記第
１と第２の記憶回路の読み出し用の制御信号を前記第２
の電位レベルにするよう制御するレベル制御回路と、前
記第１と第２の記憶回路からの読み出しデータの演算を
行う演算器と、を備えている。第２の発明では、画像符
号化装置において、第１の発明と同様の第１、第２の記
憶回路、ライトアドレス生成回路、リードアドレス生成
回路、第１、第２の検出回路、及び第１のカウンタと、
前記第２の検出回路による非零を検出した数が前記第１
のカウンタにて非零をカウントした数に至ったことを検
出し、前記第１の記憶回路の読み出し用の制御信号を前
記第２の電位レベルにするよう制御するレベル制御回路
と、前記第２の検出回路の出力と前記レベル制御回路の
出力を入力し、前記第１の記憶回路の出力が零であるこ
とを前記第２の検出回路が検出した時に、又は前記レベ
ル制御回路により前記第１の記憶回路に対する読み出し
用 の制御信号が第２の電位レベルとされた時に、前記第
２の記憶回路の読み出し用の制御信号を前記第２の電位
レベルにするよう制御する論理ゲートと、第１の発明と
同様の演算器と、を備えている。このように第１及び第
２の発明を構成したことにより、第１の検出回路にて、
第１の記憶回路に書き込まれる入力データが零値のデー
タか否かが検出され、この検出結果により、非零の数が
第１のカウンタにてカウントされる。又、第２の検出回
路において、演算器にて演算を施すための、第１の記憶
回路から読み出されたデータが零値のデータか否かが検
出される。これにより、レベル制御回路にて、第２の検
出回路による非零を検出した数が第１のカウンタにて非
零をカウントした数に至ったことが検出され、第１と第
２の記憶回路の読み出し用の制御信号が第２の電位レベ
ルに制御され、第１や第２の記憶回路の読み出しが禁止
される。第３の発明では、画像符号化装置において、量
子化ステップ又は量子化ステップの逆数を記憶し、読み
出しアドレスに従ってデータを読み出す第１の記憶回路
と、書き込みアドレスに従って入力データの演算結果を
書き込み、読み出し用の制御信号が第１と第２の電位レ
ベルの内の第１の電位レベルを示す時に、読み出しアド
レスに従って前記入力データの入力順序とは異なるジグ
ザグな順序でデータを読み出し、前記読み出し用の制御
信号が前記第２の電位レベルを示す時にデータの読み出
しが禁止される第２の記憶回路と、前記第１の記憶回路
の読み出しアドレスと前記第２の記憶回路の書き込みア
ドレスを生成するアドレス生成回路と、前記第２の記憶
回路の読み出しアドレスを生成するリードアドレス生成
回路と、を備えている、さらに、前記入力データと前記
第１の記憶回路からの読み出しデータの演算を行い、前
記入力データの演算結果を出力する演算器と、前記演算
器による演算結果が非零か否かを検出する第１の検出回
路と、前記第１の検出回路の出力に従って、前記非零の
入力データの数のカウントを実行する第１のカウンタ
と、前記第２の記憶回路の出力が非零か否かを検出する
第２の検出回路と、前記第２の検出回路による非零を検
出した数が前記第１のカウンタにて非零をカウントした
数に至ったことを検出し、前記第２の記憶回路の読み出
し用の制御信号を前記第２の電位レベルにするよう制御
するレベル制御回路と、を備えている。第４の発明で
は、画像符号化装置において、第３の発明と同様の第
１、第２の記憶回路、アドレス生成回路、リードアドレ
ス生成回路、及び演算器を備えている。又、前記演算器
による演算結果が非零のデータか否かを検出する検出回
路と、前記検出回路により非零のデータが検出される毎
に、該非零のデータのアドレス値を更新して保持する第
１のレジスタと、前記第１のレジスタの値を入力する第
２のレジスタと、前記リードアドレス生成回路からの読
み出しアドレスに従って、前記第２の記憶回路から所望
のデータを読み出し、該リードアドレス生成回路からの
読み出しアドレスと前記第２のレジスタの値とを比較し
て、前記第２の記憶回路の読み出し用の制御信号を前記
第２の電位レベルにするよう制御する比較器と、を備え
ている。このように、第３及び第４の発明を構成したの
で、アドレス生成回路にて、第１の記憶回路に対する読
み出しアドレスと第２の記憶回路に対する書き込みアド
レスとを同時に生成している。これにより、第１の記憶
回路からの読み出し処理と、演算器を介した第２の記憶
回路への書き込み処理とが、同時に実行される。第５の
発明では、画像符号化装置において、第１の発明と同様
の第１、第２の記憶回路、ライトアドレス生成回路、リ
ードアドレス生成回路、第１、第２の検出回路、及び第
１のカウンタを備えている。さらに、前記第２の検出回
路による非零を検出した数が前記第１のカウンタにて非
零をカウントした数に至ったことを検出し、前記第１の
記憶回路の読み出し用の制御信号を前記第２の電位レベ
ルにするよう制御するレベル制御回路と、前記第２の記
憶回路に記憶されたデータが示す量子化ステップの最小
値を保持するリミットレジスタと、前記第１の記憶回路
からの読み出しデータと前記リミットレジスタの値とを
比較して、前記第２の記憶回路の読み出し用の制御信号
を前記第２の電位レベルにするよう制御する比較器と、
前記第１の記憶回路からの読み出しデータと前記第２の
記憶回路からの読み出しデータとの間で除算を行う演算
器と、を備えている。第６の発明では、画像符号化装置
において、第５の発明と同様の第１、第２の記憶回路、
ライトアドレス生成回路、リードアドレス生成回路、第
１、第２の検出回路、第１のカウンタ、及びレベル制御
回路を備えている。さらに、前記第２の記憶回路の領域
を複数のパートに分けた時の各パート内のデータが示す
量子化ステップの最小値を保持するリミットレジスタ
と、前記読み出しアドレスに従って、前記第２の記憶回
路から読み出されるデータが含まれる前記パートの最小
値を保持する前記リミットレジスタの出力を選択する選
択器と、前記第１の記憶回路からの読み出しデータと前
記選択器の出力とを比較して、前記第２の記憶回路の読
み出し用の制御信号を前記第２の電位レベルにするよう
制御する比較器と、第５の発明と同様の演算器と、を備
えている。第７の発明では、画像符号化装置において、
第５の発明と同様の第１、第２の記憶回路、ライトアド
レス生成回路、及びリードアドレス生成回路と、第６の
発明と同様のリミットレジスタとを備えている、さら
に、前記第１の記憶回路の書き込みアドレスに従って、
前記第１の記憶回路に書き込まれるデータに対応する前
記第２の記憶回路のデータが含まれる前記パートの最小
値を保持する前記リミットレジスタの出力を選択する選
択器と、入力データと前記選択器の出力とを比較する比
較記と、前記比較器の出力と前記入力データに対して、
前記比較器の出力が、前記入力データの方が小さいこと
を示す場合に、零値のデータを出力し、それ以外は前記
入力データを前記第１の記憶回路に出力する第１の論理
ゲートと、前記第１の論理ゲートの出力が非零か否かを
検出する第１の検出回路と、第５の発明と同様の第１の
カウンタ、第２の検出回路、及びレベル制御回路と、前
記第２の検出回路の出力と前記レベル制御回路の出力を
入力し、前記第１の記憶回路の出力が零であることを前
記第２の検出回路が検出した時に、又は前記レベル制御
回路により前記第１の記憶回路に対する読み出し用の制
御信号が第２の電位レベルとされた時に、前記第２の記
憶回路の読み出し用の制御信号を前記第２の電位レベル
にするよう制御する第２の論理ゲートと、第１の発明と
同様の演算器と、を備えている。このように第５、第６
及び第７の発明を構成したので、第１の検出回路にて、
第１の記憶回路に書き込まれるデータが零値のデータか
否かが検出され、この検出結果により、非零の数が第１
のカウンタにてカウントされる。又、第２の検出回路に
おいて、演算器にて演算を施すための、第１の記憶回路
から読み出されたデータが零値のデータか否かが検出さ
れる。これにより、レベル制御回路にて、第２の検出回
路による非零を検出した数が第１のカウンタにて非零を
カウントした数に至ったことが検出され、第１の記憶回
路の読み出し用の制御信号が第２の電位レベルに制御さ
れ、第１の記憶回路の読み出しが禁止される。さらに、
第５及び第６の発明では、比較器の制御により、第７の
発明では第２の論理ゲートの制御により、それぞれ第２
の記憶回路の読み出し用の制御信号が第２の電位レベル
になって該第２の記憶回路の読み出しが禁止される。第
８の発明は、第１、第２、第５、第６又は第７の発明の
画像符号化装置において、前記第１の記憶回路の読み出
し用の制御信号が第２の電位レベルを示す時に、零値の
データを出力し、第１の電位レベルを示す時は、前記第
１の記憶回路からの読み出しデータを前記演算器に出力
する論理ゲートを設けている。第９の発明は、第３又は
第４の発明の画像符号化装置において、前記第２の記憶
回路の読み出し用の制御信号が第２の電位レベルを示す
時に、零値のデータを出力し、第１の電位レベルを示す
時は、前記第２の記憶回路からの読み出しデータを出力
する論理ゲートを設けている。第１０の発明は、第５又
は第６の発明の画像符号化装置において、前記第２の記
憶回路の読み出し用の制御信号が第２の電位レベルを示
す時に、零値のデータを出力し、第１の電位レベルを示
す時は、前記演算器からの出力を出力する論理ゲートを
設けている。第１１の発明は、第１、第２、第３、第
５、第６、第７、第８又は第１０の発明の画像符号化装
置において、前記レベル制御回路は、前記第２の検出回
路の出力に従ってカウントを実行する第２のカウンタ
と、前記第１のカウンタから出力されるカウント数と前
記第２のカウンタのカウント結果とを比較して、該第２
のカウンタのカウント結果が非零か否かを検出し、前記
制御信号を前記第２の電位レベルにするよう制御する第
３の検出回路と、で構成している。

【０００６】

【発明の実施の形態】（第１の実施形態） 図１は、本発明の第１の実施形態を示す画像符号化装置
におけるジグザグスキャン回路及び量子化回路の回路図
であり、図２中の要素に共通する要素には共通の符号を
付してある。本第１の実施形態のジグザグスキャン回路
及び量子化回路が従来の回路と異なる点は、入力データ
ｓ２の無効データ“０”でないもの（即ち、非零の有効
データ“１”）の数をカウントして、“０”でないもの
の全てをジグザグＲＡＭ４から読み出し終わると、ジサ
グザグＲＡＭ４とテーブルＲＡＭ７からの読み出しを停
止して、それ以降は、０を生成して、除算器６に出力す
るようにしたことである。即ち、図１のジグザグスキャ
ン回路及び量子化回路は、ジグザグスキャン回路１０と
量子化回路１１と読み出し制御回路１２とを備えてい
る。ジグザグスキャン回路１０は、ライトアドレスカウ
ンタ（ライトアドレス生成回路）３、ジグザグＲＡＭ
（第１の記憶回路）４、リードアドレスカウンタ（リー
ドアドレス生成回路）５、及びＡＮＤゲート（論理ゲー
ト）１８を有している。量子化回路１１は、リードアド
レスカウンタ５、除算器（演算器）６、及びテーブルＲ
ＡＭ（第２の記憶回路）７を有している。読み出し制御
回路１２は、オール“０”検出回路（第１の検出回路）
１３、Ａカウンタ（第１のカウンタ）１４、Ｂカウンタ
（第２のカウンタ）１５、オール“０”検出回路（第３
の検出回路）１６、及びオール“０”検出回路（第２の
検出回路）１７を有している。Ｂカウンタ１５及びオー
ル“０”検出回路１６により、レベル制御回路が構成さ
れている。

【０００７】ライトアドレスカウンタ３の出力ｓ３は、
ジグザグＲＡＭ４のＷＡ端子に接続され、入力データｓ
２は、ジグザグＲＡＭ４のＷＤ端子とオール“０”検出
回路１３の入力に外部より接続されている。オール
“０”検出回路１３の出力ｓ１３は、Ａカウンタ１４の
ＣＵ端子に接続されている。Ａカウンタ１４の出力ｓ１
４は、Ｂカウンタ１５の入力に接続されている。ジグザ
グＲＡＭ４のＲＤ端子より出力される読み出しデータｓ
４は、ＡＮＤゲート１８の一方の入力、及びオール
“０”検出回路１７の入力に接続されている。オール
“０”検出回路１７の出力ｓ１７は、Ｂカウンタ１５の
ＣＤ端子に接続されている。Ｂカウンタ１５の出力ｓ１
５は、オール“０”検出回路１６の入力に接続されてい
る。オール“０”検出回路１６の出力ｓ１６は、ＡＮＤ
ゲート１８の他方の入力とジグザグＲＡＭ４のＲＥ端子
とテーブルＲＡＭ７のＲＥ端子に接続されている。リー
ドアドレスカウンタ５の出力ｓ５は、ジグザグＲＡＭ４
のＲＡ端子とテーブルＲＡＭ７のＲＡ端子に読み出しア
ドレスとして接続されている。ＡＮＤゲート１８の出力
ｓ１８は、除算器６の一方の入力に接続されている。テ
ーブルＲＡＭ７のＲＤ端子より出力された読み出しデー
タｓ７は除算器６のもう一方の入力に接続され、除算結
果である除算器６の出力ｓ６は出力データとして外部へ
出力されている。ライトアドレスカウンタ３及びリード
アドレスカウンタ５は、１ブロックの入力データｓ２の
個数、例えば、１ブロックが６４個の入力データｓ２と
すると０〜６３までカウントするカウンタである。

【０００８】ジグザグＲＡＭ４は、例えば、入力データ
ｓ２として順次入力される１ブロック（例えば、６４個
（８×８））の２次元ＤＣＴ演算の出力であるＤＣＴ係
数をＷＡ端子に入力されるライトアドレスカウンタ３の
出力ｓ３に従って、シーケンシャルに書き込み、ＲＡ端
子に入力されるリードアドレスカウンタ５の出力ｓ５
を、例えば、図示しないジグザグスキャン用のデコーダ
によって、デコードして、ジグザグスキャンをしながら
読み出す２ポートメモリである。テーブルＲＡＭ７は、
各ＤＣＴ係数の書き込み領域に対応して設けられた１ブ
ロック（例えば、６４個）の量子化ステップを記録し、
ＲＡ端子に入力されるリードアドレスカウンタ５の出力
ｓ５に従って、ＤＣＴ係数に対応する量子化ステップを
読み出すメモリである。例えば、テーブルＲＡＭ７に
は、読み出しの順番のアドレスに量子化ステップが予め
記憶されている。例えば、図３（ｂ）に示す４番目にジ
グザグスキャンされる９番目に入力されたＤＣＴ係数に
対応する量子化ステップは、アドレスが４の領域に記録
されている。オール“０”検出回路１３は、例えば、入
力データｓ２のビット数分の入力端子を有するＯＲゲー
トで構成されており、入力データｓ２の全ビットが
“０”の時に、０を出力し、入力データｓ２のいずれか
のビットが有効データ“１”の時に１を出力するもので
ある。Ａカウンタ１４は、ＣＵ端子に入力されるオール
“０”検出回路１３の出力ｓ１３が“１”を示した時
に、１カウントアップするカウンタである。

【０００９】Ｂカウンタ１５は、ＣＤ端子に入力される
オール“０”検出回路１７の出力ｓ１７が“１”を出力
した時に、１ダウンカウントするダウンカウンタであ
る。オール“０”検出回路１６は、例えば、Ｂカウンタ
１５のビット数の入力端子を有するＯＲゲートで構成さ
れており、Ｂカウンタ１５の全ビットが“０”の時に、
０を出力し、Ｂカウンタ１５のいずれかのビットが
“１”の時に１を出力するものである。ＡＮＤゲート１
８は、ジグザグスキャンＲＡＭ４のＲＤ端子より出力さ
れる読み出しデータｓ４のビット毎に２入力ＡＮＤゲー
トを有し、各ＡＮＤゲートの一方の入力には、読み出し
データｓ４の各ビットが接続され、他方の入力には、オ
ール“０”検出回路１６の出力ｓ１６が接続されてい
る。オール“０”検出回路１７は、例えば、ＲＤ端子よ
り出力される読み出しデータｓ４のデータビットの個数
の入力端子を有するＯＲゲートで構成され、読み出しデ
ータｓ４の全ビットが０の時に、０を出力し、読み出し
データｓ４のいずれかのビットが“１”の時に１を出力
するものである。

【００１０】入力データｓ２は、例えば、１ブロック内
の８×８の画素の２次元ＤＣＴ演算の出力のＤＣＴ係数
と呼ばれるものであり、例えば、６４個のＤＣＴ係数が
その演算の順に入力される。２次元ＤＣＴ演算は、１ブ
ロックに対して、横と縦方向の方向別に１次ＤＣＴ演算
を２回行うことにより得られるものであり、ブロックの
左上隅から右上隅、左下隅、右下隅にかけて周波数が高
くなるフィルタ特性を有する。従って、ブロックの左上
隅の領域で低周波数成分、ブロックの右下隅の領域など
で高周波数成分が得られる。通常、８×８の小さなブロ
ックでは、画素が急崚に変化することがないので、ＤＣ
Ｔ係数は、低周波数成分のみとなり、高周波数成分は殆
ど０となり、ジグザグスキャンして量子化することによ
り、高能率な符号化が行われる。以下、図１の動作の説
明をする。２次元ＤＣＴ演算された入力データｓ２は、
ライトアドレスカウンタ３が示す書き込みアドレス（ｓ
３）に従って、順次、ジグザグＲＡＭ４にデータ線から
ＷＤ端子を介して、書き込んで行く。その際、入力デー
タｓ２は、オール“０”検出回路（例えば、ＯＲゲー
ト）１３によって、その値が０であるか否かを検出し、
入力データｓ２が０でなければ、Ａカウンタ１４をカウ
ントアップする。ジグザグスキャン回路１０に対して、
ひとまとまりのデータ個数（例えば、６４個）を書き込
み終了後、Ａカウンタ１４には、“０”でない入力デー
タｓ２の数が最終的にカウントされている。

【００１１】上述したように、入力データｓ２は、例え
ば、６４個を１ブロックとした時に、１ブロック内でジ
グザグスキャンにおいて終りのデータになるにつれて、
その値が０になる可能性が高くなるという特性を持って
いる。ジグザグＲＡＭ４からデータを読み出していく際
（例えば、ライトアドレスカウンタ３のキャリをそのタ
イミングとする）には、Ａカウンタ１４からＢカウンタ
１５にその値を転送する。リードアドレスカウンタ５
は、例えば、０〜６３までの値を順次カウントアップし
てゆく。ジグザグＲＡＭ４は、ＲＡ端子に入力されたリ
ードアドレスカウンタ５の出力ｓ５を、例えば、図示し
ないジグザグスキャン用のデコーダ（例えば、リードア
ドレスカウンタ５の出力ｓ５の値が６だとすると、アド
レス３にデコードする）により、デコードして、ＲＤ端
子より、読み出しデータｓ４を出力する。これにより、
図３（ｂ）に示すように入力データｓ２の入力順とは異
なるジグザグにスキャンされてデータｓ４が読み出され
ることになる。ジグザグＲＡＭ４のＲＤ端子から読み出
されたデータｓ４は、オール“０”検出回路（例えば、
ＯＲゲート）１７によって、その値が０であるか否かが
検出され、０でなければ、Ｂカウンタ１５は、カウント
ダウンする。

【００１２】Ｂカウンタ１５には、現在、ジグザグＲＡ
Ｍ４のデータ群の中に０でない値がいくつあるかを示し
ている。従って、Ｂカウンタ１５の出力ｓ１５の値がオ
ール“０”検出回路（例えば、ＯＲゲート）１６によっ
て、０になっていることが検出されたとき、ジグザグＲ
ＡＭ４の中には０でないデータが１つもない（０のデー
タしかない）ことを示している。そうなれば、オール
“０”検出回路１６の出力ｓ１６は、第２の電位レベル
であるインアクティブ（例えば、０）となり、ジグザグ
ＲＡＭ４のＲＥ端子から、ジグザグＲＡＭ４の読み出し
が行われないように制御する。また、その際、ジグザグ
ＲＡＭ４のＲＤ端子より出力されるデータｓ４は、不定
値となり得るので、データｓ４の各ビットについて、Ａ
ＮＤゲート１８によって、オール“０”検出回路１６の
出力ｓ１６と論理積を取り、量子化回路１１に転送する
出力ｓ１８を０にする。一方、テーブルＲＡＭ７は、Ｒ
Ａ端子に入力されたリードアドレスカウンタ５の出力ｓ
５に従って、ＲＡ端子に入力されたアドレスが示す領域
の量子化ステップを読み出して、ＲＤ端子よりデータｓ
７を出力する。除算器６は、ジグザグＲＡＭ４から転送
されてきた出力ｓ１８を、テーブルＲＡＭ７のＲＤ端子
から出力された読み出しデータｓ７で除算して、その結
果、除算器６の出力ｓ６を量子化後の最終出力データと
して、出力データ線を介して、外部に出力する。

【００１３】テーブルＲＡＭ７の読み出しアドレスＲＡ
端子に入力される値は、リードアドレスカウンタ５の出
力ｓ５であり、ジグザグＲＡＭ４のＲＡ端子に入力され
る読み出しアドレスと同じものである。上述したよう
に、Ｂカウンタ１５の出力ｓ１５の値がオール“０”検
出回路１６によって、０になったことを検出し、その出
力ｓ１６がインアクティブになったとき、ジグザグＲＡ
Ｍ４は、読み出しが行われず、量子化回路１１に転送さ
れる出力ｓ１８が０となる。この時には、テーブルＲＡ
Ｍ７のデータｓ７によらず、除算結果は０になるので、
量子化ステップを読み出す必要がないことを示す読み出
し用の制御信号（ｓ１６）を、テーブルＲＡＭ７のＲＥ
端子に入力し、読み出しを実行しないことを制御して、
テーブルＲＡＭ７では読み出しが行われなくなる。従っ
て、ジグザグスキャンにおける、最後のＤＣＴ演算デー
タからｎ個の０のデータが続くとすると、ジグザグＲＡ
Ｍ４の読み出し回数がｎ回、テーブルＲＡＭ７の読み出
し回数がｎ回、それぞれ減り、都合、２ｎ回の読み出し
回数が減ることになる。以上説明したように、第１の実
施形態によれば、図２の従来例の回路に対して、読み出
し制御回路１２のハードウェアを付加することで、２つ
のＲＡＭ４，７の読み出し回数を減らしたので、消費電
力が小さくなる。

【００１４】（第２の実施形態） 図４は、本発明の第２の実施形態のジグザグスキャン回
路及び量子化回路の回路図であり、図１中の要素に共通
する要素には共通の符号を付してある。本第２の実施形
態のジグザグスキャン回路及び量子化回路が第１の実施
形態の回路と異なる点は、ジグザグＲＡＭ４のＲＤ端子
よりの読み出しデータｓ４が０の時には、テーブルＲＡ
Ｍ７の読み出しを行わないようにしたことである。即
ち、図４のジグザグスキャン回路及び量子化回路は、ジ
グザグスキャン回路１０と量子化回路１１と読み出し制
御回路２０とを備えている。ジグザグスキャン回路１０
は、ライトアドレスカウンタ（ライトアドレス生成回
路）３、ジグザグＲＡＭ（第１の記憶回路）４、リード
アドレスカウンタ（リードアドレス生成回路）５、及び
ＡＮＤゲート１８を有している。量子化回路１１は、リ
ードアドレスカウンタ５、除算器（演算器）６、及びテ
ーブルＲＡＭ（第２の記憶回路）７を有している。読み
出し制御回路２０は、オール“０”検出回路（第１の検
出回路）１３、Ａカウンタ（第１のカウンタ）１４、Ｂ
カウンタ（第２のカウンタ）１５、オール“０”検出回
路（第３の検出回路）１６、オール“０”検出回路（第
２の検出回路）１７、及びＡＮＤゲート（論理ゲート）
２１を有している。入力データｓ２は、ジグザグＲＡＭ
４のＷＤ端子とオール“０”検出回路１３の入力に外部
より接続されている。オール“０”検出回路１３の出力
ｓ１３は、Ａカウンタ１４のＣＵ端子に接続されてい
る。Ａカウンタ１４の出力ｓ１４は、Ｂカウンタ１５の
入力に接続されている。

【００１５】ジグザグＲＡＭ４のＲＤ端子より出力され
る読み出しデータｓ４は、ＡＮＤゲート１８の一方の入
力、及びオール“０”検出回路１７の入力に接続されて
いる。オール“０”検出回路１７の出力ｓ１７は、Ｂカ
ウンタ１５のＣＤ端子、及びＡＮＤゲート２１の一方の
入力に接続されている。Ｂカウンタ１５の出力ｓ１５
は、オール“０”検出回路１６の入力に接続されてい
る。オール“０”検出回路１６の出力ｓ１６は、ＡＮＤ
ゲート１８の他方の入力とジグザグＲＡＭ４のＲＥ端子
とＡＮＤゲート２１の他方の入力に接続されている。Ａ
ＮＤゲート２１の出力ｓ２１は、テーブルＲＡＭ７のＲ
Ｅ端子に接続されている。以下、図４の動作の説明をす
る。２次元ＤＣＴ演算された入力データｓ２は、ライト
アドレスカウンタ３が示す書き込みアドレス（ｓ３）に
従って、順次、ジグザグＲＡＭ４にデータ線からＷＤ端
子を介して、書き込まれて行く。それと同時に、入力デ
ータｓ２は、オール“０”検出回路１３によって、その
値が０であるか否かが検出され、０でなければ、その出
力ｓ１３よりＡカウンタ１４のＣＵ端子を介して、カウ
ントアップを制御して、Ａカウンタ１４は、０でなけれ
ばカウントアップされる。１ブロック分（ブロック＝６
４個のデータ）分の入力データｓ２がすべて、ジグザグ
ＲＡＭ４に書き込まれると、Ａカウンタ１４には０でな
いデータがどれだけあったかを示す値が記憶されてい
る。

【００１６】その値を、Ｂカウンタ１５に転送する。ジ
グザグＲＡＭ４からリードアドレスカウンタ５の示す読
み出しアドレス（ｓ５）に従って、ＲＤ端子より出力さ
れた読み出しデータｓ４が、オール“０”検出回路１７
によって、０でないことを検出すると、Ｂカウンタ１５
のＣＤ端子よりカウントダウンが指示され、Ｂカウンタ
１５は、カウントダウンされる。ジグザグＲＡＭ４より
読み出されたデータｓ４からＡＮＤゲート１８を介し
て、ジグザグスキャン回路１０から量子化回路１１への
転送データとして出力されるデータ（ｓ１８）は、除算
器６によって除算が行われ、その結果（ｓ６）を外部へ
出力する。これで一連のジグザグスキャンと量子化演算
が完了する。ここで、Ｂカウンタ１５は、現在、ジグザ
グＲＡＭ４に０でないデータがどれだけ残って記憶され
ているかを示しているわけであり、Ｂカウンタ１５の値
が０になると、ジグザグＲＡＭ４には０でない有効デー
タが１つも残っていないことになる。これをオール
“０”検出回路１６によって検出する。

【００１７】Ｂカウンタ１５の出力ｓ１５の値が０にな
ると、オール“０”検出回路１６は、それを検出し、ジ
グザグＲＡＭ４のＲＥ端子から読み出しが行われないよ
うに制御する。この時、ジグザグＲＡＭ４のデータｓ４
は、不定となり得るので、ＡＮＤゲート１８によって量
子化回路１１に転送する出力ｓ１８を０にする。また、
上記転送出力ｓ１８は、Ｂカウンタ１５の値が０でない
とき（ジグザグＲＡＭ４に０でない有効データが残って
いる時）であっても、０になり得る。それは、ジグザグ
ＲＡＭ４からの読み出しデータｓ４が０であるときであ
る。転送出力ｓ１８が上記２つの理由から、その値が０
であるとき、量子化回路１１では、除算器６の入力が０
になるため、テーブルＲＡＭ７からＲＤ端子を介して、
読み出されるデータｓ７の値によらず、除算器６の除算
結果である出力ｓ６は常に０になる。従って、このよう
な場合には、テーブルＲＡＭ７は、読み出しを行う必要
はない。そこで、転送出力ｓ１８が０になる２つの事象
をＡＮＤゲート２１で検出する。つまり、ジグザグＲＡ
Ｍ４のＲＤ端子の読み出しデータｓ４が０であれば、オ
ール“０”検出回路１７の出力ｓ１７は、インアクティ
ブの０になり、また、ジグザグＲＡＭ４に記憶されてい
るデータの中に０で値が１つも残っていない場合は、オ
ール“０”検出回路１６の出力ｓ１６は、インアクティ
ブの０となり、ジグザグＲＡＭ４及びテーブルＲＡＭ７
へは読み出しを行わない。

【００１８】従って、ジグザグＲＡＭ４に関しては、記
憶されているデータの中に０でない値が１つも含まれて
いないとき、読み出しを行わない。また、テーブルＲＡ
Ｍ７に関しては、記憶されているデータの中に０でない
値が１つも含まれていないときに加えて、読み出しデー
タｓ４の値が０である時にも、読み出しを行わない。以
上説明したように、第２の実施形態によれば、第１の実
施形態と同様の利点がある上に、第１の実施形態に比べ
てハードウェウ量が多く、処理性能が劣る（テーブルＲ
ＡＭ７への読み出しは、シグザグＲＡＭ４のＲＤ端子か
ら読み出しデータｓ４が０であるか否かをチェックして
から、テーブルＲＡＭ７のＲＥ端子の読み出し用の制御
信号（ｓ２１）が第１の電位レベルであるアクティブに
なる）が、量子化回路１１への入力が０の時は、常にテ
ーブルＲＡＭ７を読み出さないので、さらに最適に消費
電力を抑制することができる。

【００１９】（第３の実施形態） 図５は、本発明の第３の実施形態のジグザグスキャン回
路及び量子化回路の回路図であり、図２中の要素に共通
する要素には共通の符号を付してある。本第３の実施形
態のジグザグスキャン回路及び量子化回路が従来の回路
と異なる点は、入力データｓ２を量子化ステップで除算
して、量子化後のデータをジグザグＲＡＭ４に書き込ん
でおき、ジグザグＲＡＭ４に０でないデータが１つも無
くなった時、ジグザグＲＡＭ４の読み出しを止めて、強
制的に０を外部に出力するようにしたことである。即
ち、図５のジグザグスキャン回路及び量子化回路は、量
子化回路３０とジグザグスキャン回路３１と読み出し制
御回路３２とを備えている。量子化回路３０は、ライト
アドレスカウンタ（アドレス生成回路）３、テーブルＲ
ＡＭ（第１の記憶回路）３７、及び除算器（演算器）６
を有している。ジグザグスキャン回路３１は、ライトア
ドレスカウンタ３、ジグザグＲＡＭ（第２の記憶回路）
４、リードアドレスカウンタ（リードアドレス生成回
路）５、及びＡＮＤゲート（論理ゲート）４６を有して
いる。読み出し制御回路３２は、オール“０”検出回路
（第１の検出回路）４１、Ａカウンタ（第１のカウン
タ）４２、Ｂカウンタ（第２のカウンタ）４３、オール
“０”検出回路（第３の検出回路）４４、及びオール
“０”検出回路（第２の検出回路）４５を有している。
Ｂカウンタ４３及びオール“０”検出回路４４により、
レベル制御回路が構成されている。

【００２０】ライトアドレスカウンタ３の出力ｓ３は、
テーブルＲＡＭ３７のＲＡ端子、ジグザグＲＡＭ４のＷ
Ａ端子に接続されている。入力データｓ２は、除算器６
の入力に接続されている。テーブルＲＡＭ３７のＲＤ端
子の読み出しデータｓ３７は、除算器６の入力に接続さ
れている。除算器６の出力ｓ６は、ジグザグＲＡＭ４の
ＷＤ端子、及びオール“０”検出回路４１の入力に接続
されている。オール“０”検出回路４１の出力ｓ４１
は、Ａカウンタ４２のＣＵ端子に接続されている。Ａカ
ウンタ４２の出力ｓ４２は、Ｂカウンタ４３の入力に接
続されている。リードアドレスカウンタ５の出力ｓ５
は、ジグザグＲＡＭ４のＲＡ端子に接続されている。ジ
グザグＲＡＭ４のＲＤ端子からの読み出しデータｓ４は
ＡＮＤゲート４６の一方の入力、及びオール“０”検出
回路４５の入力に接続されている。オール“０”検出回
路４５の出力ｓ４５は、Ｂカウンタ４３のＣＤ端子に接
続されている。Ｂカウンタ４３の出力ｓ４３は、オール
“０”検出回路４４の入力に接続されている。オール
“０”検出回路４４の出力ｓ４４は、ジグザグＲＡＭ４
のＲＥ端子及びＡＮＤゲート４６の他方の入力に接続さ
れている。ＡＮＤゲート４６の出力ｓ４６は出力データ
として外部へ出力されている。

【００２１】テーブルＲＡＭ３７は、ＲＡ端子に入力さ
れるライトアドレスカウンタ３の出力ｓ３が示すアドレ
ス領域に入力データｓ２の入力順に対応して、量子化ス
テップが記憶されている。例えば、入力データｓ２が５
番目の入力とすると、アドレス５の領域に、その５番目
の入力データに対応する量子化ステップが記憶されてい
る。以下、図５の動作の説明をする。２次元ＤＣＴ演算
された入力データｓ２は、ライトアドレスカウンタ３の
出力ｓ３からテーブルＲＡＭ３７のＲＡ端子に入力され
た読み出しアドレスに従って、ＲＤ端子より出力された
読み出しデータｓ３７の値で除算器６によって除算され
て、ＤＣＴ係数が量子化される。除算結果の出力ｓ６
は、ジグザグＲＡＭ４のＷＤ端子に入力され、やはり、
ライトアドレスカウンタ３の出力ｓ３からジグザグＲＡ
Ｍ４のＷＡ端子に入力された書き込みアドレスに従っ
て、ジグザグＲＡＭ４に書き込まれ記憶される。この
時、除算結果（量子化後のデータ）の出力ｓ６は、オー
ル“０”検出回路４１によって０であるかどうか検出さ
れる。ここで、その値が０でなければ、Ａカウンタ４２
がカウントアップする。

【００２２】量子化後の出力ｓ６が１ブロック（例え
ば、６４個のデータ）すべて、ジグザグＲＡＭ４に書き
込まれた時、Ａカウンタ４２は、ジグザグＲＡＭ４中に
０でないデータがいくつあるかを示している。Ａカウン
タ４２の出力ｓ４２は、Ｂカウンタ４３に転送される。
ところで、除算結果の出力ｓ６については、１ブロック
分のデータのうち０になっているものが多い。即ち、第
１、第２の実施形態と比べて、ジグザグＲＡＭ４に書き
込まれる０でないデータの絶対数が少ない。これは、一
般に、ＤＣＴ演算結果は、上述したように、１ブロック
の左上の領域は、そのブロック内の画像の低周波数成分
であり、右下の領域は、そのブロックの高周波成分であ
るが、例えば、１ブロックが６４のように小さなブロッ
ク領域では、低周波数成分に対しては、量子化ステップ
を小さくして、正確に復元できるようにして、高周波数
成分に対しては、高符号化のために量子化ステップを大
きくして、量子化後のデータをなるべく０にしているた
めである。ジグザグＲＡＭ４がリードアドレスカウンタ
５の出力ｓ５からＲＡ端子に入力された読み出しアドレ
スを、例えば、図示しないジグザグスキャン用のデコー
ダによってデコードして、ＲＤ端子より読み出されたデ
ータｓ４は、ＡＮＤゲート４６を介して、外部に出力さ
れる。

【００２３】それと同時に、オール“０”検出回路４５
によって、そのデータｓ４が０であるかを検出し、０で
なければ、Ｂカウンタ４３は、カウントダウンする。Ｂ
カウンタ４３の出力ｓ４３がオール“０”検出回路４４
によって、０になったことを検出した時、ジグザグＲＡ
Ｍ４の中には０でないデータが全く残っていないことを
示すことになり、オール“０”検出回路４４の出力ｓ４
４は、ジグザグＲＡＭ７のＲＥ端子からジグザグＲＡＭ
７の読み出し動作を制御し、ジグザグＲＡＭ７から読み
出しを行わないようにする。その際、ジグザグＲＡＭ４
のＲＤ端子より出力される読み出しデータｓ４は、不定
となり得るので、オール“０”検出回路４４より出力し
た制御信号（ｓ４４）とＡＮＤゲート４６で論理積をと
り、出力データ（ｓ４６）を０にする。出力データ（ｓ
４６）は、ジグザグスキャン及び量子化の一連の演算結
果となる。以上説明したように、第３の実施形態によれ
ば、図２の従来例の回路に対して、読み出し制御回路３
２を追加して、ジグザグＲＡＭ４の読み出し回数を減ら
したので、消費電力が小さくなる。

【００２４】また、量子化演算をジグザグスキャンより
も先に行わせることにより、除算結果（ｓ６）をオール
“０”検出回路４１に入力することになり、クリティカ
ルパスとなるだけでなく、テーブルＲＡＭ３７のアクセ
スを削減することができなくなるが、その分１ブロック
中の殆どが０データとなるため、ジグザグＲＡＭ４の読
み出し回数を大幅に減らすことができるので、消費電力
を更に削減することができる。（第４の実施形態） 図６は、本発明の第４の実施形態のジグザグスキャン回
路及び量子化回路の回路図であり、図２及び図５中の要
素に共通する要素には共通の符号を付してある。本第４
の実施形態のジグザグスキャン回路及び量子化回路が従
来の回路と異なる点は、入力データｓ２を量子化ステッ
プで除算しておき、量子化後のデータ（ｓ６）をジグザ
グＲＡＭ４に書き込むようにし、量子化後のデータ（ｓ
６）の内で最後に０でないデータの書き込みアドレスを
Ａレジスタ６１に保持して、比較器６３で量子化後のデ
ータを読み出すそのアドレスと比較して、ジグザグＲＡ
Ｍ４の読み出しを制御するようにしたことである。即
ち、図６のジグザグスキャン回路及び量子化回路は、量
子化回路３０とジグザグスキャン回路５１と読み出し制
御回路５２とを備えている。

【００２５】量子化回路３０は、ライトアドレスカウン
タ（アドレス生成回路）３、テーブルＲＡＭ（第１の記
憶回路）３７、及び除算器（演算器）６を有している。
ジグザグスキャン回路５１は、ライトアドレスカウンタ
３、ジグザグＲＡＭ（第２の記憶回路）４、リードアド
レスカウンタ（リードアドレス生成回路）５、及びＡＮ
Ｄゲート（論理ゲート）６４を有している。読み出し制
御回路５２は、オール“０”検出回路４１、Ａレジスタ
（第１のレジスタ）６１、Ｂレジスタ（第２のレジス
タ）６２、及び比較器６３を有している。ライトアドレ
スカウンタ３の出力ｓ３は、テーブルＲＡＭ３７のＲＡ
端子、ジグザグＲＡＭ４のＷＡ端子、Ａレジスタ６１の
入力に接続されている。入力データｓ２は、除算器６の
入力に接続されている。テーブルＲＡＭ３７のＲＤ端子
の読み出しデータｓ３７は、除算器６の入力に接続され
ている。除算器６の出力ｓ６は、ジグザグＲＡＭ４のＷ
Ｄ端子、及びオール“０”検出回路４１の入力に接続さ
れている。オール“０”検出回路４１の出力ｓ４１は、
Ａレジスタ６１のＷＥ端子に接続されている。Ａレジス
タ６１の出力ｓ６１は、Ｂレジスタ６２の入力に接続さ
れている。Ｂレジスタ６２の出力ｓ６２は、比較器６３
の一方の入力に接続されている。

【００２６】リードアドレスカウンタ５の出力ｓ５は、
比較器６３の他方の入力、及びジグザグＲＡＭ４のＲＡ
端子に接続されている。比較器６３の出力ｓ６３は、ジ
グザグＲＡＭ４のＲＥ端子、及びＡＮＤゲート６４の一
方の入力に接続されている。ジグザグＲＡＭ４のＲＤ端
子からの読み出しデータｓ４は、ＡＮＤゲート６４の他
方の入力に接続されている。ＡＮＤゲート６４の出力ｓ
６４は、出力データとして外部へ出力されている。Ａレ
ジスタ６１は、ＷＥ端子がアクティブの時に、ライトア
ドレスカウンタ３の出力ｓ３を保持するレジスタであ
る。比較器６３は、リードアドレスカウンタ５の出力ｓ
５によりジグザグＲＡＭ４のデータが読み出されるアド
レス（例えば、図３の場合には、リードアドレスカウン
タ５の出力ｓ５の値が２１の時には、値４８）に変換し
て、この変換したアドレスとＢレジスタ６２の出力ｓ６
２を比較して、ジグザグＲＡＭ４のＲＥ端子を制御する
回路である。以下、図６の動作の説明をする。２次元Ｄ
ＣＴ演算された入力データｓ２は、ライトアドレスカウ
ンタ３の出力ｓ３からテーブルＲＡＭ３７のＲＡ端子に
入力された読み出しアドレスに従って、ＲＤ端子より出
力された読み出しデータｓ３７の値で除算器６によって
除算される。除算結果である量子化されたデータの出力
ｓ６は、ジグザグＲＡＭ４のＷＤ端子に入力され、やは
り、ライトアドレスカウンタ３の出力ｓ３からジグザグ
ＲＡＭ４のＷＡ端子に入力された書き込みアドレスに従
って、ジグザグＲＡＭ４に書き込まれて記憶される。

【００２７】除算結果（量子化後のデータ）の出力ｓ６
は、同時にオール“０”検出回路４１によって０である
かどうか検出されて、書き込み（ラッチ）を制御するＡ
レジスタ６１のＷＥ端子に入力される。Ａレジスタ６１
は、ジグザグＲＡＭ４に除算結果の出力ｓ６が書き込ま
れる時、その値が０でない場合の度に、内容（アドレス
値）が更新される。最終的に１ブロック分（例えば、６
４個のデータ）すべてがジグザグＲＡＭ４に書き込まれ
た時には、Ａレジスタ６１には、最後に０でないデータ
が書き込まれた時のアドレス値が記憶されている。次
に、Ａレジスタ６１の出力ｓ６１をＢレジスタ６２に転
送する。リードアドレスカウンタ５がジグザグＲＡＭ４
のＲＡ端子にアドレス線を介して、読み出しアドレス
（ｓ５）を入力し、図示しないジグザグスキャン用のデ
コーダによりその読み出しアドレス（ｓ５）をデコード
して、ジグザグＲＡＭ４のＲＤ端子から読み出しデータ
ｓ４が出力されると、ＡＮＤゲート６４を介して、それ
が出力データ（ｓ６４）となって、外部へ出力され、量
子化・ジグザグスキャンの一連の処理が終了する。

【００２８】ここで、比較器６３は、リードアドレスカ
ウンタ５の出力ｓ５に従って、ジグザグＲＡＭ４から量
子化後のデータを読み出す時の、そのデータがライトア
ドレスカウンタ３の出力ｓ３に従って書き込まれた時の
アドレスに変換して（例えば、リードアドレスカウンタ
５の出力ｓ５の値が図３（ｂ）に示す２１の時には、変
換されたアドレスは４８となる）、その変換後のアドレ
ス値とＢレジスタ６２の出力ｓ６２を比較する。その結
果、変換後のアドレス値がＢレジスタ６２の出力ｓ６２
の値を越えたとき、比較器６３の出力ｓ６３は、ジグザ
グＲＡＭ４のＲＥ端子を通して、読み出しが行われない
ように制御すると共に、その際にジグザグＲＡＭ４のＲ
Ｄ端子より出力される読み出しデータｓ４は不定の値と
なり得るので、ＡＮＤゲート６４で読み出しデータｓ４
と出力ｓ６３の論理積をとることで、出力データ（ｓ６
４）を０にする。例えば、Ｂレジスタ６２の値が３５の
時には、リードアドレスカウンタ５の出力ｓ５の値が４
２の時は、変換後のアドレス値は１５（＜３５）とな
り、ジグザグＲＡＭ４から量子化後のデータｓ４が読み
出され、リードアドレスカウンタ５の出力ｓ５の値が２
０の時は、変換後のアドレス値は４０（＞３５）とな
り、ジグザグＲＡＭ４からは量子化後のデータｓ４が読
み出されない。

【００２９】変換後のアドレス値がＢレジスタ６２の値
よりも大きいことは、リードアドレスカウンタ５の出力
ｓ５に従って、ジグザグＲＡＭ４からデータｓ４を読み
出してもそのデータｓ４の値が０になるので、そのデー
タｓ４を読み出す必要がないからである。以上説明した
ように、第４の実施形態によれば、図２の従来例の回路
に対して、読み出し制御回路５２のハードウェアを付加
することで、ジグザグＲＡＭ４の読み出し回数を減らし
たので、消費電力が小さくなる。また、量子化演算をジ
グザグスキャンより先に行わせることにより、除算結果
の出力ｓ６をオール“０”検出回路４１に入力すること
になり、クリティカルパスとなるだけでなく、テーブル
ＲＡＭ３７のアクセスを削減することができなくなる
が、その分１ブロック中の殆どが０データとなるため、
ジグザグＲＡＭ４の読み出し回数を大幅に減らすことが
できるので、消費電力を更に削減することができる。さ
らに、第３の実施形態に比べて、オール“０”検出回路
４４，４５やＡカウンタ４２、Ｂカウンタ４３等のハー
ドウェア的に大きくなる要素を取り除いたので、スピー
ドが遅くなる反面（比較器６３により比較するため）、
面積的に小さく実現できる。

【００３０】（第５の実施形態） 図７は、本発明の第５の実施形態のジグザグスキャン回
路及び量子化回路の回路図であり、図１中の要素に共通
する要素には共通の符号を付してある。本第５の実施形
態のジグザグスキャン回路及び量子化回路が第１の実施
形態の回路と異なる点は、テーブルＲＡＭ７に記録され
ている量子化ステップの最小値とＤＣＴ係数とを比較し
て、ＤＣＴ係数の方が小さい時には、テーブルＲＡＭ７
から量子化ステップを読み出さないようにしたことであ
る。即ち、図７のジグザグスキャン回路及び量子化回路
は、ジグザグスキャン回路１０と量子化回路７１と読み
出し制御回路１２とを備えている。ジグザグスキャン回
路１０は、ライトアドレスカウンタ（ライトアドレス生
成回路）３、ジグザグＲＡＭ（第１の記憶回路）４、リ
ードアドレスカウンタ（リードアドレス生成回路）５、
及びＡＮＤゲート１８を有している。量子化回路７１
は、リードアドレスカウンタ５、除算器（演算器）６、
テーブルＲＡＭ（第２の記憶回路）７、リミットレジス
タ８１、比較器８２、及びＡＮＤゲート（論理ゲート）
８３を有している。読み出し制御回路１２は、オール
“０”検出回路（第１の検出回路）１３、Ａカウンタ
（第１のカウンタ）１４、Ｂカウンタ（第２のカウン
タ）１５、オール“０”検出回路（第３の検出回路）１
６、及びオール“０”検出回路（第２の検出回路）１７
を有している。

【００３１】入力データｓ２は、ジグザグＲＡＭ４のＷ
Ｄ端子とオール“０”検出回路１３の入力に外部より接
続されている。オール“０”検出回路１３の出力ｓ１３
は、Ａカウンタ１４のＣＵ端子に接続されている。Ａカ
ウンタ１４の出力ｓ１４は、Ｂカウンタ１５の入力に接
続されている。ジグザグＲＡＭ４のＲＤ端子より出力さ
れる読み出しデータｓ４は、ＡＮＤゲート１８の一方の
入力、及びオール“０”検出回路１７の入力に接続され
ている。オール“０”検出回路１７の出力ｓ１７は、Ｂ
カウンタ１５のＣＤ端子に接続されている。Ｂカウンタ
１５の出力ｓ１５は、オール“０”検出回路１６の入力
に接続されている。オール“０”検出回路１６の出力ｓ
１６は、ＡＮＤゲート１８の他方の入力とジグザグＲＡ
Ｍ４のＲＥ端子に接続されている。ＡＮＤゲート１８の
出力ｓ１８は除算器６の入力、及び比較器８２の一方の
入力に接続されている。リードアドレスカウンタ５の出
力ｓ５は、ジグザグＲＡＭ４のＲＡ端子、及びテーブル
ＲＡＭ７のＲＡ端子に接続されている。リミットレジス
タ８１の出力ｓ８１は、比較器８２の他方の入力に接続
されている。比較器８２の出力ｓ８２は、テーブルＲＡ
Ｍ７のＲＥ端子及びＡＮＤゲート８３の一方の入力に接
続されている。テーブルＲＡＭ７のＲＤ端子からの読み
出しデータｓ７は、除算器６の他方の入力に接続されて
いる。除算器６の出力ｓ６は、ＡＮＤゲート８３の他方
の入力に接続されている。ＡＮＤゲート８３の出力ｓ８
３は、出力データとして外部へ出力されている。

【００３２】リミットレジスタ８１には、テーブルＲＡ
Ｍ７に記録されている量子化ステップの中で最小の値が
保持されている。比較器８２は、ＡＮＤゲート１８の出
力ｓ１８とリミットレジスタ８１の出力ｓ８１とを比較
して、ＡＮＤゲート１８の出力ｓ１８の方が小さい時
に、テーブルＲＡＭ７から量子化ステップを読み出さな
いように制御するものである。以下、図７の動作の説明
をする。２次元ＤＣＴ演算された入力データｓ２は、ジ
グザグＲＡＭ４のＷＤ端子より入力され、ライトアドレ
スカウンタ３の出力ｓ３に従って、順次、ジグザグＲＡ
Ｍ４に書き込まれ、記憶される。入力データｓ２は、同
時に、オール“０”検出回路１３によって、その値が０
であるか否かが検出され、０でない値であるとき、Ａカ
ウンタ１４をカウントアップする。入力データｓ２から
ジグザグＲＡＭ４に１ブロック分（例えば、６４個のデ
ータ）が書き込み終わったところで、Ａカウンタ１４の
値はジグザグＲＡＭ４の中に０でないデータの個数を示
していることになる。次にＡカウンタ１４の出力ｓ１４
の値は、Ｂカウンタ１５へ転送され、ジグザグＲＡＭ４
から量子化回路７１へのデータ転送が行われる。リード
アドレスカウンタ５の出力ｓ５は、ＲＡ端子を介して、
ジグザグＲＡＭ４に読み出しアドレスとして与えられ、
図示しないジグザグスキャン用のデコーダにより、その
読み出しアドレスをデコードして、ＲＤ端子より読み出
しデータｓ４を出力する。

【００３３】読み出しデータｓ４は、オール“０”検出
回路１７に入力され、その値が０でない時、出力ｓ１７
を介して、Ｂカウンタ１５の値をカウントダウンする。
Ｂカウンタ１５がカウントダウンされていった結果０に
なると、オール“０”検出回路１６によってそれを検出
し、その出力ｓ１６が、それ以降のジグザグＲＡＭ４の
読み出し行為をさせないために、ＲＥ端子をインアクテ
ィブ（例えば、０）にする。ジグザグＲＡＭ４の読み出
しが行われないとき、その読み出しデータｓ４は、不定
値となり得るのでＡＮＤゲート１８によって量子化回路
７１に転送する出力ｓ１８を強制的に０にする。即ち、
ジグザグＲＡＭ４から０を読み出し、量子化回路７１に
転送するという動作を、ジグザグＲＡＭ４の読み出しを
行わずに、ＡＮＤゲート１８を用いて、量子化回路７１
に転送するデータを０にしてしまうわけである。これに
より、ジグザグＲＡＭ４のアクセス回数を減らすことに
なる。除算器６によって行われる除算において、ジグザ
グスキャン回路１０からのデータが０である場合は、除
算結果の出力ｓ６はテーブルＲＡＭ７からＲＤ端子を介
して、出力される読み出しデータｓ７によらず、必ず０
になる。しかしながら、出力ｓ１８が０であるときのみ
ならず、明らかに除算結果の出力ｓ６が０になり得る場
合がある。それは、出力ｓ１８がテーブルＲＡＭ７に記
憶されている値のどれよりも小さい値であるときであ
る。そこで、リミットレジスタ８１にテーブルＲＡＭ７
に記憶されているデータのうち最も小さい値を記憶して
おき、出力ｓ１８とリミットレジスタ８１の出力ｓ８１
を比較器８２で比較し、出力ｓ１８の値がリミットレジ
スタ８１の出力ｓ８１よりも小さければ、やはり除算器
６の出力ｓ６は、テーブルＲＡＭ７を読み出すまでもな
く０になることが判る。

【００３４】従って、比較器８２の出力ｓ８２をテーブ
ルＲＡＭ７のＲＥ端子に入力し、出力ｓ１８の値がリミ
ットレジスタ８１の出力ｓ８１よりも小さい時は、テー
ブルＲＡＭ７が読み出しを行わないように制御する。ま
た、その際に、テーブルＲＡＭ７の読み出しデータｓ７
は不定値となり得るので、ＡＮＤゲート８３により出力
データ（ｓ８３）強制的に０にする。これら一連の動作
によって、ジグザグスキャンと量子化処理を終了する。
以上説明したように、第５の実施形態によれば、第１の
実施形態と同様の利点がある上に、第１の実施形態の回
路に、リミットレジスタ８１、比較器８２、及びＡＮＤ
ゲート８３を付加することによって、ジグザグＲＡＭ４
の読み出しデータｓ４が０でない場合であっても、その
値が小さければ、テーブルＲＡＭ７をアクセスすること
がなくなり、更に消費電力を低減できる。第３、第４の
実施形態に比べて、ジグザグＲＡＭ４の読み出し回数も
減らしているので、消費電力の削減を期待できる。

【００３５】（第６の実施形態） 図８は、本発明の第６の実施形態のジグザグスキャン回
路及び量子化回路の回路図であり、図１中の要素に共通
する要素には共通の符号を付してある。本第６の実施形
態のジグザグスキャン回路及び量子化回路が第１の実施
形態の回路と異なる点は、テーブルＲＡＭ７の領域を複
数のパートに分けて、各パート内で最小の量子化ステッ
プをリミットレジスタ１０１に記憶して、ＤＣＴ係数と
そのＤＣＴ係数が含まれるパートに対応するリミットレ
ジスタ１０１の出力ｓ１０１とを比較して、テーブルＲ
ＡＭ７の読み出しを制御するようにしたことである。即
ち、図８のジグザグスキャン回路及び量子化回路は、ジ
グザグスキャン回路１０と量子化回路９１と読み出し制
御回路１２とを備えている。ジグザグスキャン回路１０
は、ライトアドレスカウンタ（ライトアドレス生成回
路）３、ジグザグＲＡＭ（第１の記憶回路）４、リード
アドレスカウンタ（リートアドレス生成回路）５、及び
ＡＮＤゲート１８を有している。量子化回路９１は、リ
ードアドレスカウンタ５、除算器（演算器）６、テーブ
ルＲＡＭ（第２の記憶回路）７、リミットレジスタ１０
１、選択器１０２、比較器１０３、及びＡＮＤゲート
（論理ゲート）１０４を有している。読み出し制御回路
１２は、オール“０”検出回路（第１の検出回路）１
３、Ａカウンタ（第１のカウンタ）１４、Ｂカウンタ
（第２のカウンタ）１５、オール“０”検出回路（第３
の検出回路）１６、及びオール“０”検出回路（第２の
検出回路）１７を有している。

【００３６】入力データｓ２は、ジグザグＲＡＭ４のＷ
Ｄ端子とオール“０”検出回路１３の入力に外部より接
続されている。オール“０”検出回路１３の出力ｓ１３
は、Ａカウンタ１４のＣＵ端子に接続されている。Ａカ
ウンタ１４の出力ｓ１４は、Ｂカウンタ１５の入力に接
続されている。ジグザグＲＡＭ４のＲＤ端子より出力さ
れる読み出しデータｓ４は、ＡＮＤゲート１８の一方の
入力、及びオール“０”検出回路１７の入力に接続され
ている。オール“０”検出回路１７の出力ｓ１７は、Ｂ
カウンタ１５のＣＤ端子に接続されている。Ｂカウンタ
１５の出力ｓ１５は、オール“０”検出回路１６の入力
に接続されている。オール“０”検出回路１６の出力ｓ
１６は、ＡＮＤゲート１８の他方の入力とジグザグＲＡ
Ｍ４のＲＥ端子に接続されている。ＡＮＤゲート１８の
出力ｓ１８は除算器６の入力、及び比較器１０３の一方
の入力に接続されている。リードアドレスカウンタ５の
出力ｓ５は、ジグザグＲＡＭ４のＲＡ端子、テーブルＲ
ＡＭ７のＲＡ端子に接続されている。リミットレジスタ
１０１の出力ｓ１０１は、選択器１０２の入力に接続さ
れている。選択器１０２の出力ｓ１０２は、比較器１０
３の他方の入力に接続されている。比較器１０３の出力
ｓ１０３は、テーブルＲＡＭ７のＲＥ端子及びＡＮＤゲ
ート１０４の一方の入力に接続されてる。テーブルＲＡ
Ｍ７のＲＤ端子からの読み出しデータｓ７は、除算器６
の他方の入力に接続されている。除算器６の出力ｓ６
は、ＡＮＤゲート１０４の他方の入力に接続されてい
る。ＡＮＤゲート１０４の出力ｓ１０４は、出力データ
として外部へ出力されている。

【００３７】図９は、テーブルＲＡＭのパートの一例を
示す図である。図９に示すように、テーブルＲＡＭ７を
ジグザグスキャンの順に、複数のパート（例えば、５つ
のパート）に分け、それぞれのパートの最小値がリミッ
トレジスタ１０１に記憶されている。図１０は、テーブ
ルＲＡＭの内容の一例を示す図である。テーブルＲＡＭ
７に図１０に示すような量子化ステップを記憶しておく
場合では、図９に示すパートに分割した場合、リミット
レジスタ１０１には、第０パートについては１６、第１
パートについては１０、第２パートについては１３、第
３パートについては２２、第４パート４については６４
が記憶されることになる。以下、図８の動作の説明をす
る。２次元ＤＣＴ演算された入力データｓ２は、ジグザ
グＲＡＭ４のＷＤ端子から入力され、ライトアドレスカ
ウンタ３の出力ｓ３からＷＡ端子に入力された書き込み
アドレスに従って、書き込まれ、記憶される。

【００３８】入力データｓ２は、オール“０”検出回路
１３によって、その値が０であるか否かが検出される。
その結果、０でなければ、Ａカウンタ１４をカウントア
ップする。ジグザグＲＡＭ４に１ブロック分（例えば、
６４個のデータ）全て書き込まれると、Ａカウンタ１４
はジグザグＲＡＭ４の中に０でないデータがどれだけ記
憶されているかを示していることになる。ジグザグＲＡ
Ｍ４からデータを読み出すとき、Ａカウンタ１４の出力
ｓ１４をＢカウンタ１５に転送する。リードアドレスカ
ウンタ５の出力ｓ５からジグザグＲＡＭ４のＲＡ端子に
入力されたアドレスを、例えば、図示しないジグザグス
キャン用のデコーダにより、デコードして、ＲＤ端子よ
り読み出しデータｓ４を出力する。ジグザグＲＡＭ４の
ＲＤ端子から出力された読み出しデータｓ４は、オール
“０”検出回路１７で０であるか否かを検出し、０でな
いときＢカウンタ１５をカウントダウンする。Ｂカウン
タ１５の出力ｓ１５の値がオール“０”検出回路１６に
よって０になったことを検出したとき、即ち、ジグザグ
ＲＡＭ４に０でないデータが１つも残ってないことにな
るので、オール“０”検出回路１６の出力ｓ１６によっ
て、ジグザグＲＡＭ４のＲＥ端子からジグザグＲＡＭ４
が読み出さないように制御する。

【００３９】この時、読み出しデータｓ４は、不定値と
なり得るので、ＡＮＤゲート１８によって量子化回路９
１に転送する出力ｓ１８を強制的に０にし、出力ｓ１８
を量子化回路９１に転送する。量子化回路９１では、ジ
グザグスキャン回路１０からの転送出力ｓ１８を、リー
ドアドレスカウンタ５の出力ｓ５からＲＡ端子に入力さ
れた読み出しアドレスに従って、テーブルＲＡＭ７のＲ
Ｄ端子から出力された読み出しデータｓ７で除算器６に
よって、除算し、その結果の出力ｓ６をＡＮＤゲート１
０４を介して、出力する。これで、ジグザグスキャンと
量子化の一連の処理が終了する。ここで、転送出力ｓ１
８が０である場合は、テーブルＲＡＭ７からの読み出し
データｓ７の値によらず、除算結果は０になる。リミッ
トレジスタ１０１には、テーブルＲＡＭ７を、図８に示
すように、例えば、５つのパートに分けられた、それぞ
れのパートの最小値が記憶されている。選択器１０２に
より、リードアドレスカウンタ５の出力ｓ５に従って、
テーブルＲＡＭ７から読み出されるデータｓ７が含まれ
るパート内の最小値を記憶するリミットレジスタ１０１
の出力ｓ１０１を選択する。例えば、リードアドレスカ
ウンタ５の出力ｓ５の値が２０とすると、その出力ｓ５
に対応するパートは、第３パートであるので、例えば、
図９に示すテーブルＲＡＭ７の場合は、２２が選択器１
０２より出力される。

【００４０】比較器１０３は、選択器１０２の出力ｓ１
０２とＡＮＤゲート１８の出力ｓ１８を比較して、ＡＮ
Ｄゲート１８の出力ｓ１８の方が小さければ、テーブル
ＲＡＭ７を読み出すまでもなく、除算結果は０となるの
で、比較器１０３の出力ｓ１０３がテーブルＲＡＭ７の
ＲＥ端子を介して、読み出しが行われないように制御す
ると共に、ＡＮＤゲート１０４によって、出力データ
（ｓ１０４）を強制的に０にする。以上説明したよう
に、第６の実施形態によれば、第１の実施形態と同様の
利点がある上に、第１の実施形態の回路に、リミットレ
ジスタ１０１、選択器１０２、比較器１０３を付加する
ことによって、ジグザグＲＡＭ４の読み出しデータｓ４
が０でない場合であっても、その値が小さければ、テー
ブルＲＡＭ７をアクセスすることがなくなり、更に消費
電力を低減できる。また、第５の実施形態に比べて、リ
ミットレジスタ１０１に記憶する値の数を増やしたの
で、より転送出力ｓ１８の方がリミットレジスタ１０１
の値よりも小さくなる確率が高くなるので、より消費電
力の低減を期待できる。

【００４１】（第７の実施形態） 図１１は、本発明の第７の実施形態のジグザグスキャン
回路及び量子化回路の回路図であり、図８中の要素に共
通する要素には共通の符号を付してある。本第７の実施
形態のジグザグスキャン回路と量子化回路が第６の実施
形態の回路と異なる点は、ＤＣＴ係数が属するパートの
リミットジスタ１０１の出力ｓ１０１とＤＣＴ係数の入
力データｓ２とを比較して、ＤＣＴ係数の方が小さけれ
ば、ジグザグＲＡＭ４に０を書き込むようにし、ジグザ
グＲＡＭ４の０でない個数をカウントして、０でないジ
グザグＲＡＭ４が全て読み出されると、ジグザグＲＡＭ
４及びテーブルＲＡＭ７を読み出さないように制御する
と共に、テーブルＲＡＭ７については、さらにジグザグ
ＲＡＭ４の読み出しデータｓ４が０の時には、読み出さ
ないよう制御したことである。即ち、図１１のジグザグ
スキャン回路及び量子化回路は、ジグザグスキャン回路
１１０と量子化回路１１１と読み出し書き込み制御回路
１１２とを備えている。ジグザグスキャン回路１１０
は、ライトアドレスカウンタ（ライトアドレス生成回
路）３、ジグザグＲＡＭ（第１の記憶回路）４、リード
アドレスカウンタ（リードアドレス生成回路）５、リミ
ットレジスタ１０１、選択器１２１、及びＡＮＤゲート
（論理ゲート）１２９を有している。量子化回路１１１
は、リードアドレスカウンタ５、テーブルＲＡＭ７（第
２の記憶回路）、除算器（演算器）６、及びＡＮＤゲー
ト１３１を有している。読み出し書き込み制御回路１１
２は、比較器１２２、ＡＮＤゲート（第１の論理ゲー
ト）１２３、オール“０”検出回路（第１の検出回路）
１２４、Ａカウンタ（第１のカウンタ）１２５、Ｂカウ
ンタ（第２のカウンタ）１２６、オール“０”検出回路
（第３の検出回路）１２７、オール“０”検出回路（第
２の検出回路）１２８、及びＡＮＤゲート（第２の論理
ゲート）１３０を有している。Ｂカウンタ１２６及びオ
ール“０”検出回路１２７により、レベル制御回路が構
成されている。

【００４２】入力データｓ２は、比較器１２２の一方の
入力、及びＡＮＤゲート１２３の一方の入力に外部から
接続されている。リミットレジスタ１０１の出力ｓ１０
１は、選択器１２１の入力に接続されている。選択器１
２１の出力ｓ１２１は、比較器１２２の他方の入力に接
続されている。ライトアドレスカウンタ３の出力ｓ３
は、ジグザグＲＡＭ４のＷＡ端子、及び選択器１２１の
選択信号入力端子に接続されている。比較器１２２の出
力ｓ１２２は、ＡＮＤゲート１２３の他方の入力に接続
されている。ＡＮＤゲート１２３の出力ｓ１２３は、ジ
グザグＲＡＭ４のＷＤ端子、及びオール“０”検出回路
１２４の入力に接続されている。オール“０”検出回路
１２４の出力ｓ１２４は、Ａカウンタ１２５のＣＵ端子
に接続されている。Ａカウンタ１２５の出力ｓ１２５
は、Ｂカウンタ１２６の入力に接続されている。リード
アドレスカウンタ５の出力ｓ５は、ジグザグＲＡＭ４の
ＲＡ端子、及びテーブルＲＡＭ７のＲＡ端子に接続され
ている。ジグザグＲＡＭ４のＲＤ端子より出力される読
み出しデータｓ４は、ＡＮＤゲート１２９の一方の入
力、及びオール“０”検出回路１２８の入力に接続され
ている。オール“０”検出回路１２８の出力ｓ１２８
は、Ｂカウンタ１２５のＣＤ端子、及びＡＮＤゲート１
３０の一方の入力に接続されている。

【００４３】Ｂカウンタ１２６の出力ｓ１２６は、オー
ル“０”検出回路１２７の入力に接続されている。オー
ル“０”検出回路１２７の出力ｓ１２７は、ジグザグＲ
ＡＭ４のＲＥ端子、ＡＮＤゲート１２９の他方の入力及
びＡＮＤゲート１３０の他方の入力に接続されている。
ＡＮＤゲート１３０の出力ｓ１３０は、テーブルＲＡＭ
７のＲＥ端子、及びＡＮＤゲート１３１の一方の入力に
接続されている。ＡＮＤゲート１２９の出力ｓ１２９
は、除算器６の入力に接続されている。テーブルＲＡＭ
７のＲＤ端子からの読み出しデータｓ７は、除算器６の
入力に接続されている。除算器６の出力ｓ６は、ＡＮＤ
ゲート１３１の他方の入力に接続されている。ＡＮＤゲ
ート１３１の出力ｓ１３１は、出力データとして外部へ
出力されている。選択器１２１は、ライトアドレスカウ
ンタ３の出力ｓ３に従って、ジグザグＲＡＭ４に書き込
まれる領域が含まれるパートに対応するリミットレジス
タ１０１の出力ｓ１０１を選択するものである。比較器
１２２は、選択器１２１の出力ｓ１２１と入力データｓ
２の値を比較して、入力データｓ２の方が小さい時に
は、０を出力して、それ以外の時は、１を出力するもの
である。ＡＮＤゲート１２３は、入力データｓ２のビッ
ト数の個数の２入力ＡＮＤゲートを有し、各ＡＮＤゲー
トの入力は、入力データｓ２の各ビットと比較器１２２
の出力ｓ１２２が接続されている。

【００４４】以下、図１１の動作の説明をする。リミッ
トレジスタ１０１は、例えば、５つのレジスタで構成さ
れ、図８に示すように１ブロックの量子化ステップを５
つのパートに分割した場合のそれぞれの最小値を記憶し
ておく。選択器１２１は、ライトアドレスカウンタ３の
出力ｓ３に従って、ジグザグＲＡＭ４に書き込まれる領
域が含まれるパートに対応するリミットレジスタ１０１
の出力ｓ１０１を選択する。比較器１２２は、選択器１
２１の出力ｓ１２１と入力データｓ２とを比較する。こ
の時点ですでに入力データｓ２の値の方が選択器１２１
の出力ｓ１２１よりも小さけれは、後の量子化によって
結果が０になることが判明しているので、ＡＮＤゲート
１２３で強制的で０にしてからジグザグＲＡＭ４のＷＤ
端子を通して、書き込まれる。そして、０とならない書
き込みデータであるときはオール“０”検出回路１２４
によってそれを検出して、Ａカウンタ１２５をカウント
アップする。ジグザグＲＡＭ４には量子化が行われる前
に、ＤＣＴ係数の値が比較されているので、量子化後の
データが０と判明しているものは、ＤＣＴ係数が０でな
くても、０になってしまっているデータが多く書き込ま
れている。ジグザグＲＡＭ４の１ブロック（＝６４個の
データ）すべてが書き込まれると、Ａカウンタ１２５の
値は、ジグザグＲＡＭ４中に０でないものの数が記憶さ
れることになる。Ａカウンタ１２５の出力ｓ１２５の値
をＢカウンタ１２６へ転送する。リードアドレスカウン
タ５の出力ｓ５を、図示しないジグザグスキャン用のデ
コーダでデコードして、ＲＤ端子から読み出しデータｓ
４を出力する。ジグザグＲＡＭ４のＲＤ端子からの読み
出しデータｓ４が、オール“０”検出回路１２８によっ
て０でないことを検出するとＢカウンタ１２６をカウン
トダウンする。

【００４５】Ｂカウンタ１２６が０になると、ジグザグ
ＲＡＭ４の中に０でないデータが１つも残っていないこ
とになるので、オール“０”検出回路１２７の出力ｓ１
２７によって、ジグザグＲＡＭ４のＲＥ端子から読み出
しを行わないように制御する。このとき、転送出力ｓ１
２９は、ＡＮＤゲート１２９によって、０になる。量子
化回路１１１では、転送出力ｓ１２９を、リードアドレ
スカウンタ５の出力ｓ５からＲＡ端子を介して入力され
た読み出しアドレスに従って、テーブルＲＡＭ７のＲＤ
端子から出力された読み出しデータｓ７で除算する。そ
の除算結果の出力ｓ６は、ＡＮＤゲート１３１を介し
て、出力データ（ｓ１３１）となり、外部へ出力され
る。これでジグザグスキャンと量子化の一連の処理が終
了する。ここで、読み出しデータｓ４が０であるとき
は、除算結果が０になるので、オール“０”検出回路１
２８で検出して、ＡＮＤゲート１３０によって、例え
ば、０をＲＥ端子に入力する。この時、除算結果が不定
値となり得るので、ＡＮＤゲート１３１によって出力デ
ータ（ｓ１３１）を強制的に０にする。以上説明したよ
うに、第７の実施形態によれば、第２の実施形態と同様
の利点がある。

【００４６】また、第１、第２の実施形態に比べてハー
ド量は増えるが、リミットレジスタ１０１、選択器１２
１、比較器１２２を付加することによって、ジグザグＲ
ＡＭ４の読み出しデータｓ４が０でない場合であって
も、その値が小さければ、テーブルＲＡＭ７をアクセス
することがなくなり、更に消費電力を低減できる。第
３、第４の実施形態に比べて、ジグザグＲＡＭ４の読み
出し回数を減らしているので、より消費電力の削減が期
待できる。第５の実施形態に比べて、リミットレジスタ
１０１に記憶する値の数を増やしたので、より転送出力
ｓ１２９が小さくなる確率が高くなるので、より消費電
力の低減を期待できる。さらに、第６の実施形態に比べ
て、ジグサグＲＡＭ４に書き込む前でリミットレジスタ
１０１と入力データｓ２との比較をしているため、ジグ
ザグＲＡＭ４へ入力する値にすでに０であるものが増
え、テーブルＲＡＭ７のアクセス回数が減り、より消費
電力を削減することができる。なお、本発明は、上記実
施形態に限定されず種々の変形が可能である。その変形
例としては、例えば次のようなものがある。

【００４７】（１） 実施形態において、量子化手段と
して、除算器６を用いて説明したが、テーブルＲＡＭ
７，３７には量子化ステップの逆数を記憶しておき、除
算器６の代わりに乗算器を用いることもできる。 （２） 実施形態では、１ブロックを８×８＝６４個の
データとしたが、この数に制限はなく、ジグザグＲＡＭ
４とテーブルＲＡＭ７の容量も特に制限するものではな
い。 （３） ジグザグＲＡＭ４及びテーブルＲＡＭ７のＲＥ
端子に入力される読み出し用の制御信号がインアクティ
ブの時に、０を出力するように構成されている場合に
は、ＡＮＤゲート１３０は不要である。 （４） 第６、第７の実施形態ではテーブルＲＡＭ７を
５つのパートに分割したが、分割数に制限はない。 （５） ジグザグＲＡＭ４、テーブルＲＡＭ７，３７
は、レジスタファイルであってもよい。 （６） 第４の実施形態において、Ａレジスタ６１に
は、ライトアドレスカウンタ３の出力ｓ３に従って、書
き込まれたデータが読み出されるアドレス（ジグザグア
ドレスと呼ぶ）に変換した値を保持するようにして、Ａ
レジスタ６１のＷＥ端子には、オール“０”検出回路４
１の出力ｓ４１と、ジグザグアドレスの値とＡレジスタ
６１の値とを比較して、Ａレジスタ６１の値の方が大き
いときに０を出力する比較器６３の出力との論理積を入
力するようにしてもよい。この場合、比較器６３は、Ｂ
レジスタ６２の値とリードアドレスカウンタ５の値をた
だ比較するだけでよい。 （７） 第１〜第３、第５〜第７の実施形態のライトア
ドレスカウンタ３、又はリードアドレスカウンタ５のい
ずれか一方をジグザグスキャンに従って、ジグザグなア
ドレスを生成するライトアドレス生成回路、又はリード
アドレス生成回路であってもよい。 （８） 第４の実施形態のリードアドレスカウンタ５
は、ジグザグスキャンするアドレスを生成するリードア
ドレス生成回路であってもよい。

【００４８】

【発明の効果】以上詳細に説明したように、本発明のう
ちの第１、第２、第５〜第８、及び第９〜第１１の発明
によれば、カウンタや検出回路等といった回路を設けた
ので、第１と第２の記憶回路に対するアクセス回路を減
少でき、これによって消費電力を低減できると共に高速
動作を実現できる。しかも、これらは、回路構成が大幅
に増加して、装置サイズが大きくなることや、コストが
増加することを極力抑制して実現することができる。 第
３、第４、第９及び第１１の発明によれば、第１の記憶
回路からの読み出し処理と、第２の記憶回路への書き込
み処理とを同時に実行できるようにしたので、各記憶回
路に対するアクセス回数を減少できると共に、画像符号
化処理全体としての動作速度をより高速化できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のジグザグスキャン回
路及び量子化回路の回路図である。

【図２】従来のジグザグスキャン回路及び量子化回路の
回路図である。

【図３】ジグザグスキャンを示す図である。

【図４】本発明の第２の実施形態のジグザグスキャン回
路及び量子化回路の回路図である。

【図５】本発明の第３の実施形態のジグザグスキャン回
路及び量子化回路の回路図である。

【図６】本発明の第４の実施形態のジグザグスキャン回
路及び量子化回路の回路図である。

【図７】本発明の第５の実施形態のジグザグスキャン回
路及び量子化回路の回路図である。

【図８】本発明の第６の実施形態のジグザグスキャン回
路及び量子化回路の回路図である。

【図９】テーブルＲＡＭのパートの一例を示す図であ
る。

【図１０】テーブルＲＡＭの内容の一例を示す図であ
る。

【図１１】本発明の第７の実施形態のジグザグスキャン
回路及び量子化回路の回路図である。

【符号の説明】

３ ライトアドレス
カウンタ ４ ジグザグＲＡＭ ５ リードアドレス
カウンタ ６ 除算器 ７，３７ テーブルＲＡＭ１０，３１，５１，１１０ ジグザグスキャ
ン回路１１，３０，７１，９１，１１１ 量子化回路１２，２０，３２，５２ 読み出し制御回
路 １３，１６，１７，４１，４４，４５，１２４，１２
７，１２８オール“０”検出回路 １４，４２，１２５ Ａカウンタ １５，４３，１２６ Ｂカウンタ １８，２１，４６，６４，８３，１０４，１２３，１２
９，１３０，１３１ＡＮＤゲート ６１ Ａレジスタ ６２ Ｂレジスタ ６３，８２，１０３，１２２ 比較器 ８１，１０１ リミットレジス
タ １０２，１２１ 選択器１１２ 読み出し書き込
み制御回路

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 書き込みアドレスに従って入力データを
   書き込み、読み出し用の制御信号が第１と第２の電位レ
   ベルの内の第１の電位レベルを示す時に、読み出しアド
   レスに従って前記入力データの入力順序とは異なるジグ
   ザグな順序でデータを読み出し、前記読み出し用の制御
   信号が前記第２の電位レベルを示す時にデータの読み出
   しが禁止される第１の記憶回路と、 量子化ステップ又は量子化ステップの逆数を記憶し、読
   み出し用の制御信号が第１と第２の電位レベルの内の第
   １の電位レベルを示す時に、読み出しアドレスに従って
   データを読み出し、前記読み出し用の制御信号が前記第
   ２の電位レベルを示す時にデータの読み出しが禁止され
   る第２の記憶回路と、 前記第１の記憶回路の書き込みアドレスを生成するライ
   トアドレス生成回路と、 前記第１と第２の記憶回路の読み出しアドレスを生成す
   るリードアドレス生成回路と、 前記入力データの値が非零か否かを検出する第１の検出
   回路と、 前記第１の検出回路の出力に従って、前記非零の入力デ
   ータの数のカウントを実行する第１のカウンタと、 前記第１の記憶回路の出力が非零か否かを検出する第２
   の検出回路と、 前記第２の検出回路による非零を検出した数が前記第１
   のカウンタにて非零をカウントした数に至ったことを検
   出し、前記第１と第２の記憶回路の読み出し用の制御信
   号を前記第２の電位レベルにするよう制御するレベル制
   御回路と、 前記第１と第２の記憶回路からの読み出しデータの演算
   を行う演算器と、 を備えたことを特徴とする画像符号化装置。
2. 【請求項２】 書き込みアドレスに従って入力データを
   書き込み、読み出し用の制御信号が第１と第２の電位レ
   ベルの内の第１の電位レベルを示す時に、読み出しアド
   レスに従って前記入力データの入力順序とは異なるジグ
   ザグな順序でデータを読み出し、前記読み出し用の制御
   信号が前記第２の電位レベルを示す時にデータの読み出
   しが禁止される第１の記憶回路と、 量子化ステップ又は量子化ステップの逆数を記憶し、読
   み出し用の制御信号が第１と第２の電位レベルの内の第
   １の電位レベルを示す時に、読み出しアドレスに従って
   データを読み出し、前記読み出し用の制御信号が前記第
   ２の電位レベルを示す時にデータの読み出しが禁止され
   る第２の記憶回路と、 前記第１の記憶回路の書き込みアドレスを生成するライ
   トアドレス生成回路と、 前記第１と第２の記憶回路の読み出しアドレスを生成す
   るリードアドレス生成回路と、 前記入力データの値が非零か否かを検出する第１の検出
   回路と、 前記第１の検出回路の出力に従って、前記非零の入力デ
   ータの数のカウントを実行する第１のカウンタと、 前記第１の記憶回路の出力が非零か否かを検出する第２
   の検出回路と、 前記第２の検出回路による非零を検出した数が前記第１
   のカウンタにて非零をカウントした数に至ったことを検
   出し、前記第１の記憶回路の読み出し用の制御信号を前
   記第２の電位レベルにするよう制御するレベル制御回路
   と、 前記第２の検出回路の出力と前記レベル制御回路の出力
   を入力し、前記第１の記憶回路の出力が零であることを
   前記第２の検出回路が検出した時に、又は前記レベル制
   御回路により前記第１の記憶回路に対する読み出し用の
   制御信号が第２の電位レベルとされた時に、前記第２の
   記憶回路の読み出し用の制御信号を前記第２の電位レベ
   ルにするよう制御する論理ゲートと、 前記第１と第２の記憶回路からの読み出しデータの演算
   を行う演算器と、 を備えたことを特徴とする画像符号化装置。
3. 【請求項３】 量子化ステップ又は量子化ステップの逆
   数を記憶し、読み出しアドレスに従ってデータを読み出
   す第１の記憶回路と、 書き込みアドレスに従って入力データの演算結果を書き
   込み、読み出し用の制御信号が第１と第２の電位レベル
   の内の第１の電位レベルを示す時に、読み出しアドレス
   に従って前記入力データの入力順序とは異なるジグザグ
   な順序でデータを読み出し、前記読み出し用の制御信号
   が前記第２の電位レベルを示す時にデータの読み出しが
   禁止される第２の記憶回路と、 前記第１の記憶回路の読み出しアドレスと前記第２の記
   憶回路の書き込みアドレスを生成するアドレス生成回路
   と、 前記第２の記憶回路の読み出しアドレスを生成するリー
   ドアドレス生成回路と、 前記入力データと前記第１の記憶回路からの読み出しデ
   ータの演算を行い、前記入力データの演算結果を出力す
   る演算器と、 前記演算器による演算結果が非零か否かを検出する第１
   の検出回路と、 前記第１の検出回路の出力に従って、前記非零の入力デ
   ータの数のカウントを実行する第１のカウンタと、 前記第２の記憶回路の出力が非零か否かを検出する第２
   の検出回路と、 前記第２の検出回路による非零を検出した数が前記第１
   のカウンタにて非零をカウントした数に至ったことを検
   出し、前記第２の記憶回路の読み出し用の制御信号を前
   記第２の電位レベルにするよう制御するレベル制御回路
   と、 を備えたことを特徴とする画像符号化装置。
4. 【請求項４】 量子化ステップ又は量子化ステップの逆
   数を記憶し、読み出しアドレスに従ってデータを読み出
   す第１の記憶回路と、 書き込みアドレスに従って入力データの演算結果を書き
   込み、読み出し用の制御信号が第１と第２の電位レベル
   の内の第１の電位レベルを示す時に、読み出しアドレス
   に従って前記入力データの入力順序とは異なるジグザグ
   な順序でデータを読み出し、前記読み出し用の制御信号
   が前記第２の電位レベルを示す時にデータの読み出しが
   禁止される第２の記憶回路と、 前記第１の記憶回路の読み出しアドレスと前記第２の記
   憶回路の書き込みアドレスを生成するアドレス生成回路
   と、 前記第２の記憶回路の読み出しアドレスを生成するリー
   ドアドレス生成回路と、 前記入力データと前記第１の記憶回路からの読み出しデ
   ータの演算を行い、前記入力データの演算結果を出力す
   る演算器と、 前記演算器による演算結果が非零のデータか否かを検出
   する検出回路と、 前記検出回路により非零のデータが検出される毎に、該
   非零のデータのアドレス値を更新して保持する第１のレ
   ジスタと、 前記第１のレジスタの値を入力する第２のレジスタと、 前記リードアドレス生成回路からの読み第しアドレスに
   従って、前記第２の記憶回路から所望のデータを読み出
   し、該リードアドレス生成回路からの読み出しアドレス
   と前記第２のレジスタの値とを比較して、前記第２の記
   憶回路の読み出し用の制御信号を前記第２の電位レベル
   にするよう制御する比較器と、 を備えたことを特徴とする画像符号化装置。
5. 【請求項５】 書き込みアドレスに従って入力データを
   書き込み、読み出し用の制御信号が第１と第２の電位レ
   ベルの内の第１の電位レベルを示す時に、読み出しアド
   レスに従って前記入力データの入力順序とは異なるジグ
   ザグな順序でデータを読み出し、前記読み出し用の制御
   信号が前記第２の電位レベルを示す時にデータの読み出
   しが禁止される第１の記憶回路と、 量子化ステップ又は量子化ステップの逆数を記憶し、読
   み出し用の制御信号が第１と第２の電位レベルの内の第
   １の電位レベルを示す時に、読み出しアドレスに従って
   データを読み出し、前記読み出し用の制御信号が前記第
   ２の電位レベルを示す時にデータの読み出しが禁止され
   る第２の記憶回路と、 前記第１の記憶回路の書き込みアドレスを生成するライ
   トアドレス生成回路と、 前記第１と第２の記憶回路の読み出しアドレスを生成す
   るリードアドレス生成回路と、 前記入力データの値が非零か否かを検出する第１の検出
   回路と、 前記第１の検出回路の出力に基づいて、前記非零の入力
   データの数のカウントを実行する第１のカウンタと、 前記第１の記憶回路の出力が非零か否かを検出する第２
   の検出回路と、 前記第２の検出回路による非零を検出した数が前記第１
   のカウンタにて非零をカウントした数に至ったことを検
   出し、前記第１の記憶回路の読み出し用の制御信号を前
   記第２の電位レベルにするよう制御するレベル制御回路
   と、 前記第２の記憶回路に記憶されたデータが示す量子化ス
   テップの最小値を保持するリミットレジスタと、 前記第１の記憶回路からの読み出しデータと前記リミッ
   トレジスタの値とを比較して、前記第２の記憶回路の読
   み出し用の制御信号を前記第２の電位レベルにするよう
   制御する比較器と、前記第１の記憶回路からの読み出しデータと前記第２の
   記憶回路からの読み出しデータとの間で除算を行う 演算
   器と、 を備えたことを特徴とする画像符号化装置。
6. 【請求項６】 書き込みアドレスに従って入力データを
   書き込み、読み出し用の制御信号が第１と第２の電位レ
   ベルの内の第１の電位レベルを示す時に、読み出しアド
   レスに従って前記入力データの入力順序とは異なるジグ
   ザグな順序でデータを読み出し、前記読み出し用の制御
   信号が前記第２の電位レベルを示す時にデータの読み出
   しが禁止される第１の記憶回路と、 量子化ステップ又は量子化ステップの逆数を記憶し、読
   み出し用の制御信号が第１と第２の電位レベルの内の第
   １の電位レベルを示す時に、読み出しアドレスに従って
   データを読み出し、前記読み出し用の制御信号が前記第
   ２の電位レベルを示す時にデータの読み出しが禁止され
   る第２の記憶回路と、 前記第１の記憶回路の書き込みアドレスを生成するライ
   トアドレス生成回路と、 前記第１と第２の記憶回路の読み出しアドレスを生成す
   るリードアドレス生成回路と、 前記入力データの値が非零か否かを検出する第１の検出
   回路と、 前記第１の検出回路の出力に基づいて、前記非零の入力
   データの数のカウントを実行する第１のカウンタと、 前記第１の記憶回路の出力が非零か否かを検出する第２
   の検出回路と、 前記第２の検出回路による非零を検出した数が前記第１
   のカウンタにて非零をカウントした数に至ったことを検
   出し、前記第１の記憶回路の読み出し用の制御信号を前
   記第２の電位レベルにするよう制御するレベル制御回路
   と、 前記第２の記憶回路の領域を複数のパートに分けた時の
   各パート内のデータが示す量子化ステップの最小値を保
   持するリミットレジスタと、 前記読み出しアドレスに従って、前記第２の記憶回路か
   ら読み出されるデータが含まれる前記パートの最小値を
   保持する前記リミットレジスタの出力を選択する選択器
   と、 前記第１の記憶回路からの読み出しデータと前記選択器
   の出力とを比較して、前記第２の記憶回路の読み出し用
   の制御信号を前記第２の電位レベルにするよう制御する
   比較器と、前記第１の記憶回路からの読み出しデータと前記第２の
   記憶回路からの読み出しデータとの間で除算を行う 演算
   器と、 を備えたことを特徴とする画像符号化装置。
7. 【請求項７】 書き込みアドレスに従ってデータを書き
   込み、読み出し用の制御信号が第１と第２の電位レベル
   の内の第１の電位レベルを示す時に、読み出しアドレス
   に従って前記データの入力順序とは異なるジグザグな順
   序でデータを読み出し、前記読み出し用の制御信号が前
   記第２の電位レベルを示す時にデータの読み出しが禁止
   される第１の記憶回路と、 量子化ステップ又は量子化ステップの逆数を記憶し、読
   み出し用の制御信号が第１と第２の電位レベルの内の第
   １の電位レベルを示す時に、読み出しアドレスに従って
   データを読み出し、前記読み出し用の制御信号が前記第
   ２の電位レベルを示す時にデータの読み出しが禁止され
   る第２の記憶回路と、 前記第１の記憶回路の書き込みアドレスを生成するライ
   トアドレス生成回路と、 前記第１と第２の記憶回路の読み出しアドレスを生成す
   るリードアドレス生成回路と、 前記第２の記憶回路の領域を複数のパートに分けた時の
   各パート内のデータが示す量子化ステップの最小値を保
   持するリミットレジスタと、 前記第１の記憶回路の書き込みアドレスに従って、前記
   第１の記憶回路に書き込まれるデータに対応する前記第
   ２の記憶回路のデータが含まれる前記パートの最小値を
   保持する前記リミットレジスタの出力を選択する選択器
   と、 入力データと前記選択器の出力とを比較する比較器と、 前記比較器の出力と前記入力データに対して、前記比較
   器の出力が、前記入力データの方が小さいことを示す場
   合に、零値のデータを出力し、それ以外は前記入力デー
   タを前記第１の記憶回路に出力する第１の論理ゲート
   と、 前記第１の論理ゲートの出力が非零か否かを検出する第
   １の検出回路と、 前記第１の検出回路の出力に基づいて、前記非零の入力
   データの数のカウントを実行する第１のカウンタと、 前記第１の記憶回路の出力が非零か否かを検出する第２
   の検出回路と、 前記第２の検出回路による非零を検出した数が前記第１
   のカウンタにて非零をカウントした数に至ったことを検
   出し、前記第１の記憶回路の読み出し用の制御信号を前
   記第２の電位レベルにするよう制御するレベル制御回路
   と、 前記第２の検出回路の出力と前記レベル制御回路の出力
   を入力し、前記第１の記憶回路の出力が零であることを
   前記第２の検出回路が検出した時に、又は前記レベル制
   御回路により前記第１の記憶回路に対する読み出し用の
   制御信号が第２の電位レベルとされた時に、前記第２の
   記憶回路の読み出し用の制御信号を前記第２の電位レベ
   ルにするよう制御する第２の論理ゲートと、 前記第１と第２の記憶回路からの読み出しデータの演算
   を行う演算器と、 を備えたことを特徴とする画像符号化装置。
8. 【請求項８】 前記第１の記憶回路の読み出し用の制御
   信号が第２の電位レベルを示す時に、零値のデータを出
   力し、第１の電位レベルを示す時は、前記第１の記憶回
   路からの読み出しデータを前記演算器に出力する論理ゲ
   ートを設けたことを特徴とする請求項１、２、５、６又
   は７記載の画像符号化装置。
9. 【請求項９】 前記第２の記憶回路の読み出し用の制御
   信号が第２の電位レベルを示す時に、零値のデータを出
   力し、第１の電位レベルを示す時は、前記第２の記憶回
   路からの読み出しデータを出力する論理ゲートを設けた
   ことを特徴とする請求項３又は４記載の画像符号化装
   置。
10. 【請求項１０】 前記第２の記憶回路の読み出し用の制
    御信号が第２の電位レベルを示す時に、零値のデータを
    出力し、第１の電位レベルを示す時は、前記演算器から
    の出力を出力する論理ゲートを設けたことを特徴とする
    請求項５又は６記載の画像符号化装置。
11. 【請求項１１】 前記レベル制御回路は、 前記第２の検出回路の出力に従ってカウントを実行する
    第２のカウンタと、 前記第１のカウンタから出力されるカウント数と前記第
    ２のカウンタのカウント結果とを比較して、該第２のカ
    ウンタのカウント結果が非零か否かを検出し、前記制御
    信号を前記第２の電位レベルにするよう制御する第３の
    検出回路と、 で構成したことを特徴とする請求項１、２、３、５、
    ６、７、８又は１０記載の画像符号化装置。