JP2958966B2 - ディスクリートコサイン変換装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、画像データの圧縮処理に用いられるディス
クリートコサイン変換装置に関する。

［従来の技術］ 最近、テレビ電話などの分野においてはディスクリー
トコサイン変換（以下、DCTと略称する。）を利用した
画像データの圧縮処理が注目されている。

ここで、DCTは、直交変換の一つであり、カールネン
・レーベ変換と並んでエネルギー集中度の最も高い変換
法といわれるものである。

いま、信号ｆ（ｊ）（ｊ＝０、１、…、Ｎ−１）の一
次元DCTによる結果Ｆ（ｕ）（ｕ＝０、１、…、Ｎ−
１）は次式で定義される。

ただし、 また、逆変換は、 で定義される。

つまり、DCTは、ある波形を周波数成分に分割して、
入力サンプル数と同じ数だけコサイン波で表現するもの
である。そして、夫々の波形は、 Ｆ（０）：直流 Ｆ（１）:cos［（2j＋１）π/2N］ Ｆ（２）:cos［（2j＋１）２π/2N］ で表現される。ここで、Ｎ＝８の場合には、第10図に示
すようになる。

このような直交変換を画像に対して施すことにより、
エネルギーが集中し、そのエネルギーの多い成分だけを
符号化することで、画像データの圧縮が行なわれるよう
になる。

ところで、このようなDCTを定義式のままで計算しよ
うとすると計算量が膨大になるため、汎用のマイクロプ
ロセッサーでは、処理に相当な時間がかかってしまい、
現実的でない。

そこで、DCTの演算を効率よく実行するため、参考文
献IEEE TRANSACTION ON COMMUNICATIONS.VOL.COM−2
5、NO.11、NOVEMBER 1977（Adaptive Coding of Mo
nochrome and Color Image、WEN−HSIUNGCHEN、C.HA
RRISON SMITH）に開示されているDCTフローグラフが考
えられている。第11図は、このようなDCTフローグラフ
の一例を示すもので、ここでは、８次元DCTフローグラ
フを示している。そして、このようなグラフを用いての
演算処理は、DFTの場合は左から右方向に演算を実行
し、逆DCTの場合は右から左方向に演算を実行するよう
になる。

しかして、従来、このようなフローグラフを利用して
DCTまたは逆DCTを実行する演算手段として、第12図に示
すように記憶装置MAに対してフリップフロップFF1、FF
2、シフタSFTおよび加減算器ALUからなる演算部を接続
し、記憶装置MAより読出されたデータに対して演算部に
よりDCT演算を行なうようにしたものがある。

［発明が解決しようとする課題］ ところで、このような演算手段により、例えばＮ×Ｎ
のサブブロック化された画像データについて２次元のDC
T変換を行なう場合、第13図（ａ）に示すようにＮ×Ｎ
のブロック行方向についてＮ個の画像データを１つのブ
ロックとして、このようなＮ個のブロックに対してＮ回
の１次元DCT変換を実行し、その後、同図（ｂ）に示す
ように列方向についても同様な処理を実行するようにな
る。ところが、このようにすると行方向に対するDCT変
換と列方向に対するDCT変換とで記憶装置MAからのデー
タの読出し方向およびその読出しアドレスが異なるの
で、行方向のDCT変換が終了した時点で、DCT変換により
得られたデータを並び換え、列方向のDCT変換が可能に
なるようにしており、このことが２次元DCT変換を行な
う上で演算速度の低下の原因となり、効率のよい処理が
難しい欠点があった。

本発明は上記事情に鑑みてなされたもので、変換デー
タの並び換えを行なうことなく２次元DCT演算を実行す
ることができ、演算の高速化が可能なディスクリートコ
サイン変換装置を提供することを目的とする。

［課題を解決するための手段］ 本発明は、Ｎ×Ｎ画素にブロック化されたデータに対
して２次元のディスクリートコサイン変換を実行するも
のにおいて、上記データを記憶したデータ記憶手段と、
このデータ記憶手段より読出されるデータが入力されて
ディスクリートコサイン演算を行う演算手段と、上記デ
ータ記憶手段の列アドレスおよび行アドレスを指示する
バッファ手段と、上記Ｎ×Ｎ画素にブロック化されたデ
ータの列あるいは行の１画素のアドレスを指示するアド
レス制御信号を出力する制御手段と、上記Ｎ×Ｎ画素に
ブロック化されたデータの列あるいは行の１ラインブロ
ック分のディスクリートコサイン演算が終了するごとに
カウントアップされるカウンタ手段と、前記バッファ手
段の行アドレスを前記カウンタ手段のカウント値により
指定するとともに、前記バッファ手段の列アドレスに前
記制御手段のアドレス制御信号を入力し、前記カウンタ
手段のカウント値がＮを超えると、前記バッファ手段の
列アドレスを前記カウンタ手段のカウンタ値により指定
するとともに、前記バッファ手段の行アドレスに前記制
御手段のアドレス制御信号を入力するアドレス切換え手
段とにより構成している。

［作 用］ この結果、行方向の１ラインブロックごとの１次元DC
T演算後に変換データの並び換えを行なうことなく、次
の列方向の１ラインブロックごとの１次元DCT演算を実
行できるようになり、２次元のDCT演算を高速で実行で
きるようになる。

［実施例］ 以下、本発明の一実施例を図面にしたがい説明する。

第１図は、同実施例の主回路の回路構成を示すもので
ある。図において、１は外部インターフェース回路で、
この外部インターフェース回路１は図示しないCPUから
の制御信号CP（10:12）でアドレスされるコマンドレジ
スタを有し、内部動作／外部動作、DCT/逆DCT、READ/WR
ITE、Y/B−Ｙ・Ｒ−Ｙなどの切替え指定を行なうととも
に、フラグEXECをセットしてシステム全体の制御を行な
う。また、２次元DCTの演算または量子化中はNBUSY信号
を外部に出力する機能を有している。２はタイミングジ
ェネレータで、このタイミングジェネレータ２はシステ
ムを動作させるための基本タイミングクロックを発生す
る。３は10ビットのシンクロナスカウンタで、このカウ
ンタ３はタイミングジェネレータ２からのクロックP3を
カウントし、後述するシーケンサメモリ６のアドレスを
指定するようにしている。ここで、シンクロナスカウン
タ３は、第３図に示すように構成している。31はオア回
路で、このオア回路31の一方の入力端子にインバータ32
を介して後述するシーケンスメモリ６にDCT変換の制御
プログラムとともに書込まれるエンドマーク信号LNEND
が与えられ、他方の入力端子に後述するカウンタ８のカ
ウント内容CT（０）〜CT（３）が入力されるナンド回路
33の出力が与えられる。このオア回路31の出力はアンド
回路34の一方の入力端子に与えられる。このアンド回路
34の他方の入力端子には外部インターフェース１からの
フラグEXEC出力が与えられる。アンド回路34の出力はフ
リップフロップ35のＤ端子に与えられる。このフリップ
フロップ35のＱ端子からの出力はフリップフロップ36の
Ｄ端子、ノア回路37の一方の入力端子およびアンド回路
38の一方の入力端子に与えられ、端子からの出力はナ
ンド回路39の一方の入力端子に与えられる。さらに、フ
リップフロップ36のＱ端子からの出力は、ノア回路37の
他方の入力端子に与えられ、端子からの出力はナンド
回路39の他方の入力端子に与えられる。ノア回路37から
は、ビジィ信号NBUSYが出力される。また、アンド回路3
8の他方の入力端子には、タイミングジェネレータ２か
らのクロックP3が与えられ、このクロックP3をカウンタ
40に対して出力するようにしている。さらにナンド回路
39の出力は、ナンド回路41の一方の入力端子に与えられ
る。このナンド回路41の他方の入力端子には、ライトイ
ネーブル信号WEが与えられ、その出力端子よりNWE信号
が出力される。カウンタ40は、３個の４ビットバイナリ
カウンタ401、402、403からなるもので、アンド回路38
より与えられるクロックP3をカウントしてシーケンスメ
モリ６のデータを読出すためのIA（０）〜IA（９）のア
ドレス信号を出力するようになっている。なお、リセッ
ト信号RESETは、インバータ42を介してフリップフロッ
プ35,36のCLR端子、カウンタ40を構成するバイナリカウ
ンタ401、402、403のCLR端子に与えられ、エンドマーク
信号LNENDは、インバータ32を介してバイナリカウンタ4
01、402、403のLD端子に与えられる。さらにタイミング
信号ARCKはフリップフロップ35、36のCK端子に与えられ
る。

第１図に戻って、４、５、11は2to1のマルチプレクサ
で、このうちマルチプレクサ４が１ビット、マルチプレ
クサ５および11が共に10ビットの幅を有している。これ
らマルチプレクサ４、５、11はCPUからの制御信号CPUが
「Ｌ」レベルのときＡ側入力、「Ｈ」レベルのときＢ側
入力を選択するものである。この場合、マルチプレクサ
４はタイミングジェネレータ２またはCPUからのライト
イネーブル信号NCWE、マルチプレクサ５はシンクロナス
カウンタ３からのアドレス信号IA（0:9）またはCPUから
のアドレス信号CP（0:9）、マルチプレクサ11はアドレ
ス変換回路10の出力またはコンバータ23を介したCPUか
らのアドレス信号（0:9）を選択するようになってい
る。

６はシーケンスメモリで、このメモリ６は外部インタ
ーフェース回路１より与えられるDCTまたは逆DCTの演算
に必要な各種の制御データを１ステップごとにプログラ
ムとしてストアするとともに、所定ステップにエンドマ
ーク信号LNENDが書込まれている。この場合、DCTおよび
逆DCTに必要な制御データは異なる領域、ここでは下位
エリアにDCTプログラム、上位エリアに逆DCTプログラム
をストアし、外部インターフェース１の領域指定信号DC
TIによりDCT、逆DCTのいずれかのプログラムを指定し、
読出すようになっている。ここで、シーケンスメモリ６
は、書換え可能な40ビット×2KのRAMで構成され、DCTま
たは逆DCTの演算に必要な制御信号に対して最大1024ス
テップまでのプログラムを動作できるようにしている。
第４図はシーケンスメモリ６の構成図を示すもので、３
ビットをデュアルポートメモリ12のＡ領域のリードアド
レスAR（0:2）、３ビットを同メモリ21のＡ領域のライ
トアドレスAW（0:2）、３ビットを同メモリ12のＢ領域
のリードアドレスBR（0:2）、３ビットを同メモリ12の
Ｂ領域のライトアドレスBW（0:2）、５ビットをシフタ1
7のコントロールSA（0:4）、１ビットを加減算器19のコ
ントロールASA、２ビットをフリップフロップ13、14の
ラッチモードAM（0:1）、５ビットをシフタ18のコント
ロールSB（0:4）、１ビットを加減算器20のコントロー
ルASB、２ビットをフリップフロップ15、16のラッチモ
ードBM（0:1）、１ビットを演算系統Ａのスルー／ルー
プ切替ATL、１ビットを演算系統Ｂのスルー／ループ切
替BTL、１ビットをクロス／パラレル切替CP、１ビット
をシーケンサエンドマークLNEND、２ビットを演算系統
Ａの量子化データAN（0:1）、２ビットを演算系統Ｂの
量子化データBN（0:1）、１ビットを量子化コントロー
ルCOMPに利用している。

そして、シーケンスメモリ６の各種の制御信号は、タ
イミングジェネレータ２からのクロックP3の反転信号NP
3の立上がりエッヂでフリップフロップ７に一時ラッチ
されたのち、出力される。

ここで、フリップフロップ７にラッチされるエンドマ
ーク信号LNENDは、インバータ24を介してカウンタ８に
与えられる。この場合、カウンタ８はエンドマーク信号
LNENDの立下りをカウントする４ビットのもので、８×
８のサブブロック化された画像データに対して０〜7Hで
１次の行演算を８〜ＦHで２次の列演算を行なわせるよ
うにしている。また、フリップフロップ７に記憶される
リードアドレスAR（0:2）、ライトアドレスAW（0:2）は
アドレス変換回路９に、リードアドレスBR（0:2）、ラ
イトアドレスBW（0:2）はアドレス変換回路10に夫々与
えられる。アドレス変換回路９は、フリップフロップ７
にラッチされたアドレス制御信号としてのリードアドレ
スAR（0:2）、ライトアドレスAW（0:2）とカウンタ８の
４ビットのカウント値からのデュアルポートメモリ12の
Ａ領域のアドレス信号Ａ（0:9）を出力するもので、カ
ウンタ８のカウント値のMSBが０のとき、つまりカウン
ト値が０〜7HのときにはＡ（0:4）にフリップフロップ
７にラッチされたアドレス制御信号が拡張され与えら
れ、Ａ（5:9）にカウンタ８のLSB側の３ビットが拡張さ
れ与えられ、カウンタ８のカウント値のMSBが１のと
き、つまりカウント値が８〜15HのときにはＡ（0:4）に
カウンタ８のLSB側の３ビットが拡張され与えらえ、Ａ
（5:9）にフリップフロップ７にラッチされたアドレス
制御信号が拡張され与えられるようになっている。アド
レス変換回路10についても上述のアドレス変換回路９と
同様であり、フリップフロップ７にラッチされたアドレ
ス制御信号であるリードアドレスBR（0:2）、ライトア
ドレスBW（0:2）とカウンタ８のカウント値からデュア
ルポートメモリ12のＢ領域のアドレス信号Ｂ（0:9）を
出力する。

デュアルポートメモリ12は画像データを記憶するもの
で、16ビット×1024ワードより構成されている。そし
て、アドレス変換回路９、10からのアドレス信号Ａ（0:
9）、Ｂ（0:9）にしたがって同時に２つのデータMA（0:
15）、MB（0:15）について書込み、読出しができるよう
になっている。また、このデュアルポートメモリ12はDC
Tまたは逆DCTを行なう場合の入力データおよびその演算
結果である出力データの記憶の他に、演算途中のデータ
を一時的に記憶するワークメモリとしても使用される。

次に、第２図は同実施例の演算部の回路構成を示すも
のである。この場合、演算部は２つの演算系統Ａ、Ｂを
有している。

13、14は16ビットのフリップフロップ群で、デュアル
ポートメモリ12からの第１のデータMA（0:15）をラッチ
する。また、15、16も16ビットのフリップフロップ群
で、デュアルポートメモリ12からの第２のデータMB（0:
15）をラッチする。ここで、フリップフロップ群13、16
の動作タイミングはタイミング信号ARCK、BRCKで行なわ
れ、フリップフロップ群14、15の動作タイミングはタイ
ミング信号ARPCK、BRPCKで行なわれる。

フリップフロップ群13にラッチされたデータはシフタ
17に与えられとともに、ゲートG1を介して加減算器20の
＋端子に与えられ、フリップフロップ群16にラッチされ
たデータはシフタ18に与えられとともに、ゲートG2を介
して加減算器19の＋端子に与えられる。また、フリップ
フロップ群14にラッチされたデータはゲートG7を介して
加減算器19の＋端子に与えられ、フリップフロップ群15
にラッチされたデータはゲートG8を介して加減算器19の
＋端子に与えられる。

ここで、シフタ17は、第５図に示すように構成してい
る。51はバレルシフタで、このバレルシフタ51は16ビッ
トデータを上下に８ビットずつ１ビット単位でシフト可
能にしており、ここでのシフト量はマルチプレクサ52の
出力で制御される。そして、通常のDCT演算で、量子化
コントロールCOMPが「Ｌ」レベルの場合は、アンド回路
53の「Ｌ」レベル出力により、マルチプレクサ52はシフ
タコントロールSA（0:4）によって制御され、量子化コ
ントロールCOMPが「Ｈ」レベルの場合、アンド回路が
「Ｈ」レベルになるのを待って、テーブル54の出力によ
って制御される。ここで、テーブル54は、予め量子化デ
ータAN（0:1）に対して割当てられた第６図（ａ）に示
すシフト量により、上述したカウンタ８のカウント値CT
（0:2）に対応して第６図（ｂ）（ｃ）に示すテーブル
を構成し、サブブロック８×８の画素単位での２のべき
乗量子化を実現可能にしている。ここで、第６図（ｂ）
は輝度信号Ｙ、同図（ｃ）は色差信号Ｂ−Ｙ、Ｒ−Ｙの
テーブルを示している。また、量子化データAN（０）お
よびAN（１）がともに「１」で、ナンド回路55の出力に
より、バレルシフタ51からの出力をクリップ回路56でク
リップするようにしている。これは、16ビットシフトが
高調波成分のデータを０にするのが目的であるからであ
る。勿論、他方のシフタ18についてもシフタ17と同様に
なっている。

第２図に戻って、シフタ17からの出力は加減算器19の
±端子に与えられるとともに、ゲートG3を介してデュア
ルポートメモリ12に書込まれ、シフタ18からの出力は加
減算器20の±端子に与えられるとともに、ゲータG4を介
してデュアルポートメモリ12に書込まれる。加減算器1
9、20は、４ビットフルアダー×４とEXOR群で構成さ
れ、２の補数演算を行なうようになっている。そして、
これら加減算器19、20からの演算結果はフリップフロッ
プ21、22に各別にラッチされたのち、ゲートG5、G6を各
別に介してデュアルポートメモリ12に書込まれる。ここ
で、フリップフロップ21、22の動作タイミングはタイミ
ング信号ALCKで行なわれる。

次に、このように構成した実施例の動作を説明する。

この場合、CPUからの制御信号CPUが「Ｌ」レベルでマ
ルチプレクサ４、５はともにＡ入力側が選択されるよう
になっている。また、シーケンスメモリ６には既に下位
エリアにDCTプログラムおよび上位エリアに逆DCTプログ
ラムがそれぞれロードされていて、この状態から、いま
外部インターフェース１の領域指定信号DCTIによりシー
ケンスメモリ６の下位エリアのDCTプログラムが指定さ
れたものとする。

始めに、第３図において、リセット信号RESETによ
り、フリップフロップ35、36およびウンタ40がクリアさ
れる。その後、８ビットの画像データを符号付き16ビッ
トに拡張したものがCPUからDB（0:7）を介してデュアル
ポートメモリ12に与えられる。そして、サブブロック８
×８のデータ16ビット×64ケを全て書込んだところで、
外部インターフェース１でフラグEXECがセットされる
［第７図（ｂ）］。すると、アンド回路34の出力が
「Ｈ」レベルになるので［第７図（ｋ）］、第７図
（ｃ）に示すタイミング信号ARCKの立上がりでフリップ
フロップ35、36のＱ端子の出力が順に「Ｈ」レベルとな
り［第７図（ｄ）（ｅ）］、アンド回路38を介して第７
図（ａ）に示すクロックP3がカウンタ40に供給される
［第７図（ｆ）］。また、これと同時にノア回路37の出
力が「Ｌ」レベルとなり、CPUに対してビジィ信号NBUSY
が出力される［第７図（ｌ）］。また、ナンド回路39の
出力が「Ｈ」レベルになるので、第７図（ｊ）に示すラ
イトイネーブル信号WEがナンド回路41を介して極性を反
転したライトイネーブル信号NWEとして出力される［第
７図（ｍ）］。この状態で、カウンタ40の出力が、シン
クロナスカウンタ３からのアドレス信号IA（0:9）とし
てシーケンスメモリ６に与えられ制御データが読出さ
れ、DCT変換が行なわれる［第７図（ｇ）］。ここで、
シーケンスメモリ６の３ステップ目に読出される制御デ
ータに第７図（ｈ）に示すようにエンドマーク信号LNEN
Dが書込まれているとすると、カウンタ40は、次に与え
られるクロックP3の立上がりで０がロードされ、リセッ
トされるとともに、エンドマーク信号LNEDNの立下りで
カウンタ８のカウント内容CT（0:3）をカウントアップ
するようになる［第７図（ｉ）］。この場合、詳細は後
述するが、カウンタ８のカウント内容CT（0:3）のカウ
ントアップにより８×８のブロックに対するDCT変換が
行方向次いで列方向に進み、２次元の最終段、つまり列
方向の８番目に達し、CT（0:3）＝15になると、エンド
マーク信号はLNENDの「Ｈ」レベルにより、オア回路31
の出力が「Ｌ」レベルとなり、次に与えられタイミング
信号ARCKでフリップフロップ35のＱ端子の出力が「Ｌ」
レベルになるので、AND回路38を通してカウンタ40に与
えられるクロックP3が停止され、シーケンスメモリ６の
データ読出しも停止される。また、フリップフロップ36
により１タイミング遅れてライトイネーブル信号NWEも
停止される。

次に、演算部での演算タイミングを説明する。まず、
第８図（ａ）に示すタイミングジェネレータ２からのク
ロックP3によりシンクロナスカウンタ３より第８図
（ｃ）に示すシーケンスメモリ６へのアドレス信号IA
（0:9）が０、１、２…の順で出力されると、シーケン
スメモリ６のシーケンスデータ読出され［第８図
（ｄ）］、クロック信号P3の立下り信号NP3でフリップ
フロップ７にラッチされる［第８図（ｅ）］。この状態
は演算の１サイクルの間維持される。

ここで、１サイクルの前半はは第８図（ｆ）に示すよ
うにデュアルポートメモリ12のリード区間であり、カウ
ンタ８の４ビットのカウンタ値とフリップフロップ７に
ラッチされたアドレス制御信号であるリードアドレスAR
（0:2）、BR（0:2）がアドレス変換回路９、19に与えら
れ、第１および第２のアドレス信号Ａ（0:9）、Ｂ（0:
9）がデュアルポートメモリ12に与えられる。この場
合、第１のアドレス信号Ａ（0:9）は、カウンタ８のカ
ウント値が０のときにはＡ（0:4）にフロップフロップ
７にラッチされたアドレス制御信号が拡張され割当てら
れ、Ａ（5:9）にカウンタ８のカウント値のLSB側の３ビ
ットが拡張され割当てられる。これにより、第９図
（ａ）に示すブロック化された画像データに対して、Ａ
（5:9）に割当てられたカウンタ８のカウント値により
最初の行方向の１ラインブロックが指定され、Ａ（0:
4）に割当てられたフロップフロップ７からのアドレス
制御信号により当該行方向の１ラインブロック内のアド
レスが指定されるようになり、カウンタ８のカウント値
がカウントアップされると行方向の１ラインブロックの
指定が列方向に１ラインずつ移行される。その後、カウ
ンタ８のカウント値が８になると、今度はＡ（0:4）に
カウンタ８のカウント値のLSB側の３ビットが拡張され
割当てられ、Ａ（5:9）にフロップフロップ７にラッチ
されたアドレス制御信号が拡張され割当てられ。これに
より、第９図（ｂ）に示すブロック化された画像データ
に対して、Ａ（0:4）に割当てられたカウンタ８のカウ
ント値により最初の列方向の１ラインブロックが指定さ
て、Ａ（5:9）に割当てられたフロップフロップ７から
のアドレス制御信号により当該列方向の１ラインブロッ
ク内のアドレスが指定されるようになり、カウンタ８の
カウント値がカウントアップされると列方向の１ライン
ブロックの指定が行方向に１ラインずつ移行される。第
２のアドレス信号Ｂ（0:9）についても、上述と同様で
ある。

そして、このようにして得られた第１および第２のア
ドレス信号Ａ（0:9）、Ｂ（0:9）に基づいてジュアルポ
ートメモリ12よりデータMA（0:15）、MB（0:15）が２つ
同時にリードされるようになり、第８図（ｇ）に示すタ
イミング信号ARCK、BRCKのタイミングで、フリップフロ
ップ13、16にラッチされた後、DCT変換のための加減算
器19、20での所定の演算が実行される［第８図
（ｉ）］。

ここで、フリップフロップ７からのクロスパラレル切
替CPが「Ｈ」レベルの場合、ゲートG1、G2が閉じ、ゲー
トG7、G8が開いて、フリップフロップ13にラッチされた
データはシフタ17を介して加減算器19の±端子に与えら
れるとともに、ゲートG1を介して加減算器20の＋端子に
与えられ、フリップフロップ16にラッチされたデータは
シフタ18を介して加減算器20の±端子に与えられるとと
もに、ゲートG2を介して加減算器19の＋端子に与えら
れ、また、クロスパラレル切替CPが「Ｌ」レベルの場合
には、ゲートG1、G2が開き、ゲートG7、G8が閉じて、フ
リップフロップ13にラッチされたデータはシフタ17を介
して加減算器19の±端子に与えられ、リップフロップ14
にラッチされたデータは加減算器19の＋端子に与えら
れ、フリップフロップ16にラッチされたデータはシフタ
18を介して加減算器20の±端子に与えられ、フリップフ
ロップ15にラッチされたデータは加減算器20の＋端子に
与えられるようになり、所定の演算が実行される。そし
て、各加減算器19、20での演算が実行されると、第８図
（ｆ）に示す後半のライト区間となり、第８図（ｈ）に
示すALCKのタイミングで演算結果がフリップフロップ2
1、22にラッチされ、第８図（ｊ）に示すライトイネー
ブル信号NWEの立上がりタイミングでデュアルポートメ
モリ12のAW（0:2）、BW（0:2）、アドレスされる番地に
書込まれる。なお、スルーループ切替ATL、BTLが「Ｈ」
レベルになって、ゲートG3、G4が開かれるスルーモード
の場合は、シフタ17、18でシフトされた結果は、そのま
まデュアルポートメモリ12に書込まれるようになる。

以上の説明では、外部インターフェース１か５の領域
指定信号DCTIによりシーケンスメモリ６の下位エリアの
DCTプログラムを指定し、このプログラムにしたがってD
CT演算を実行する場合を述べたが、領域指定信号DCTIに
よりシーケンスメモリ６の上位エリアの逆DCTプログラ
ムを指定した場合も、上述と同様にして各回路がプログ
ラムの制御データにしたがって動作され、逆DCT演算が
実行されるようになる ［発明の効果］ 本発明によれば、Ｎ×Ｎ画素にブロック化されたデー
タに対して、カウンタ手段のカウント値に従ってバッフ
ァ手段の行アドレスを列方向に１ラインずつ移行させつ
つ行方向の１ラインブロックごとの１次元のディスクリ
ートコサイン演算を行い、この演算の後、カウンタ手段
のカウント値に従ってバッファ手段の列アドレスを行方
向に１ラインずつ移行させつつ列方向の１ラインブロッ
クごとの１次元のディスクリートコサイン演算を行うよ
うにできるので、つまり、行アドレスを列方向に１ライ
ンずつ移行させながらの行方向の１ラインブロックごと
の１次元のディスクリートコサイン演算と、列アドレス
を行方向に１ラインずつ移行させつつ列方向の１ライン
ブロックごとの１次元のディスクリートコサイン演算と
を連続して行うことができるので、２次元のディスクリ
ートコサイン演算を高速で実行でき、効率のよい処理を
実現できる。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例の回路構成を示
すブロック図、第３図は同実施例に用いられるシンクロ
ナスカウンタの回路構成を示すブロック図、第４図はシ
ーケンスメモリの構成図、第５図は同実施例に用いられ
るシフタの回路構成を示すブロック図、第６図は同シフ
タを説明するための図、第７図および第８図は同実施例
を説明するためのタイムチャート、第９図は同実施例を
説明するための図、第10図はDCTを説明するための波形
図、第11図はDCT演算に供されるDCTフローグラフの一例
を示す図，第12図は従来のDCT演算手段を示す回路構成
図、第13図は同演算手段でのDCT変換を説明するための
図である。 １……外部インターフェース、２……タイミングジェネ
レータ、３……シンクロナスカウンタ、４、５、11……
マルチプレクサ、６……シーケンスメモリ、７……フリ
ップフロップ、８……カウンタ、９、10……アドレス変
換回路、12……テュアルポートメモリ、13〜16、21、22
……フリップフロップ、17、18……シフタ、19、20……
加減算器、

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−94251（ＪＰ，Ａ) 特開 昭58−151675（ＪＰ，Ａ) 特開 昭60−7576（ＪＰ，Ａ) 特表 昭58−500425（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/14

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】Ｎ×Ｎ画素にブロック化されたデータに対
   して２次元のディスクリートコサイン変換を実行するも
   のにおいて、 上記データを記憶したデータ記憶手段と、 このデータ記憶手段より読出されるデータが入力されデ
   ィスクリートコサイン演算を行う演算手段と、 上記データ記憶手段の列アドレスおよび行アドレスを指
   示するバッファ手段と、 上記Ｎ×Ｎ画素にブロック化されたデータの列あるいは
   行の１画素のアドレスを指示するアドレス制御信号を出
   力する制御手段と、 上記Ｎ×Ｎ画素にブロック化されたデータの列あるいは
   行の１ラインブロック分のディスクリートコサイン演算
   が終了するごとにカウントアップされるカウンタ手段
   と、 前記バッファ手段の行アドレスを前記カウンタ手段のカ
   ウント値により指定するとともに、前記バッファ手段の
   列アドレスに前記制御手段のアドレス制御信号を入力
   し、前記カウンタ手段のカウント値がＮを超えると、前
   記バッファ手段の列アドレスを前記カウンタ手段のカウ
   ンタ値により指定するとともに、前記バッファ手段の行
   アドレスに前記制御手段のアドレス制御信号を入力する
   アドレス切換え手段とを具備したことを特徴とするディ
   スクリートコサイン変換装置。