JPH05176312A

JPH05176312A - 符号化データ処理装置

Info

Publication number: JPH05176312A
Application number: JP35493191A
Authority: JP
Inventors: Toru Watanabe; 亨渡邉
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1991-12-20
Filing date: 1991-12-20
Publication date: 1993-07-13

Abstract

(57)【要約】【目的】小さな回路規模によって重合直交変換（ＬＯ
Ｔ）及び逆重合直交変換（逆ＬＯＴ）演算を実行し、高
速な符号化データ処理を実現する。【構成】小さな回路規模によってＬＯＴ及び逆ＬＯＴ
演算を実行することが可能な符号化データ処理装置であ
って、隣接ブロック間のデータを重ね合わせる基関数を
用いて重合直交変換または逆重合直交変換を実行する演
算回路を有する。この演算回路はＬＯＴ時に１つのブロ
ックの中で閉じて演算可能で、ＩＬＯＴ時に複数のブロ
ックによって演算可能な第１演算部と、ＩＬＯＴ時に１
つのブロックの中で閉じて演算可能で、ＬＯＴ時に複数
のブロックによって演算可能な第２演算部とＬＯＴ時と
ＩＬＯＴ時に共通に使用され、ベクトル回転するＺ演算
部を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像データの圧縮処理
等に用いられる符号化データ処理装置に係り、詳細には
符号化の際のブロック歪みを減少させるＬＯＴ（Lapped
OrthogonalTrnsform:重合直交変換）演算装置を有する
符号化データ処理装置に関する。

【０００２】

【従来の技術】ＩＳＤＮやＣＤ−ＲＯＭを前提とした画
像の高能率符号化技術において、ＤＣＴ（離散コサイン
変換：Discrete Cosine Transform）が高能率符号化技
術の主流になりつつある。このＤＣＴに限らず、高能率
符号化して画素当りの平均ビット数を減らすと、画像の
品質は落ち、圧縮率を上げると、画質の劣化を引き起こ
す。現行の標準テレビ信号を１．５Ｍビット／秒に圧縮
した場合に問題となるのは、画像の輪郭部分の劣化とＤ
ＣＴで処理する画像のブロック単位（例えば８×８画
素）に発生する歪みである。また、圧縮された画像デー
タを逆変換して画素を再生するときに、ブロック内のＤ
ＣＴ出力をすべて線形和するが、このとき、８×８画素
から成るブロックのＤＣＴ出力６４個のうち、一つでも
情報損失があると、ブロック内全体の再生画素に劣化が
生じる。このようなブロック歪みを軽減するため、IEEE
TRANSACTIONS ON ACOUSTICS,SPEECH,AND SIGNAL PROCE
SSING.VOL.37.NO.4.APRIL 1989(The LOT Transform Cod
ing Without Blockig Effects,HENRIQUE S.MALVAR,DAVI
D H.STAELIN)はＬＯＴ演算を提案する。図４０は、この
ＬＯＴ演算処理を行なうＬＯＴ演算装置を示すものであ
り、１次元ＬＯＴのブロック図を示している。図４０に
おいて、１はＬＯＴ演算装置、２，３はＤＣＴ装置であ
る。ＤＣＴ装置２には図４１に示されるあるブロックの
横又は縦方向の一列分のデータＸ（Ｘ₀〜Ｘ₇）が、ＤＣ
Ｔ装置３には次のブロックのデータＸ（Ｘ₆’〜Ｘ₇’）
が供給される。ＤＣＴ装置２，３には図４２〜図４５に
示す各種演算器が接続されている。ここで、図４２は減
算ｃ＝ａ＋（−ｂ）を示す演算を、図４３は加算ｃ＝ａ
＋ｂを示す演算を、図４４は所定のゲイン（例えば、１
／２）を調整する演算を、図４５はベクトル回転を行な
う演算をそれぞれ示している。ＤＣＴ装置２，３の出力
はイーブン（ｅｖｅｎ：偶数）出力０，２，４，６とオ
ッド（ｏｄｄ：奇数）出力１，３，５，７とに分けて加
減算され、最後に奇数成分のみが図４５に示す演算器で
ベクトル回転されてＬＯＴデータとなる。図４０に示す
１次元ＬＯＴ構成ではＬＯＴ演算装置１を構成するＤＣ
Ｔ装置２，３に１６画素（Ｘ₀〜Ｘ₇），（Ｘ₀’〜
Ｘ₇’）を入力すれば、ＬＯＴ演算によって８データ
（Ｙ₀〜Ｙ₇）の出力が得られる。すなわち、入力初段で
は１次元のＤＣＴ演算を行って、１６データを得、この
１６データを各種バタフライ演算を行った後ベクトル回
転して最終的に８データを得る。このＬＯＴ演算装置１
は１次元用であるため、１６×１６の入力画素に対し８
×１６出力となっている。得られたデータの縦横を入れ
替えて同様のＬＯＴ演算を行って８×８のデータを得
る。なお、図４０ではＤＣＴ装置が２つ示されている
が、ハードウェア上は、ＤＣＴ装置は１つであり、１つ
のＤＣＴ装置に異なったタイミングでデータＸ，Ｘ’
（Ｘ₀〜Ｘ₇，Ｘ₀’〜Ｘ₇’）が供給される。

【０００３】図４６は図４０に示したＬＯＴ演算装置１
の演算部を示すブロック図である。図４６において、Ｙ
ステージ１１は前記図４２〜図４４に示した加減算及び
ゲイン調整用のバタフライ演算処理ユニットから構成さ
れ、Ｚステージ１２，１３は図４５に示したベクトル回
転用のバタフライ演算処理ユニットを示している。ま
た、１０は次のＤＣＴ（ＤＣＴ装置２に対しＤＣＴ装置
３）から１ブロック遅延したデータを読み込んでバタフ
ライ演算を行なうために１ブロックライン（図４１参
照）の演算が終了するまで一時的にデータを蓄えておく
１ブロックラインメモリであり、１３〜１７は例えばバ
スの切換えでデータの流れを変えるスイッチである。そ
して、このようなＤＣＴ装置１を用いての演算処理は、
データ圧縮時のＬＯＴの場合は図４６の左から右方向に
演算を実行し、データ伸長時の逆ＬＯＴ（ＩＬＯＴ）の
場合は右から左方向に演算を実行するようになる。

【０００４】図４７及び図４８を用いてデータの流れを
具体的に説明する。図４７に示すようにＬＯＴ時にはＤ
ＣＴ装置後のデータはＹステージ１１を経た後にＺステ
ージ１３を通過してＬＯＴ出力データとして出力され
る。この場合、２つあるＺとステージ１２，１３のうち
の１つだけが使用される。一方、図４８に示すように逆
ＬＯＴ時にはＬＯＴ処理された２つのブロックのデータ
をＺステージ１２，１３に出力して、そのＺステージ１
２，１３の出力をＹステージ１１に入力して逆ＬＯＴ演
算を行なうようにしている。この場合、１ブロックライ
ンメモリ１０は使用されない。

【０００５】図４９は図４０に示したＬＯＴ演算装置１
を用いた画像データ処理装置５１１のブロック図であ
る。図４９において、画像データメモリ５１２に蓄えら
れている画像データはＤＣＴ演算装置５１３により２次
元ＤＣＴ処理されて、ＬＯＴ演算装置１へ出力される。
ＬＯＴ演算装置１は、図４０に示したＤＣＴ装置２，３
からなるＤＣＴ演算装置５１３から入力されたデータに
対して、１次元（横）のＬＯＴ演算を行ない、そのＬＯ
Ｔ演算のためにブロックラインバッファＡ５１４にデー
タを１ブロックライン分蓄える。１ブロックライン分の
動作が終了した後、同様の動作を行ってブロックライン
バッファＢ５１５にデータを蓄える。ここで、ＤＣＴ演
算装置５１３は、一時動作を停止し、ＬＯＴ演算装置１
は、ブロックラインバッファＡ５１４とブロックライン
バッファＢ５１５のデータに対して縦方向の１次元ＬＯ
Ｔ演算を実行して量子化装置５１６にデータを出力し、
量子化装置５１６はそのデータに対して実行して量子化
を行ない、圧縮データメモリ５１７に量子化されたデー
タを出力する。再び、ＤＣＴ演算装置５１３とＬＯＴ演
算処理１により、元データからＤＣＴ，ＬＯＴ演算を行
って、１ブロックライン分のデータをブロックラインバ
ッファＡ５１４に書込む。そして、ブロックラインバッ
ファＢ５１５とブロックラインバッファＡ５１４に対
し、縦方向ＬＯＴ演算を行ない、量子化を行なう。ま
た、逆方向については、画像データメモリ１２⇔圧縮デ
ータメモリ１７、ＤＣＴ⇔逆量子化、ＬＯＴ⇔ＩＬＯ
Ｔ、量子化⇔ＩＤＣＴと変更するだけで基本的な動作は
同じである。

【０００６】図５０は上記ＬＯＴ演算装置１の演算をＡ
ＬＵを使用して行なう場合の回路構成を示す図である。
すなわち、従来のＬＯＴ回路は図５０に示すようにＡＬ
Ｕ６２１を用いた構成となっており、６２２，６２３の
メモリには、ＤＣＴ処理された画像データのブロックが
入っている。ＡＬＵ６２１は、それらのデータを読み込
み演算を行って出力する。同時に、その値を中間値とし
て、メモリ６２４に蓄える。そして、再びメモリ６２
２，６２３からデータを読み込んで演算を行って出力
し、先に蓄えておいた中間データと演算を行って出力す
るとともに、再び中間値としてメモリ６２４に蓄えてお
く。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うなＬＯＴ演算装置にあっては、ベクトル回転を行なう
ためのＺステージを２つ有する構成となっていたため、
図４８に示す逆ＬＯＴ時には２つのＺステージが使用さ
れるものの、図４７に示すＬＯＴ時には２つあるＺステ
ージのうち１つしか使用されず、動作に関係しない無駄
な回路が存在することとなって回路規模が大きくなると
いう欠点があった。すなわち、Ｚステージを構成するバ
タフライ演算器は図４５に示すように演算と加減算を行
っており、特に乗算が入るので回路規模は加減算を行な
うＹステージに比べかなり大きなものとなっている。従
来はこのような回路規模の大きいベクトル回転用のＺス
テージを２つ用意しなければならず、しかもＬＯＴ時に
はＺステージの１つしか使用しないため回路の使用効率
が悪く回路規模の減少が図れないという問題点があっ
た。

【０００８】また、従来の符号化データ処理装置にあっ
ては、ＬＯＴ演算を行なう際、１次元（横）ＬＯＴ演算
（ＬＯＴは基本的に１次元である）を行った後、１次元
（縦）ＬＯＴ演算を行って２次元の画像データを得る構
成となっていたため、２次元ＤＣＴ演算部から出力され
たデータを量子化演算部で量子化する前に、ＬＯＴ演算
部で１次元処理を２回繰り返さなければならず、そのた
めＤＣＴ演算部の動作を１次元ＬＯＴ演算が２次元目の
処理を終了するまで休ませなければならないこととなり
演算時間の短縮化が図れないばかりかタイミングのとり
方が難しいという問題点があった。例えば、図４９にお
いてはＤＣＴ演算装置５１３と、量子化装置５１６が同
時に動作することがなく、画像データ処理装置５１１全
体としての処理時間が長くなってしまうという欠点があ
る。

【０００９】さらに、前述したＬＯＴ演算装置にあって
は、ＡＬＵを用いてＬＯＴ演算を行なう構成となってい
たため、図５０に示すようなＡＬＵ６２１を用いた構成
とした場合、上述したようにメモリ６２２，６２３，６
２４へのアクセス回数が非常に多くなり、またそれに伴
って、アドレス、バス等の制御が複雑となって結果とし
て回路規模が非常に大きくなり、実行時間も長くなると
いう問題点があった。

【００１０】そこで、本発明は、小さな回路規模によっ
てＬＯＴ及び逆ＬＯＴ演算を実行することが可能な符号
化データ処理装置を提供することを目的としている。

【００１１】また、本発明は、画像処理時間を大幅に短
縮することができる符号化データ処理装置を提供するこ
とを目的としている。

【００１２】さらに、本発明は、小さな回路規模で高速
なＬＯＴ及び逆ＬＯＴ演算を実行することが可能な符号
化データ処理装置を提供することを目的としている。

【００１３】

【課題を解決するための手段】上記目的達成のため、請
求項１記載の発明は、画像データを記憶する画像データ
記憶手段と、前記画像データ記憶手段に接続され、前記
画像データ記憶手段の画像データに対して離散コサイン
変換または逆離散コサイン変換を実行する離散コサイン
変換手段と、前記離散コサイン変換手段に接続され、Ｌ
ＯＴ時に１つのブロックのデータを２次元演算し、ＩＬ
ＯＴ時に複数のブロックのデータを２次元演算する第１
演算手段と、ＩＬＯＴ時に１つのブロックのデータを２
次元演算し、ＬＯＴ時に複数のブロックのデータを２次
元演算する第２演算手段とを有し、隣接ブロック間のデ
ータを重ね合わせる基関数を用いて重合直交変換または
逆重合直交変換を実行する演算手段と、ＬＯＴ時に、前
記第１演算手段の出力データを少なくとも２ブロック分
記憶し、ＩＬＯＴ時に、前記第２演算手段の出力データ
を少なくとも２ブロック分記憶する記憶手段と、前記演
算手段に接続され、入力データの量子化または逆量子化
を行なう量子化手段とを備え、ＬＯＴ時に前記第２演算
手段は前記記憶手段に記憶された２ブロック分のデータ
を順次読み出して、２ブロック分のデータに対し順次２
次元演算を実行し、ＩＬＯＴ時に前記第１演算手段は前
記記憶手段に記憶された２ブロック分のデータを順次読
み出して、２ブロック分のデータに対して順次２次元の
演算を実行するようにしている。

【００１４】

【作用】本発明では、ＬＯＴ演算処理が、１つのブロッ
クの中で閉じて演算可能な第１演算手段と、複数のブロ
ックによって演算可能な第２演算手段とを含むように分
割され、夫々演算手段が２次元演算を実行する。そし
て、ＬＯＴ時には記憶手段に記憶された２ブロック分の
データが順次読み出されて、２ブロック分のデータに対
し順次２次元演算が実行され、ＩＬＯＴ時には記憶手段
に記憶された２ブロック分のデータが読み出されて、２
ブロック分のデータに対して順次２次元の演算が実行さ
れる。従って、２次元ＤＣＴ演算手段から出力されたデ
ータはそのまま２次元の形でＬＯＴ演算された後、量子
化手段で量子化または逆量子化されることとなってデー
タが滞ることがなくなり、高速なデータ処理が実現され
る。

【００１５】

【実施例】以下、本発明を図面に基づいて説明する。（第１実施例）図１〜図１１は本発明に係る符号化デー
タ処理装置の第１実施例を示す図である。先ず、構成を
説明する。図１はＬＯＴ演算装置の演算部を示すブロッ
ク図である。図１において、ＬＯＴ演算装置２１は、あ
る１つのブロックのデータのみを用いて（閉じて）演算
（アダマール変換）が可能なＹ₁ステージ２２と、２つ
のブロックのデータが揃って初めて演算（アダマール変
換）ができるＹ₂ステージ２３と、このＹ₁ステージ２２
とＹ₂ステージ２３のオッド間に挿入され、次のブロッ
クラインの演算が終了するまで一時的にＹ₁ステージか
らのオッド成分のデータ（逆ＬＯＴ時はＹ₂ステージか
らのオッド成分のデータ）を蓄える１ブロックラインメ
モリ２４と、ベクトル回転を行なうためのＺステージ２
５と、データの流れを切換えるスイッチ２６〜３３と、
スイッチ切り替え回路４０とにより構成されている。

【００１６】上記スイッチ切換回路４０は、スイッチ２
６〜３３を切換えてＬＯＴ時とＩＬＯＴ時でデータの流
れを切換える。スイッチ２６〜３３は例えばバスの切換
えでデータの流れを切り換えるものであり、物理的又は
電気的にバスの接続関係を切換えることができれば、そ
の構成は特に限定されない。例えば、トランジスタスイ
ッチ等を使用できる。

【００１７】以下、Ｙ₁ステージ２２、Ｙ₂ステージ２３
及びＺステージ２５について図２〜図９を用いて具体的
に説明する。上記Ｚステージ２５はＬＯＴ時の演算を図
２に、逆ＬＯＴ時の演算を図３に示すように入力された
データの奇数成分を回転させるためのもので、そのバタ
フライ演算は図７に示される。図７中のｋはベクトル回
転を与えるための係数で例えば０．１３，０．１６に設
定される。このＺステージ２５は、図４０で示した従来
のＺステージと同様のものであるが、個数は１つだけで
ある。また、上記Ｙ₁ステージ２２及びＹ₂ステージ２３
は、図２に示すＹステージ（このＹステージは図４０と
図４６に示される従来のＹステージ１１に相当する）を
図８及び図９に示すような２つのステージに分割したも
のであり、ＬＯＴ時に１つのブロックの中で閉じて（１
つのブロックのデータのみを用いて）演算（アダマール
変換）できる演算ユニットがＹ₁ステージ２２（第１演
算処理部）、ＬＯＴ時に異なるブロックのデータについ
てのＹ₁ステージ２２による演算結果が揃って初めて演
算（アダマール変換）できる演算ユニットがＹ₂ステー
ジ２３（第２演算処理部）である。１ブロックラインメ
モリ２４にはあるブロックにおけるＹ₁ステージの演算
結果を次のブロックにおけるＹ₁ステージの演算が終了
するまで一時的に蓄えておくためのメモリである。な
お、図４〜図７は各ステージにおける各種バタフライ演
算を示すものであり、前記図４２〜図４５のバタフライ
演算と同様の演算内容を表している。

【００１８】次に、本実施例の動作を説明する。ＬＯＴ演算時の動作（図１０参照）図１０はＬＯＴ時のデータの流れを示す図である。先
ず、図２に示すようにＤＣＴ演算出力のＦ₀〜Ｆ₇は、Ｙ
₁ステージ２２によってアダマール変換され、Ｇ₀〜Ｇ₇
となる。このうちイーブン側Ｇ₀，Ｇ₂，Ｇ₄，Ｇ₆（以
下、Ｇｅと表す）は、直接Ｙ₂ステージ２３に入力され
る。また、オッド側Ｇ₁，Ｇ₃，Ｇ₅，Ｇ₇（以下、Ｇｏと
表す）は、次のブロックを演算したときのイーブンと加
減算しなければならないからＹ₂ステージ２３における
演算の時点を揃えるために一時的に１ブロックラインメ
モリ２４の中に蓄えておく。続いて、次のタイミングで
ＤＣＴ演算出力に基づくブロックデータＦ₀’〜Ｆ₇’
が、Ｙ₁ステージ２２によってアダマール変換されて、
Ｇ₀’〜Ｇ₇’となる。Ｇｅ，Ｇｏと同様にＧｅ’は直接
Ｙ₂ステージ２３に入力され、Ｇｏ’は、１ブロックラ
インメモリ２４に蓄えられる。Ｇｅ’をＹ₂ステージ２
３に入力すると同時に１ブロックラインメモリ２４に記
憶されていたＧｏをＹ₂ステージ２３に入力し、Ｙ₂ステ
ージ２３がＧｏとＧｅ’にアダマール変換を実行する。
すなわち、異なったブロックのデータ間の演算はＬＯＴ
時には、Ｙ₂ステージ２３で行なう。そして、Ｙ₂ステー
ジ２３の出力Ｈ₀〜Ｈ₇をＺステージ２５に入力し、Ｚス
テージ２５でＬＯＴ演算の結果であるＹ₀〜Ｙ₇を得る
（図２参照）。ところで、Ｙ₂ステージ２３にＹ₁ステー
ジ２２出力が入力されるときにメモリアクセスが加わっ
た分だけ、実行時間が遅くなるように考えられるが、実
際にはＬＯＴ演算は、上記演算の繰り返しであるため、
トータル時間としては、従来と殆ど変化がない。

【００１９】逆ＬＯＴ演算時の動作（図１１参照）図１１は逆ＬＯＴ時のデータの流れを示す図である。入
力データＹ₀’〜Ｙ₇’は、Ｚステージ２５によって
Ｊ₀’〜Ｊ₇’に変換され、Ｙ₂ステージ２３はさらに、
Ｊ₀’〜Ｊ₇’をＫ₀’〜Ｋ₇’に変換する。Ｚステージ２
５で回転を行なうのはオッド側データだけでイーブン側
のデータはそのまま出力される。ＩＬＯＴ時のＺステー
ジ２５では、奇数番のデータ入力及び出力を１→７，３
→５，５→３，７→１のように捻ってやると、ＬＯＴ時
のハードウェアと同一のハードウェアでＩＬＯＴ時のデ
ータを処理できる。そして、Ｚステージ２５により回転
されたオッド側のデータと、そのまま供給されるイーブ
ン側のデータに対してＹ₂ステージ２３による演算（ア
ダマール変換）を行なう。ここで、Ｚステージではイー
ブン側のデータには何も演算を行っていないのだが、便
宜上図１１ではＺステージ２５にはイーブン側のデータ
も入力されている。そして、前記ＬＯＴ時のＹ₁ステー
ジ２２の出力と同じように、Ｋｅ’は、直接Ｙ₁ステー
ジ２２に入力し、Ｋｏ’は１ブロックラインメモリ２４
に蓄えておく。同様に、続く入力データをＺステージ２
５、Ｙ₂ステージ２３によってＫ₀〜Ｋ₇に変換し、Ｋｅ
は、直接Ｙ₁ステージ２２へ入力し、Ｋｏは１ブロック
ラインメモリ２４に蓄えてやる。Ｋｅと共にメモリ２４
に蓄えておいたＫｏ’データをＹ₁ステージ２２に入力
する。そしてＹ₁ステージ２２の演算を実行させること
によって、ＩＬＯＴ出力Ｆ₀〜Ｆ₇を得る。すなわち、Ｉ
ＬＯＴ時には、異なったブロック間の演算はＹ₁ステー
ジ２２が受け持つこととなる。

【００２０】以上説明したように、第１実施例ではＬＯ
Ｔ演算のＹステージをＹ₁ステージ２２とＹ₂ステージ２
３に分割するとともに、Ｙ₁ステージ２２とＹ₂ステージ
２３の間に次のブロックラインの演算が終了するまでデ
ータを蓄える１ブロックラインメモリ２４を設ける。よ
って、Ｙ₁ステージ２２、Ｙ₂ステージ２３における処理
が８入力単位で完結する。また、ＬＯＴ時とＩＬＯＴ時
とでそれぞれ異なったステージによってブロック間の演
算が行なわれるのでＺステージ２５を１つにすることが
できる。従って、Ｚステージの回路規模を従来に比して
半減させることができる。また、１ブロックラインメモ
リ２４もイーブン側のデータのみを蓄えればよいのでメ
モリ容量も減少させることができる。

【００２１】（第２実施例）図１〜図１１に示す符号化
データ処理装置は、ＬＯＴ演算を行なう際、１次元
（横）ＬＯＴ演算（ＬＯＴは基本的に１次元である）を
行った後、得られたデータについて再び１次元（縦）Ｌ
ＯＴ演算を行って２次元の画像データを得る。このた
め、２次元ＤＣＴ演算部から出力されたデータを量子化
演算部で量子化する前に、ＬＯＴ演算部で１次元処理を
２回繰り返さなければならない。そのため２次元ＤＣＴ
演算部の動作を１次元ＬＯＴ演算が２次元目の処理を終
了するまで休ませなければならないこととなり演算時間
の短縮化が図れないばかりかタイミングのとり方が難し
いという問題点がある。そこで第２の実施例では、画像
処理時間を大幅に短縮することができる符号化データ処
理装置を提供する。

【００２２】以下、本実施例を図面に基づいて説明す
る。原理説明先ず、本実施例の基本的な考え方を説明する。本実施例
は、ＬＯＴ演算装置を１つのブロックの中で閉じて（１
つのブロックのデータを用いて）演算（アダマール変
換）可能な第１演算処理部Ｘと、複数のブロックのデー
タを用いて演算を行なう第２演算処理部Ｙと、ベクトル
回転を行なう第３演算処理部Ｚとに３分割し、その夫々
の演算処理部で２次元演算を行なうようにして高速デー
タ処理を実現しようとするものである。このため、ＬＯ
Ｔ演算装置を図１２に示すようにＸ演算部、Ｙ演算部、
Ｚ演算部の３つの部分に分割して夫々の部分で２次元の
演算を行なうようにする。また、図１３はＺ演算部にお
ける回転処理の演算内容（１次元分）を示す図であり、
図１４及び図１５は図１２におけるＸ演算部、Ｙ演算部
の詳細（１次元分）を示す構成図である。

【００２３】次に、図１６〜図２１を参照して本実施例
に係る画像データ処理装置の具体的な構成と動作を説明
する。図１６は画像データ処理装置のＬＯＴ演算装置を
示すブロック図である。図１６において、ＬＯＴ演算装
置１２１は、２次元のアダマール変換を行なう２次元Ｘ
演算部１２２と、２次元のアダマール変換を行なう２次
元Ｙ演算部１２３と、この２次元Ｘ演算部１２２と２次
元Ｙ演算部１２３との間に挿入され、２次元Ｘ演算部１
２２と２次元Ｙ演算部１２３とのデータのやりとりを制
御すると共にデータを１ブロックライン分ディレイする
ための１ブロックラインメモリＡ１２４，Ｂ１２５，Ｃ
１２６と、ベクトル回転を行なうための２次元Ｚ演算部
１２７とにより構成されている。上記２次元Ｘ演算部１
２２は、ＬＯＴ時には、１つの画像ブロックのデータに
ついての加減算を行なうので、ＤＣＴの出力を直接処理
することができる。また、逆方向時には２つのブロック
ラインのデータに対し演算を行なうため、ブロックライ
ンメモリのデータを読み込んでデータ演算処理を行な
う。２次元Ｙ演算部１２３は、順方向時には、２つのブ
ロックラインのデータに対して演算を行ない、２次元Ｚ
演算部１２７にデータを出力し、逆方向時には、２次元
Ｚ演算部１２７からの出力を直接処理してブロックライ
ンメモリＡ１２４，Ｂ１２５，Ｃ１２６にデータを書き
込む。２次元Ｚ演算部１２７は、順方向時には、２次元
Ｙ演算部１２３からのデータを、逆方向時には量子化装
置からの量子化データを処理する。

【００２４】図１７は２次元Ｘ演算部１２２の構成図で
あり、２次元Ｙ演算部１２３も同一の回路構成となって
いる。図１７において、２次元Ｘ演算部１２２は、デー
タを一時的に保持するデータラッチＡ１３１，Ｂ１３
２，Ｃ１３３，Ｄ１３４と、データラッチＡ１３１，Ｂ
１３２，Ｃ１３３，Ｄ１３４にラッチされたデータを加
減算する加減算器１３５，１３６と、加減算器１３５，
１３６の出力を加算する加算器１３７と、加減算器１３
５，１３６の出力を減算する減算器１３８と、加算器１
３７からのデータと減算器１３８からのデータを選択し
て出力するデータセレクタ１３９とにより構成されてい
る。上記データセレクタ１３９は入力されたデータを選
択して出力する機能に加えて入力されたデータを１／２
倍する演算機能を備えている。

【００２５】８×８画素のブロックに対してＤＣＴの出
力は６４個となる。このため、Ｘ演算部１２２において
は、図１７の構成が１６セット配置され、それぞれ、Ｄ
ＣＴの出力のうち、対応する４つを入力する。同様に、
Ｙ演算部１２３においても、図１７の構成が１６セット
配置される。なお、Ｘ，Ｙ演算部１２２，１２３におい
て、図１７の回路を所定数配置し、入力データを時分割
処理しても良い。

【００２６】図１９は２次元Ｚ演算部１２７の構成図で
ある。上記２次元Ｚ演算部１２７は入力されたデータの
奇数成分を回転させるためのもので、そのバタフライ演
算は前記図１３に示される。図１３中のθはベクトル回
転を与えるための係数で例えば０．１３，０．１６に設
定される。この２次元Ｚ演算部１２７は、具体的には、
図１９に示すように２つの１次元Ｚ演算部１４１，１４
２と、２つのブロックラインメモリＡ１４３，Ｂ１４４
から構成されており、それぞれのＺ演算部１４１，１４
２が縦方向と横方向のＺ演算を受け持つ。２つのブロッ
クラインメモリＡ１４３，Ｂ１４４は２次元目の演算を
行なう場合に必要なデータを保持するために設けられて
いるものである。ブロックラインメモリＡ１４３とブロ
ックラインメモリＢ１４４はＺ演算部１４１の出力夫々
を１ブロック毎に切り換えて記憶する。ブロックライン
メモリＡ１４３又はブロックラインメモリＢ１４４にＺ
演算部１４１の出力データを記憶している際に、Ｚ演算
部１４２はバッファ１４４Ｂ又は１４３Ａに記憶された
データに対し、２次元目のＺ演算を施す。ここで、Ｚ演
算は、逆方向時には入力されたデータの奇数成分１，
３，５，７を１⇔７，３⇔５というように切り換えて行
なわれる。

【００２７】次に、本実施例の動作を説明する。ＬＯＴ演算装置全体の動作上記順方向及び逆方向の各ブロックの動作は図２０及び
図２１で示される。例えば、順方向の場合、図２０に示
すように２次元Ｘ演算部１２２は、ＤＣＴ装置からの入
力をブロックラインメモリＡ１２４，Ｂ１２５，Ｃ１２
６に順番に書き込む。２次元Ｙ演算部１２３は、ブロッ
クラインメモリ２つからデータを読み込み、２次元処理
を行って２次元Ｚ演算部１２７へと出力する。なお、リ
ード・ライトが一度にできるメモリを使用する場合は必
ずしも上記動作による必要はない。

【００２８】２次元Ｘ演算部及び２次元Ｙ演算部の動作
（図１７参照）先ず、順方向時を説明する。データラッチＡ１３１にａ
（ｉ，ｊ）データがラッチされ、またデータラッチＢ１
３２にａ（ｉ，ｊ＋１）、データラッチＣ１３３にａ
（ｉ＋１，ｊ）、データラッチＤ１３４にａ（ｉ＋１，
ｊ＋１）の各データがラッチされ、加減算器１３５，１
３６は共に加算器として動作するものとすると、加減算
器１３５，１３６から夫々ａ（ｉ，ｊ）＋ａ（ｉ，ｊ＋
１），＋ａ（ｉ＋１，ｊ）＋ａ（ｉ＋１，ｊ＋１）が出
力され、加算器１３７及び減算器１３８からは、夫々ａ
（ｉ，ｊ）＋ａ（ｉ，ｊ＋１）＋ａ（ｉ＋１，ｊ）＋ａ
（ｉ＋１，ｊ＋１）とａ（ｉ，ｊ）＋ａ（ｉ，ｊ＋１）
−ａ（ｉ＋１，ｊ）−ａ（ｉ＋１，ｊ＋１）が出力され
る。加算器１３７の出力が変換後のｂ（ｉ，ｊ）成分で
あり、減算器１３８のデータがｂ（ｉ＋１，ｊ）成分で
ある。次いで、加減算器１３５，１３６を減算器として
動作させた時には加算器１３７及び減算器１３８からの
出力はｂ（ｉ＋，ｊ＋１），ｂ（ｉ＋１，ｊ＋１）とな
る。なお、上記ｉ，ｊは偶数とする。

【００２９】具体的に説明すると、例えば、あるブロッ
クのデータa00，a01，a10，a11(i=0，j=0)はＸ演算部１
２２により次式に従ってa00′，a01′，a10′，a11′に
変換される。 a00′＝（a00＋a01＋a10＋a11）／２ a01′＝（a00＋a01−a10−a11）／２ a10′＝（a00−a01＋a10−a11）／２ a11′＝（a00−a01−a10＋a11）／２さらに、上記動作を１つのブロック内の全てのｉとｊ
（共に偶数）について実行することにより、例えば、図
１８に示される４つのブロックＡ〜ＤはブロックＡ′〜
Ｄ′に変換される。

【００３０】図２０に示されるように、Ｘ演算部１２２
の出力はブロックライン単位で、ブロックラインメモリ
１２４〜１２６に記憶される。そして、次の、ブロック
ラインについてＸ演算部１２２が動作している際に、Ｙ
演算部１２３はブロックラインメモリ１２４〜１２６か
ら４つのブロックＡ′〜Ｄ′により得られるブロック
Ｈ′を読み出す。ブロックＨ′は次のように表せる。 a11′,a13′,a15′,a17′,b10′,b12′,b14′,b16′ a31′,a33′,a35′,a37′,b30′,b32′,b34′,b36′ a51′,a55′,a55′,a57′,b50′,b52′,b54′,b56′ a71′,a77′,a75′,a77′,b70′,b72′,b74′,b76′ Ｈ′＝c11′,c13′,c15′,c17′,d10′,d12′,d14′,d1
6′ c31′,c33′,c35′,c37′,d30′,d32′,d34′,d36′ c51′,c53′,c55′,c57′,d50′,d52′,d54′,d56′ c71′,c73′,c75′,c77′,d70′,d72′,d74′,d76′

【００３１】Ｙ演算部１２３は読み出したブロックＨ′
に対し、２次元のアダマール変換を実行する。その具体
的な変換動作は上述のＸ演算部１２２の動作と同一であ
る。Ｙステージの出力はＺ演算部１２７に供給される。
このようにして、隣接する４つのブロックについて、Ｘ
演算部１２２、Ｙ演算部１２３、Ｚ演算部１２７による
処理が順次実行される。

【００３２】一方、逆方向時は上記ａ（ｉ，ｊ）を（ｉ
−１，ｊ＋１）に、上記ａ（ｉ，ｊ＋１）をａ（ｉ−
１，ｊ＋８）に、上記ａ（ｉ＋１，ｊ）をａ（ｉ，ｊ＋
１）に、上記ａ（ｉ＋１，ｊ＋１）をａ（ｉ，ｊ＋８）
に夫々変更する。ここで、加算器１３７及び減算器１３
８の出力はデータラッチＡ１３１〜Ｄ１３４の入力に対
して２倍のレンジとなっているので、データセレクタ１
３９において１／２倍してゲンイ調整の演算を行なう必
要がある。すなわち、２次元Ｘ演算部２２及び２次元Ｘ
演算部１２３の夫々の演算部において２次元演算を行っ
ているので、各演算部から整数の形で演算結果が出力さ
れることとなる。また、２次元Ｘ演算部１２２と２次元
Ｙ演算部１２３は同一の回路で構成できる。従って、何
れか１つの演算部についてのみデバッグを行なえばよく
デバッグが非常に効率良くできる。

【００３３】以上説明したように、第２実施例ではＬＯ
Ｔ装置を１つのブロックの中で閉じて演算可能な２次元
Ｘ演算部１２２と、複数のブロックによって演算可能な
２次元Ｙ演算部１２３と、ベクトル回転を行なう２次元
Ｚ演算部１２７とに３分割し、その夫々の演算処理部で
２次元演算を行なうようにしているので、２次元ＤＣＴ
装置から出力されたデータをそのまま２次元でＬＯＴ演
算して量子化装置に出力することができ、ＤＣＴ装置の
動作を１次元ＬＯＴ演算が２次元目の処理を終了するま
で休ませなければならないといったデータの滞りを防止
して演算処理を格段に向上させることができる。また、
ＤＣＴ装置、ＬＯＴ演算装置、量子化装置を同時に動作
させることが可能であるからタイミング的に非常に調整
が容易となり高速な画像圧縮装置が実現できる。なお、
上述した効果は逆方向、すなわちデータ伸長でも生ずる
ことはいうまでもなく、画像データの圧縮／伸長を行な
う画像データ処理装置に適用するとその画像処理時間を
大幅に短縮することができる。

【００３４】（第３実施例）前記図３２に示すＬＯＴ演
算装置にあっては、上述したように比較的小さな回路で
高速に符号化データを処理することができるが、ＡＬＵ
を用いてＬＯＴ演算を行なう構成となっていたため、図
３２のメモリ６２２，６２３，６２４へのアクセス回数
が多くなり、またそれに伴って、アドレス、バス等の制
御が複雑となって結果として回路規模がまだ大きいとい
う問題点があった。そこで第３の実施例による符号化デ
ータ処理装置では、所定クロックによってデータを順次
移動させるシリアル演算によってＬＯＴ演算、逆ＬＯＴ
演算を実行して、更に小さな回路規模で、ＬＯＴ処理を
行なう符号化データ処理装置を提供する。

【００３５】以下、本実施例を図面に基づいて説明す
る。図２２〜図３９は本発明に係る符号化データ処理装
置の一実施例を示す図である。先ず、構成を説明する。
図２２はＬＯＴ演算装置のデータ演算部を示す構成図で
ある。図２２において、２３１は所定の加減算処理を行
なうＹステージ、２３２はベクトル回転を行なうための
Ｚステージである。Ｚステージ２３２はＬＯＴ時の演算
を図２２に、逆ＬＯＴ（ＩＬＯＴ）時の演算を図２３に
示すように入力されたデータの奇数成分を回転させるた
めのもので、そのバタフライ演算は前述の図７で示され
る。図７中のｋはベクトル回転を与えるための係数で例
えば０．１３，０．１６に設定される。

【００３６】図２４〜図３６は、本実施例に係る符号化
データ処理装置のデータ変換部及び量子化部を示す構成
図である。図２４において、２４１はＬＯＴ演算装置２
４０のデータ変換部、２４２はその量子化部であり、デ
ータ変換部２４１の演算係数（同図中○で囲んだ数値）
であるcos０．１３πとsin０．１３π，cos０．１６π
とsin０．１６πの比は数１に示すような整数の比によ
って近似される。

【数１】

【００３７】なお、整数の比は必ずしもこのような比で
ある必要はなく、もっと桁数の多い比を用いて、より正
確な比に置き換えるようにしてもよい。また、整数比に
よる演算では、本来行なわれるべき演算とは、ゲインが
異なってしまうので量子化演算によってそのゲインの差
を吸収するようにする。例えば、ｘ₁及びｘ₂によって作
られる値ｚは、７²＋３²＝５８であるから、実際にsin,
cosを用いて計算したよりも、（５８）^1/2倍された数２
に示す値となっている。

【数２】なお、この補正数値は数２に示すような近似から作られ
たものであり、必ずしもこの値である必要はない。

【００３８】本実施例の場合では、このような演算の出
力が次段の演算の入力となっているため、図２４の
ｚ₁，ｚ₂，ｚ₃でゲインあわせの演算を一度行ってい
る。なお、この場合のゲイン合わせとは入力データ同士
のゲインが一致しているということであって出力データ
のゲインがあっているという意味ではない。この入力同
士のゲインの比は数３、数４で示される。

【数３】

【数４】

【００３９】上記数３、数４を満たす例として図２４で
はｚ₁：ｚ₂：ｚ₃＝５：３８：３９２と設定している。
なお、これは、一つの例であって必ずしもこのような数
値とする必要はない。

【００４０】また、ゲインを整数の比として表したこと
によって生ずる各出力ゲインの変化分は量子化部２４２
において吸収する。すなわち、データ変換部２４１の演
算係数を整数の比に置き換え、これによって変化したゲ
インを量子化部２４２で修正するようにする。

【００４１】図２５はデータ圧縮装置の逆変換における
逆データ変換部及び量子化部を示す図であり、図２４の
逆変換を行なう例を示している。図２５において、２５
１はＬＯＴ演算装置２４０の逆量子化部、２５２は逆デ
ータ変換部である。逆変換の場合も図２４の場合と同様
に逆データ変換部２５２の演算係数を図２５中○で囲ん
だ数値で示すように整数の比に置き換え、これにより生
じたゲインの変化を逆量子化部２５１で吸収（補償）す
るように調整する。

【００４２】本実施例はＬＯＴ及び逆ＬＯＴ演算を以下
に説明するシリアル演算によって行なう。先ず、基本的
な考え方として数１に示すように整数の比で示された値
を、数５に示すように２つのべき（すなわち、２のｎ
乗）の和又は差で表すようにする。

【数５】数５に示すように数値を２のべきで表現する理由はシリ
アルの回路による演算を実現するためである。すなわ
ち、図２６において、符号２７１は、クロック入力信号
に応答し、入力信号を１クロック遅れた出力とするＦＦ
（フリップフロップ）からなる１タイムディレイユニッ
トを表すものとすると、１タイムディレイユニット２７
１を通って出てくる出力と１タイムディレイユニット２
７１を通らずに直接出てくる出力とを比較すると前者が
後者より１クロック分遅い。ここで、１タイムディレイ
ユニット２７１はシフトレジスタが並んだようなもので
あり、例えばＬＳＢ側から順にデータが入力されている
ものとすると、１クロック遅く出てくるということは２
倍されたことを意味する。同様に、８倍しようとする場
合には上記１タイムディレイユニット２７１を図２７に
示すように３つ並べて３クロック遅らせるようにすれば
２³で８倍となる。本実施例では上記ユニットを組み合
わせて加減算を行なうことでシリアル演算回路を実現す
る。

【００４３】図２８は乗算部のシリアル演算構成を示し
たものであり、図２８は入力データを３８倍する場合の
例である。先ず、３８を数６の形に分解する。

【数６】数６において、ある数値ｘを３２倍するということは、
ｘを左（ＭＢＳ方向）へ５回シフトすることであり、図
２８では、５段の１タイムディレイユニット２７１を通
過させることによって実現される。また、数６で示され
る２×（２＋１）は、実際には、６であるから、４＋２
と表してもよい。しかし、図２８のフルアダー２７２が
１タイムディレイユニットを持っており、入力データを
２倍するため、２×（２＋１）という表現形式を採用し
た。以上のような回路構成をＺステージ全体に対してと
ったのが図２９であり、図２４のデータ変換部２４１を
シリアル演算で行なうための回路構成図である。また、
図３０〜図３２は図２９中の各ユニットを示す図であ
り、図３０はＦＦからなる１タイムディレイユニット２
７１を、図３１は加算（ａ＋ｂ）を行なう１タイムディ
レイユニットフルアダー（内部Carry Type）２７２を、
図３２は減算（ａ−ｂ）を行なう１タイムディレイユニ
ットフルサブストラクタ（内部Borrow type）２７３を
それぞれ示している。また、図２９には、小数点の位置
合わせのために、演算に関係しない１タイムディレイユ
ニットが付け加えてある。例えば、前記図２４のデータ
変換部２４１のｘ₁における整数値７は（４＋２＋１）
で表されるから図２９では１つの１タイムディレイユニ
ット２７１及び２つのフルアダー２７２を組み合わせて
構成されている。同様に、前記図２４に示した数値は全
て図２９に示すようなシリアル回路にて実現でき、ＬＯ
Ｔをシリアル演算により実現することができる。この場
合の各ユニット２７１，２７２，２７３はＦＦが１つ程
度の極めて小さい回路で実現できることからＬＯＴ演算
装置全体の回路規模も小さくすることができる。

【００４４】また、逆ＬＯＴ時も上述したＬＯＴ時と同
様のシリアル演算を行なうことができる。図３３は前記
図２５の逆データ変換部２５２をシリアル演算で行なう
ようにした回路構成図であり、図２９と同様のシリアル
演算が実行される。

【００４５】図３４は図２９のシリアル演算回路に図３
５に示す９ビット（sign＋Data８）のデータを入力した
時のタイミングチャートである。図３４に示すように９
ビットデータの入力時には、２４（９＋１５）タイムユ
ニット経過後次の９ビットデータを入力できる。従って
データ入力の一周期は２４タイムユニットとなる。一般
的には、ｎビット入力に対して、ｎ＋１５タイムユニッ
ト周期でデータを入力できる。

【００４６】逆ＬＯＴ時について説明すると、逆ＬＯＴ
自体は前記図２２のＬＯＴのフローグラフでデータが右
から左へと流れると考えればよい（図２１参照）。また
Ｚステージ２３２、Ｙステージ２３１について考えてみ
ると、Ｚステージ２３２とＹステージ２３１はＺステー
ジ２３２のゲインを除いて、対称であるから、Ｙステー
ジ２３１とＺステージ２３２の間の１／２及びＺステー
ジ２３２のゲインは、ＬＯＴ時と同様に、予め逆量子化
時に吸収しておくようにすれば、Ｚステージ２３２とＹ
ステージ２３１を図３６に示すように組み合わせればよ
い。但し、前記図２９においてｘ₁であった入力にｙ
₇を、ｘ₃にｙ₅を、ｘ₅にｙ₃を、ｘ₇にｙ₁をそれぞれ入
力し、出力時にも同様に捻ってやるようにする。また、
逆ＬＯＴ時を考えた全体の構成図が図３７及び図３８に
示され、図３７はＬＯＴ時のデータの流れを、図３８は
逆ＬＯＴ時のデータの流れを示している。

【００４７】上述したように本実施例においては、逆Ｌ
ＯＴ時を考慮して、Ｚステージを２つ持つようにしてい
るが、図３９に示すように、Ｚステージを１つにして、
その部分にメモリを持たせるようにすれば、回路規模を
小さくすることができる。この場合、上記メモリに一度
データを蓄えるという動作が加わるため、動作の高速性
が失われるようにも考えられるが、ＬＯＴ演算を連続し
て動作される場合には常に一つ前のＺステージ通過デー
タを保持していることとなるので実行時間自体にはほと
んど変化はない。

【００４８】なお、本実施例では係数を例えば、７：３
の整数の比とする例を示したが、これには限定されず、
整数の比で表されるものであればどのような整数比でも
よい。

【００４９】また、演算係数を２のべき（２のｎ乗）の
和（差）で表現して図２９に示すようなシリアルの回路
により演算を行っているが、シリアルデータ処理が行な
われるものであればどのようなユニットの組合せでもよ
いことは勿論である。

【００５０】以上説明したように、第３実施例ではＬＯ
Ｔ及び逆ＬＯＴ演算をシリアル演算によって行なうよう
にしているので、従来ＡＬＵを用いてＬＯＴ演算を行な
う場合非常に回路規模が大きく、実行時間も長かったも
のが、極めて小さなＦＦ等の組合せからなるシリアル回
路によって実現されることになることから回路規模を大
幅に小さくすることができ、かつ高速に処理を行なうこ
とが可能になる。このように小さな回路規模で高速なＬ
ＯＴ演算処理を画像圧縮や音声圧縮を行なう符号化デー
タ処理装置に適用して好適である。

【００５１】また、本実施例ではデータ変換部２１４、
逆データ変換部２５２の演算係数を整数の比に置き換え
るとともに、そのゲインの変化を量子化部、逆量子化部
により吸収させるようにしているので、誤差を含んだ係
数による演算は量子化部において一度行なわれるのみで
ありそれ以外の演算は丸め誤差を含まない整数の比によ
って行なうことができ、小さなバス幅で高い演算精度を
得ることができるという効果がある。

【００５２】なお、上記各実施例では、符号化データ処
理装置にＤＣＴ、アダマール変換を適用しているが、こ
れら符号化方式には限定されず、ＬＯＴ演算を行なうも
のであればどのような装置にも適用できることは言うま
でもない。例えば、ハール（Harr）変換、傾斜変換（ス
ラント変換）、対称性サイン変換などを用いた符号化デ
ータ処理装置に適用することができる。

【００５３】

【発明の効果】本発明によれば、ＬＯＴ演算処理が、１
つのブロックの中で閉じて演算可能な第１演算手段と、
複数のブロックによって演算可能な第２演算手段とを含
むように分割され、夫々演算手段が記憶手段に記憶され
た２ブロック分のデータを読出して２次元演算を実行す
るようにしているので、２次元ＤＣＴ演算手段から出力
されたデータはそのまま２次元の形でＬＯＴ演算された
量子化手段に出力されることとなって（逆変換の場合は
その逆である）データが滞ることがなくなり、高速なデ
ータ処理を実現することができる。

【図面の簡単な説明】

【図１】本発明に係るＬＯＴ演算装置のブロック図であ
る。

【図２】第１実施例に係るＬＯＴ演算装置のＬＯＴ時の
演算を説明するための図である。

【図３】第１実施例に係るＬＯＴ演算装置のＩＬＯＴ時
の演算を説明するための図である。

【図４】第１実施例に係るＬＯＴ演算装置の演算素子を
示す図である。

【図５】第１実施例に係るＬＯＴ演算装置の演算素子を
示す図である。

【図６】第１実施例に係るＬＯＴ演算装置の演算素子を
示す図である。

【図７】第１実施例に係るＬＯＴ演算装置の演算素子を
示す図である。

【図８】第１実施例に係るＬＯＴ演算装置のＹ₁ステー
ジの構成図である。

【図９】第１実施例に係るＬＯＴ演算装置のＹ₂ステー
ジの構成図である。

【図１０】第１実施例に係るＬＯＴ演算装置のＬＯＴ時
のデータの流れを説明するためのブロック図である。

【図１１】第１実施例に係るＬＯＴ演算装置のＩＬＯＴ
時のデータの流れを説明するためのブロック図である。

【図１２】第２実施例に係るＬＯＴ演算装置のブロック
図である。

【図１３】第２実施例に係るＬＯＴ演算装置のバタフラ
イ演算の演算器を示す図である。

【図１４】第２実施例に係るＬＯＴ演算装置のＸ演算部
の構成図である。

【図１５】第２実施例に係るＬＯＴ演算装置のＹ演算部
の構成図である。

【図１６】第２実施例に係るＬＯＴ演算装置のブロック
図である。

【図１７】第２実施例に係るＬＯＴ演算装置の２次元Ｘ
演算部の回路構成図である。

【図１８】第２実施例に係るＬＯＴ演算装置の２次元Ｘ
演算部による変換動作を説明する図である。

【図１９】第２実施例に係るＬＯＴ演算装置の２次元Ｚ
演算部の構成図である。

【図２０】第２実施例に係るＬＯＴ演算装置の順方向の
各ブロックの動作を説明するための図である。

【図２１】第２実施例に係るＬＯＴ演算装置の逆方向の
各ブロックの動作を説明するための図である。

【図２２】第３実施例に係るＬＯＴ演算装置のＬＯＴ時
の演算を説明するための構成図である。

【図２３】第３実施例に係るＬＯＴ演算装置のＩＬＯＴ
時の演算を説明するための構成図である。

【図２４】第３実施例に係るＬＯＴ演算装置のデータ変
換及び量子化部を示す構成図である。

【図２５】第３実施例に係る逆ＬＯＴ演算装置の逆デー
タ変換及び逆量子化部を示す構成図である。

【図２６】第３実施例に係るＬＯＴ演算装置におけるシ
リアル演算を説明するための図である。

【図２７】第３実施例に係るＬＯＴ演算装置におけるシ
リアル演算を説明するための図である。

【図２８】第３実施例に係るＬＯＴ演算装置におけるシ
リアル演算を説明するための図である。

【図２９】第３実施例に係るＬＯＴ演算装置のデータ変
換部をシリアル演算回路で構成した場合の回路構成図で
ある。

【図３０】第３実施例に係るシリアル演算素子を説明す
る図である。

【図３１】第３実施例に係るシリアル演算素子を説明す
る図である。

【図３２】第３実施例に係るシリアル演算素子を説明す
る図である。

【図３３】第３実施例発明に係るＬＯＴ演算装置のシリ
アル演算するための回路構成を示すブロック図である。

【図３４】第３実施例に発明に係るＬＯＴ演算装置のシ
リアル演算のタイミングチャートである。

【図３５】第３実施例に係るＬＯＴ演算装置のシリアル
演算素子への入力データの形式を示す図である。

【図３６】第３実施例に係るＬＯＴ演算装置の逆ＬＯＴ
時のＹステージ、Ｚステージの組合せを示す図である。

【図３７】第３実施例に係るＬＯＴ演算装置のＬＯＴ時
のＹステージ、Ｚステージのデータの流れを示すブロッ
ク図である。

【図３８】ＬＯＴ演算装置の逆ＬＯＴ時のＹステージ、
Ｚステージのデータの流れを示すブロック図である。

【図３９】ＬＯＴ演算装置のＺステージを１つにした場
合の逆ＬＯＴ時のデータの流れを示すブロック図であ
る。

【図４０】従来のＬＯＴ演算装置の構成図である。

【図４１】処理されるべき画像の構成を示す図である。

【図４２】従来のＬＯＴ演算装置の演算素子を示す図で
ある。

【図４３】従来のＬＯＴ演算装置の演算素子を示す図で
ある。

【図４４】従来のＬＯＴ演算装置の演算素子を示す図で
ある。

【図４５】従来のＬＯＴ演算装置の演算素子を示す図で
ある。

【図４６】従来のＬＯＴ演算装置のＬＯＴ時のデータの
流れを説明するための図である。

【図４７】従来のＬＯＴ演算装置のＬＯＴ時のデータの
流れを説明するための図である。

【図４８】従来のＬＯＴ演算装置のＩＬＯＴ時のデータ
の流れを説明するための図である。

【図４９】従来の画像データ処理装置のブロック図であ
る。

【図５０】従来のＬＯＴ演算装置のＡＬＵを用いた回路
図である。

【符号の説明】

２１ＬＯＴ演算装置２２Ｙ₁ステージ（第１演算処理部）２３Ｙ₂ステージ（第２演算処理部）２４１ブロックラインメモリ２５Ｚステージ２６〜３３スイッチ４０スイッチ切換回路１２１ＬＯＴ演算装置１２２２次元Ｘ演算部（第１演算処理部）１２３２次元Ｙ演算部（第２演算処理部）１２４〜１２６１ブロックラインメモリ１２７２次元Ｚ演算部１３１〜１３４データラッチ１３５，１３６加減算器１３７加算器１３８減算器１３９データセレクタ１４１，１４２１次元Ｚ演算部１４３，１４４ブロックバッファ２３１Ｙステージ２３２Ｚステージ２４０ＬＯＴ演算装置２４１データ変換部２４２量子化部２５１逆量子化部２５２逆データ変換部２７１１タイムユニットディレイ２７２１タイムユニットディレイフルアダー２７３１タイムユニットディレイフルサブストラクタ

Claims

【特許請求の範囲】

【請求項１】画像データを記憶する画像データ記憶手
段と、前記画像データ記憶手段に接続され、前記画像データ記
憶手段の画像データに対して離散コサイン変換または逆
離散コサイン変換を実行する離散コサイン変換手段と、前記離散コサイン変換手段に接続され、重合直交変換
（ＬＯＴ）時に１つのブロックのデータを２次元演算
し、逆重合直交変換（ＩＬＯＴ）時に複数のブロックの
データを２次元演算する第１演算手段と、ＩＬＯＴ時に
１つのブロックのデータを２次元演算し、ＬＯＴ時に複
数のブロックのデータを２次元演算する第２演算手段と
を有し、隣接ブロック間のデータを重ね合わせる基関数
を用いて重合直交変換または逆重合直交変換を実行する
演算手段と、ＬＯＴ時に、前記第１演算手段の出力データを少なくと
も２ブロック分記憶し、ＩＬＯＴ時に、前記第２演算手
段の出力データを少なくとも２ブロック分記憶する記憶
手段と、前記演算手段に接続され、入力データの量子化または逆
量子化を行なう量子化手段とを備え、ＬＯＴ時に前記第２演算手段は前記記憶手段に記憶され
た２ブロック分のデータを順次読み出して、２ブロック
分のデータに対し順次２次元演算を実行し、ＩＬＯＴ時
に前記第１演算手段は前記記憶手段に記憶された２ブロ
ック分のデータを順次読み出して、２ブロック分のデー
タに対して順次２次元の演算を実行するようにしたこと
を特徴とする符号化データ処理装置。