JPH0148582B2 - - Google Patents
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- JPH0148582B2 JPH0148582B2 JP9316283A JP9316283A JPH0148582B2 JP H0148582 B2 JPH0148582 B2 JP H0148582B2 JP 9316283 A JP9316283 A JP 9316283A JP 9316283 A JP9316283 A JP 9316283A JP H0148582 B2 JPH0148582 B2 JP H0148582B2
- Authority
- JP
- Japan
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- output
- fft
- data
- selector
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- Prior art date
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- 238000004364 calculation method Methods 0.000 claims description 26
- 238000010586 diagram Methods 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- General Physics & Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
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- Theoretical Computer Science (AREA)
- Algebra (AREA)
- Databases & Information Systems (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Description
〔発明の技術分野〕
本発明は高速フーリエ変換（以下、「FFT」と
もいう）における入出力データのアドレスを発生
する演算装置に関する。 〔発明の技術的背景とその問題点〕 高速フーリエ変換における基数２のバタフライ
演算と呼ばれる演算を第１図に示す。同図ａ及び
ｂをそれぞれ（Ａ＋iB）、（Ｃ＋iD）という入力
データとし、またｃを（Ｘ＋iY）の係数データ
とすると出力データｄ及びｅは、 ｛Ａ＋（CX−DY）｝＋ｉ｛Ｂ＋（DX＋CY）｝
……出力データｄ ｛Ａ＋（CX−DY）｝＋ｉ｛Ｂ−（DX＋CY）｝
……出力データｅ が得られる。これがバタフライ演算である。この
ようなバタフライ演算を基本として、基数２の一
次元高速フーリエ変換における時間間引及び周波
数間引のアルゴリズムのデータの流れをそれぞれ
第２図及び第３図に示す。 ここで第２図に示すサンプル点数８、基数２の
一次元高速フーリエ変換における時間間引アルゴ
リズムにより発生するアドレスは第１表に示すよ
うになる。
もいう）における入出力データのアドレスを発生
する演算装置に関する。 〔発明の技術的背景とその問題点〕 高速フーリエ変換における基数２のバタフライ
演算と呼ばれる演算を第１図に示す。同図ａ及び
ｂをそれぞれ（Ａ＋iB）、（Ｃ＋iD）という入力
データとし、またｃを（Ｘ＋iY）の係数データ
とすると出力データｄ及びｅは、 ｛Ａ＋（CX−DY）｝＋ｉ｛Ｂ＋（DX＋CY）｝
……出力データｄ ｛Ａ＋（CX−DY）｝＋ｉ｛Ｂ−（DX＋CY）｝
……出力データｅ が得られる。これがバタフライ演算である。この
ようなバタフライ演算を基本として、基数２の一
次元高速フーリエ変換における時間間引及び周波
数間引のアルゴリズムのデータの流れをそれぞれ
第２図及び第３図に示す。 ここで第２図に示すサンプル点数８、基数２の
一次元高速フーリエ変換における時間間引アルゴ
リズムにより発生するアドレスは第１表に示すよ
うになる。
【表】
また、第３図に示す基数２の一次元高速フーリ
エ交換における周波数間引のアルゴリズムにより
発生するアドレスは第２表に示すようになる。
エ交換における周波数間引のアルゴリズムにより
発生するアドレスは第２表に示すようになる。
本発明は前記事情に鑑みてなされたもので、ビ
ツト逆転アクセスを高速に行ない得るFFTアド
レス発生装置を提供することを目的とする。 〔発明の概要〕 前記目的を達成するための本発明の概要は、レ
ジスタ機能及び数値演算機能とを少なくとも具備
する第１、第２の演算手段と、前記第２の演算手
段の出力をビツト逆転するセレクタと、前記セレ
クタの出力をシフトするバレルシフタと、前記第
１の演算手段の出力と前記バレルシフタの出力と
を加算する加算手段とを有し、ビツト逆転高速ア
クセスを行ない得ることを特徴とするものであ
る。 〔発明の実施例〕 以下本発明の一実施例について図面を参照しな
がら説明する。 第７図は本発明に係るFFTアドレス発生装置
のブロツク図である。同図７１は例えば初期値デ
ータバスであつて、第１の演算手段である例えば
数値演算回路７２及び第２の演算手段である例え
ば数値演算回路７３のそれぞれの入力側に接続さ
れる。この数値演算回路７２，７３は、それぞれ
例えば複数のレジスタと１個の数値演算器とから
構成されており、前記初期値データバス７１を介
して入力するデータを基に演算を実行するもので
あつて、数値演算回路７２の出力側は、加算手段
である例えば加算器７７の一方の入力側に接続さ
れ、また数値演算回路３３の出力側は、セレクタ
７５の入力側に接続される。 ここで前記数値演算回路７３とセレクタ７５と
の接続関係の詳細を第８図に示す（ただし便宜上
４ビツトの場合を示す。）同図に示すように数値
演算回路７３の出力側は、例えば２入力を有する
セレクタ７５の一方の入力側に接続されるととも
に、これと接続配例が逆になるビツト逆転バス７
４を介してセレクタ７５の他方の入力側に接続さ
れる。このように数値演算回路７３とセレクタ７
５とを接続することにより、例えば数値演算回路
７３の出力が「0101」であつた場合にセレクタ７
５の一方の入力側には「0101」が入力され、また
他方の入力側にはビツト逆転された「1010」が入
力される。 そして、セレクタ７５に入力する前記２系統の
データのうちいずれか一方を選択するのがセレク
タ７５（第７図）であつて、その出力側は後段に
配置されるバレルシフタ７６の入力側に接続され
る。バレルシフタ７６は前記セレクタ７５の出力
データを任意ビツト数シフト可能であつて、その
出力側は加算器７７の他方の入力側に接続され
る。この加算器７７は前記バレルシフタ７６の出
力と、前記数値演算回路７２の出力とを加算する
ものであつて、その出力側は出力データバス７８
に接続される。 また前記数値演算回路７２，７３、セレクタ７
５バレルシフタ７６及び加算器７７は、それぞれ
図示しない制御手段に接続されており予め定めら
れたプログラムに従い、その動作タイミング等が
制御されるようになつている。 次に以上のように構成されるFFTアドレス発
生装置の作用について説明する。 先ず初期値データバスを介して入力するデータ
を基に数値演算回路７２及び７３はそれぞれ演算
を実行し、その結果を出力する。数値演算回路７
２の出力は直接加算器７７に入力される。一方数
値演算回路７３の出力はセレクタ７５によつてビ
ツト逆転しない場合（すなわち、数値演算回路７
３の出力そのまま）とビツト逆転する場合とのい
ずれかが選択される。前記セレクタ７５によつて
選択されたデータはバレルシフタ７６によつてシ
フトされた後、加算器７７において前記数値演算
回路７２の出力と加算され例えば出力データバス
７８にFFTアドレスとして出力される。 次に以上説明した本発明に係るFFTアドレス
発生装置を例えば８ビツト系として、基数２の時
間間引FFTアルゴリズムを４×８の２次元デー
タに適用した例について説明する。 先ず２次元データのアドレスを第３表に示す。
同表中アドレスは８進数表示である。
ツト逆転アクセスを高速に行ない得るFFTアド
レス発生装置を提供することを目的とする。 〔発明の概要〕 前記目的を達成するための本発明の概要は、レ
ジスタ機能及び数値演算機能とを少なくとも具備
する第１、第２の演算手段と、前記第２の演算手
段の出力をビツト逆転するセレクタと、前記セレ
クタの出力をシフトするバレルシフタと、前記第
１の演算手段の出力と前記バレルシフタの出力と
を加算する加算手段とを有し、ビツト逆転高速ア
クセスを行ない得ることを特徴とするものであ
る。 〔発明の実施例〕 以下本発明の一実施例について図面を参照しな
がら説明する。 第７図は本発明に係るFFTアドレス発生装置
のブロツク図である。同図７１は例えば初期値デ
ータバスであつて、第１の演算手段である例えば
数値演算回路７２及び第２の演算手段である例え
ば数値演算回路７３のそれぞれの入力側に接続さ
れる。この数値演算回路７２，７３は、それぞれ
例えば複数のレジスタと１個の数値演算器とから
構成されており、前記初期値データバス７１を介
して入力するデータを基に演算を実行するもので
あつて、数値演算回路７２の出力側は、加算手段
である例えば加算器７７の一方の入力側に接続さ
れ、また数値演算回路３３の出力側は、セレクタ
７５の入力側に接続される。 ここで前記数値演算回路７３とセレクタ７５と
の接続関係の詳細を第８図に示す（ただし便宜上
４ビツトの場合を示す。）同図に示すように数値
演算回路７３の出力側は、例えば２入力を有する
セレクタ７５の一方の入力側に接続されるととも
に、これと接続配例が逆になるビツト逆転バス７
４を介してセレクタ７５の他方の入力側に接続さ
れる。このように数値演算回路７３とセレクタ７
５とを接続することにより、例えば数値演算回路
７３の出力が「0101」であつた場合にセレクタ７
５の一方の入力側には「0101」が入力され、また
他方の入力側にはビツト逆転された「1010」が入
力される。 そして、セレクタ７５に入力する前記２系統の
データのうちいずれか一方を選択するのがセレク
タ７５（第７図）であつて、その出力側は後段に
配置されるバレルシフタ７６の入力側に接続され
る。バレルシフタ７６は前記セレクタ７５の出力
データを任意ビツト数シフト可能であつて、その
出力側は加算器７７の他方の入力側に接続され
る。この加算器７７は前記バレルシフタ７６の出
力と、前記数値演算回路７２の出力とを加算する
ものであつて、その出力側は出力データバス７８
に接続される。 また前記数値演算回路７２，７３、セレクタ７
５バレルシフタ７６及び加算器７７は、それぞれ
図示しない制御手段に接続されており予め定めら
れたプログラムに従い、その動作タイミング等が
制御されるようになつている。 次に以上のように構成されるFFTアドレス発
生装置の作用について説明する。 先ず初期値データバスを介して入力するデータ
を基に数値演算回路７２及び７３はそれぞれ演算
を実行し、その結果を出力する。数値演算回路７
２の出力は直接加算器７７に入力される。一方数
値演算回路７３の出力はセレクタ７５によつてビ
ツト逆転しない場合（すなわち、数値演算回路７
３の出力そのまま）とビツト逆転する場合とのい
ずれかが選択される。前記セレクタ７５によつて
選択されたデータはバレルシフタ７６によつてシ
フトされた後、加算器７７において前記数値演算
回路７２の出力と加算され例えば出力データバス
７８にFFTアドレスとして出力される。 次に以上説明した本発明に係るFFTアドレス
発生装置を例えば８ビツト系として、基数２の時
間間引FFTアルゴリズムを４×８の２次元デー
タに適用した例について説明する。 先ず２次元データのアドレスを第３表に示す。
同表中アドレスは８進数表示である。
【表】
ここで、例えば前記アドレス空間のデータにお
いて、横方向のデータに、アドレスの下位３ビツ
トをビツト逆転の対象とするFFTアルゴリズム
を適用すれば、横方向の１次元FFTが実現でき、
さらに縦方向のデータに、アドレスの上位２ビツ
トをビツト逆転の対象とするFFTアルゴリズム
を適用すれば、２次元FFTが実現できる。 次にこのような２次元データにおいて、本発明
に係るFFTアドレス発生装置により、前記アド
レス空間横方向についてビツト逆転を行なつた場
合に発生するFFT入力データアドレスを第４表
に示す。また変数時間ｔを連続させ、かつビツト
逆転を行なわない場合に発生するFFT入力デー
タアドレスを第５表及び第６表に示す。ここで、
第４表〜第６表における数字は時間以外すべて８
進数であつて、Ｒは実部（REAL PART）の先
頭番地を意味し、またＩは虚部（IMAGINARY
PART）の先頭番地を意味する。 第４表〜第６表に関して時間Ｔは、 Ｔ＝48T0＋ｔ ……(1) の関係にある。そしてT0＝０、１、２、３の値
をとるとき数値演算回路７２の出力Ｒ＝０、10、
20、30となり、また数値演算回路７２の出力Ｉ＝
40、50、60、70となる。 次に前記アドレス空間縦方向についてビツト逆
順を行なつた場合に発生するFFT入力データア
ドレスを第７表に示す。また変移時間ｔを連続さ
せ、かつビツト逆順を行なわない場合に発生する
FFT入力データアドレスを第８表に示す。ここ
で第７表、第８表における数字は時間以外すべて
いて、横方向のデータに、アドレスの下位３ビツ
トをビツト逆転の対象とするFFTアルゴリズム
を適用すれば、横方向の１次元FFTが実現でき、
さらに縦方向のデータに、アドレスの上位２ビツ
トをビツト逆転の対象とするFFTアルゴリズム
を適用すれば、２次元FFTが実現できる。 次にこのような２次元データにおいて、本発明
に係るFFTアドレス発生装置により、前記アド
レス空間横方向についてビツト逆転を行なつた場
合に発生するFFT入力データアドレスを第４表
に示す。また変数時間ｔを連続させ、かつビツト
逆転を行なわない場合に発生するFFT入力デー
タアドレスを第５表及び第６表に示す。ここで、
第４表〜第６表における数字は時間以外すべて８
進数であつて、Ｒは実部（REAL PART）の先
頭番地を意味し、またＩは虚部（IMAGINARY
PART）の先頭番地を意味する。 第４表〜第６表に関して時間Ｔは、 Ｔ＝48T0＋ｔ ……(1) の関係にある。そしてT0＝０、１、２、３の値
をとるとき数値演算回路７２の出力Ｒ＝０、10、
20、30となり、また数値演算回路７２の出力Ｉ＝
40、50、60、70となる。 次に前記アドレス空間縦方向についてビツト逆
順を行なつた場合に発生するFFT入力データア
ドレスを第７表に示す。また変移時間ｔを連続さ
せ、かつビツト逆順を行なわない場合に発生する
FFT入力データアドレスを第８表に示す。ここ
で第７表、第８表における数字は時間以外すべて
【表】
【表】
【表】
【表】
以上説明したように本発明に係るFFTアドレ
ス発生装置によれば、数値演算回路の出力を直接
ビツト逆転した後、バレルシフタにより必要ビツ
ト数シフトすることによつて必要なデータを１サ
イクルで取り出すことができる。したがつて、例
えば１ビツトづつシフトすることによつてビツト
逆転する従来の方法に比べて、ビツト逆転アクセ
スを高速に行ない得るFFTアドレス発生装置を
提供することができる。 また、アドレス空間においてビツト逆転するか
否か及びそのときのバレルシフタのシフト数の指
定は、２種類のモードの切換え（ビツト逆転バス
とセレクタとの作用及びバレルシフタの作用）に
より行ない得るのでその操作は極めて容易であ
る。
ス発生装置によれば、数値演算回路の出力を直接
ビツト逆転した後、バレルシフタにより必要ビツ
ト数シフトすることによつて必要なデータを１サ
イクルで取り出すことができる。したがつて、例
えば１ビツトづつシフトすることによつてビツト
逆転する従来の方法に比べて、ビツト逆転アクセ
スを高速に行ない得るFFTアドレス発生装置を
提供することができる。 また、アドレス空間においてビツト逆転するか
否か及びそのときのバレルシフタのシフト数の指
定は、２種類のモードの切換え（ビツト逆転バス
とセレクタとの作用及びバレルシフタの作用）に
より行ない得るのでその操作は極めて容易であ
る。
第１図はFFTにおけるバタフライ演算を示す
説明図、第２図はFFTにおける時間間引アルゴ
リズムを示す説明図、第３図はFFTにおける周
波数間引アルゴリズムを示す説明図、第４図ａ及
びｂは２次元FFTの演算データの配列を示す説
明図、第５図はポイント数の異なるビツト逆転を
示す説明図、第６図は２次元FFTのビツト逆順
を示す説明図、第７図は本発明に係るFFTアド
レス発生装置を示すブロツク図、第８図は第７図
のFFTアドレス発生装置のビツト逆順バスを説
明するためのブロツク図、第９図ａ及びｂ並びに
第１０図ａ及びｂは第７図のFFTアドレス発生
装置の主要ブロツクにおける出力形式を示す説明
図である。 ７２……第１の演算手段（数値演算回路）、７
３……第２の演算手段（数値演算回路）、７４…
…ビツト逆転バス、７５……セレクタ、７６……
バレルシフタ、７７……加算手段（加算器）。
説明図、第２図はFFTにおける時間間引アルゴ
リズムを示す説明図、第３図はFFTにおける周
波数間引アルゴリズムを示す説明図、第４図ａ及
びｂは２次元FFTの演算データの配列を示す説
明図、第５図はポイント数の異なるビツト逆転を
示す説明図、第６図は２次元FFTのビツト逆順
を示す説明図、第７図は本発明に係るFFTアド
レス発生装置を示すブロツク図、第８図は第７図
のFFTアドレス発生装置のビツト逆順バスを説
明するためのブロツク図、第９図ａ及びｂ並びに
第１０図ａ及びｂは第７図のFFTアドレス発生
装置の主要ブロツクにおける出力形式を示す説明
図である。 ７２……第１の演算手段（数値演算回路）、７
３……第２の演算手段（数値演算回路）、７４…
…ビツト逆転バス、７５……セレクタ、７６……
バレルシフタ、７７……加算手段（加算器）。
Claims (1)
- １ レジスタ機能及び数値演算機能とを少なくと
も具備する第１、第２の演算手段と、前記第２の
演算手段の出力をビツト逆転する場合とビツト逆
転しない場合を選択するセレクタと、前記セレク
タの出力をシフトするバレルシフタと、前記第１
の演算手段の出力と前記バレルシフタの出力とを
加算する加算手段とを有し、ビツト逆転高速アク
セスを行い得ることを特徴とするFFTアドレス
発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9316283A JPS59218578A (ja) | 1983-05-26 | 1983-05-26 | Ｆｆｔアドレス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9316283A JPS59218578A (ja) | 1983-05-26 | 1983-05-26 | Ｆｆｔアドレス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59218578A JPS59218578A (ja) | 1984-12-08 |
| JPH0148582B2 true JPH0148582B2 (ja) | 1989-10-19 |
Family
ID=14074864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9316283A Granted JPS59218578A (ja) | 1983-05-26 | 1983-05-26 | Ｆｆｔアドレス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59218578A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0198341B1 (en) * | 1985-04-03 | 1992-07-15 | Nec Corporation | Digital data processing circuit having a bit reverse function |
| JPS6398729A (ja) * | 1986-10-15 | 1988-04-30 | Fujitsu Ltd | バレルシフタ |
| JPS63292267A (ja) * | 1987-05-25 | 1988-11-29 | Nippon Telegr & Teleph Corp <Ntt> | 高速フ−リエ変換用アドレス生成回路 |
-
1983
- 1983-05-26 JP JP9316283A patent/JPS59218578A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59218578A (ja) | 1984-12-08 |
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