JP3109816B2 - アドレス生成装置 - Google Patents
アドレス生成装置Info
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- JP3109816B2 JP3109816B2 JP02149850A JP14985090A JP3109816B2 JP 3109816 B2 JP3109816 B2 JP 3109816B2 JP 02149850 A JP02149850 A JP 02149850A JP 14985090 A JP14985090 A JP 14985090A JP 3109816 B2 JP3109816 B2 JP 3109816B2
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Description
【発明の詳細な説明】 ［概 要］ 本発明は、アドレス生成装置に関し、 命令に基づくアドレス算定用の加算器のビット巾を拡
張することなく加算器のビット巾を越えるアドレスを生
成することを目的とし、 その加算器とアドレスバスの間に挿入して、汎用レジ
スタから読み出されて加算器の入力として使用される汎
用レジスタ内のレジスタ対の値を、加算器を通さずに選
択して直列に連結するとともに、連結によって構成され
るアドレスの上位ビットの論理和をとって前記加算器の
ビット巾を越えるアドレスを生成するように構成する。
張することなく加算器のビット巾を越えるアドレスを生
成することを目的とし、 その加算器とアドレスバスの間に挿入して、汎用レジ
スタから読み出されて加算器の入力として使用される汎
用レジスタ内のレジスタ対の値を、加算器を通さずに選
択して直列に連結するとともに、連結によって構成され
るアドレスの上位ビットの論理和をとって前記加算器の
ビット巾を越えるアドレスを生成するように構成する。
［産業上の利用分野］ 本発明は記憶装置のアドレス生成装置に関する。
［従来の技術］ 近年、記憶素子の高集積化に代表される記憶技術の進
歩と、データベースおよびユーザジョブ等のソフトウェ
ア資産の巨大化等の社会的要請とにより情報処理装置の
記憶装置は大容量化が著しく、この傾向は今後も益々増
大するものと予想される。記憶装置の大容量化は、主記
憶装置を大容量とすることは勿論であるが、その他に、
拡張記憶装置を新たに従来のDASDと主記憶装置の中間に
位置付ける記憶装置として設けること等によって行なわ
れている。
歩と、データベースおよびユーザジョブ等のソフトウェ
ア資産の巨大化等の社会的要請とにより情報処理装置の
記憶装置は大容量化が著しく、この傾向は今後も益々増
大するものと予想される。記憶装置の大容量化は、主記
憶装置を大容量とすることは勿論であるが、その他に、
拡張記憶装置を新たに従来のDASDと主記憶装置の中間に
位置付ける記憶装置として設けること等によって行なわ
れている。
しかしながら、上記のように記憶装置の大容量化を行
なう場合に、ある情報処理装置の仕様によって定められ
ているアドレスビット巾でアクセス可能なアドレス範囲
を越え、しかもその情報処理装置にそれまで蓄積されて
きた膨大なソフトウェア資産を損なうことなく記憶内容
をアクセスすることが必要である。
なう場合に、ある情報処理装置の仕様によって定められ
ているアドレスビット巾でアクセス可能なアドレス範囲
を越え、しかもその情報処理装置にそれまで蓄積されて
きた膨大なソフトウェア資産を損なうことなく記憶内容
をアクセスすることが必要である。
従来、論理仕様によってアドレスビット巾を拡張する
方法があるが、これはユーザプログラムに対する影響が
あるため適当でない。さらにこの方法は、命令のオペラ
ンドによって指定される複数の数値を加算して実効アド
レスを算出する加算器（以下EAGという）のビット巾の
拡張を必要とするため、ハードウェアの増大と動作の遅
延時間の増大を招きハードウェアの性能向上の要求に反
する。
方法があるが、これはユーザプログラムに対する影響が
あるため適当でない。さらにこの方法は、命令のオペラ
ンドによって指定される複数の数値を加算して実効アド
レスを算出する加算器（以下EAGという）のビット巾の
拡張を必要とするため、ハードウェアの増大と動作の遅
延時間の増大を招きハードウェアの性能向上の要求に反
する。
ユーザプログラムに対する影響を除去するために、記
憶装置のアクセスにおける動的アドレス変換過程におい
てユーザプログラムのアドレスに何等かのげたをはかせ
る方法がある。
憶装置のアクセスにおける動的アドレス変換過程におい
てユーザプログラムのアドレスに何等かのげたをはかせ
る方法がある。
例えば、第５−１図に示すページテーブルエントリの
未定義ビット（24〜31ビット）を第５−２図のように、
げたはかせのための値（EI）として定義し、これを上位
ビットに転用することによって例えば19ビットのページ
フレーム実アドレスを28ビットに拡張することができ
る。この時には動的アドレス変換用のテーブル類は、オ
ペレーティングシステムの制御下にあるので、ユーザー
はこれを意識する必要はないし、EAGのビット巾の拡張
も伴わない。
未定義ビット（24〜31ビット）を第５−２図のように、
げたはかせのための値（EI）として定義し、これを上位
ビットに転用することによって例えば19ビットのページ
フレーム実アドレスを28ビットに拡張することができ
る。この時には動的アドレス変換用のテーブル類は、オ
ペレーティングシステムの制御下にあるので、ユーザー
はこれを意識する必要はないし、EAGのビット巾の拡張
も伴わない。
しかしながら、オペレーティングシステムは、この処
理の中に実アドレスを用いたメモリアクセス、例えば、
主記憶キーの設定、クリア等の処理を含みこれ等の処理
の場合、命令によってEAGのビット巾でアクセスできる
範囲を越える記憶領域へ直接アクセスすることが必要と
なるが、従来EAGのビット巾を拡張を伴わずにこれを行
なえる方法がなかった。
理の中に実アドレスを用いたメモリアクセス、例えば、
主記憶キーの設定、クリア等の処理を含みこれ等の処理
の場合、命令によってEAGのビット巾でアクセスできる
範囲を越える記憶領域へ直接アクセスすることが必要と
なるが、従来EAGのビット巾を拡張を伴わずにこれを行
なえる方法がなかった。
［発明が解決しようとする課題］ 本発明は、上記従来技術の欠点を除去し、EAGのビッ
ト巾でアクセス可能な範囲を越える記憶領域へのアクセ
スをEAGのビット巾を拡張しないでも行なうことのでき
る簡単で費用効果の大きい記憶装置のアドレス生成装置
を提供することを目的とする。
ト巾でアクセス可能な範囲を越える記憶領域へのアクセ
スをEAGのビット巾を拡張しないでも行なうことのでき
る簡単で費用効果の大きい記憶装置のアドレス生成装置
を提供することを目的とする。
［課題を解決するための手段］ 上記課題を解決するために、本発明によるアドレス生
成装置は、記憶装置をアクセスするためのアドレスを、
命令によって指定される汎用レジスタの値を加算器で加
算することで生成して、記憶装置のアドレスバスへ送出
するアドレス生成装置において、前記加算器と前記アド
レスバスの間に挿入され、読み出した命令の形式に応じ
て、前記加算器を通さずに前記汎用レジスタの値を読み
出し、該読み出された値のうち、記憶装置をアクセスす
るに必要最低限以下のアドレスビットを上位に連結する
とともに、指定の不要な下位のビット位置には値０を与
えることによって、前記加算器のビット幅を超えるアド
レスを生成する手段を備えることを特徴とする。
成装置は、記憶装置をアクセスするためのアドレスを、
命令によって指定される汎用レジスタの値を加算器で加
算することで生成して、記憶装置のアドレスバスへ送出
するアドレス生成装置において、前記加算器と前記アド
レスバスの間に挿入され、読み出した命令の形式に応じ
て、前記加算器を通さずに前記汎用レジスタの値を読み
出し、該読み出された値のうち、記憶装置をアクセスす
るに必要最低限以下のアドレスビットを上位に連結する
とともに、指定の不要な下位のビット位置には値０を与
えることによって、前記加算器のビット幅を超えるアド
レスを生成する手段を備えることを特徴とする。
また、本発明によるアドレス生成装置は、記憶装置を
アクセスするためのアドレスを、命令によって指定され
る汎用レジスタの値を加算器で加算することで生成し
て、記憶装置のアドレスバスへ送出するアドレス生成装
置において、前記加算器と前記アドレスバスの間に挿入
され、命令の形式に応じて、前記汎用レジスタから前記
加算器を通さずに、ふたつの値を読み出し、これらの値
を直列に連結した後、上位ビット部分の論理和をとって
所定幅のアドレスを生成して、前記加算器のビット幅を
超えるアドレスを生成する手段を備えることを特徴とす
る。
アクセスするためのアドレスを、命令によって指定され
る汎用レジスタの値を加算器で加算することで生成し
て、記憶装置のアドレスバスへ送出するアドレス生成装
置において、前記加算器と前記アドレスバスの間に挿入
され、命令の形式に応じて、前記汎用レジスタから前記
加算器を通さずに、ふたつの値を読み出し、これらの値
を直列に連結した後、上位ビット部分の論理和をとって
所定幅のアドレスを生成して、前記加算器のビット幅を
超えるアドレスを生成する手段を備えることを特徴とす
る。
［作 用］ 本発明においては、汎用レジスタから読み出されて前
記加算器の入力として使用される汎用レジスタ内のレジ
スタ対の値を、加算器を通さずに（バイパスして）選択
して直列に連結するとともに、連結によって構成される
アドレスの上位ビットの論理和をとって前記アドレスバ
スへ送出される。これによって、加算器のビット巾で指
定可能な範囲を越えるアドレスを生成することができ
る。
記加算器の入力として使用される汎用レジスタ内のレジ
スタ対の値を、加算器を通さずに（バイパスして）選択
して直列に連結するとともに、連結によって構成される
アドレスの上位ビットの論理和をとって前記アドレスバ
スへ送出される。これによって、加算器のビット巾で指
定可能な範囲を越えるアドレスを生成することができ
る。
［実施例］ 以下、本発明の実施例について図面を参照して詳細に
説明する。
説明する。
第１図は本発明による記憶装置のアドレス生成方式の
一実施例を示す回路図である。
一実施例を示す回路図である。
第１図に示すアドレス生成回路は通常のRX形式命令ま
たは新たに定義されたRRE形式命令のいずれかによって
動作する。
たは新たに定義されたRRE形式命令のいずれかによって
動作する。
RX形式命令はオペレーションコード（OPC）フィール
ド、レジスタオペランドR1および主記憶オペランドから
なり、主記憶オペランドはベースアドレスを表わすB2フ
ィールド、インデックスを表わすX2フィールドおよび即
値オペランドとしての変位を表わすD2フィールドからな
る。RX形式命令の主記憶オペランドのアドレスは、B2お
よびX2フィールドで指定される汎用レジスタの各内容と
D2フィールドの即値とを加算して算出される。
ド、レジスタオペランドR1および主記憶オペランドから
なり、主記憶オペランドはベースアドレスを表わすB2フ
ィールド、インデックスを表わすX2フィールドおよび即
値オペランドとしての変位を表わすD2フィールドからな
る。RX形式命令の主記憶オペランドのアドレスは、B2お
よびX2フィールドで指定される汎用レジスタの各内容と
D2フィールドの即値とを加算して算出される。
RRE形式命令はOPC部とレジスタオペランドR1およびR2
からなり、レジスタを指定する。本実施例ではR2フィー
ルドのみを用いてはん用レジスタ対を指定する。
からなり、レジスタを指定する。本実施例ではR2フィー
ルドのみを用いてはん用レジスタ対を指定する。
RX形式命令およびRRE形式命令はそれぞれ命令レジス
タ１および２にセットされる。
タ１および２にセットされる。
第１図において命令レジスタ１のX2およびB2フィール
ドの出力端子はセレクタ４および５の各一方の入力端子
にそれぞれ接続される。命令レジスタ１のD2フィールド
の出力端子はラッチ回路７の入力端子に接続される。
ドの出力端子はセレクタ４および５の各一方の入力端子
にそれぞれ接続される。命令レジスタ１のD2フィールド
の出力端子はラッチ回路７の入力端子に接続される。
命令レジスタ２のR2フィールドの出力端子はセレクタ
４の他方の入力端子および加算器３の一方の入力端子に
接続される。加算器３の他方の入力端子には＋１が供給
され、その出力端子はセレクタ５の他方の入力端子に接
続される。セレクタ４および５はRX形式命令の場合には
各一方の入力端子を、RRE形式命令の場合には各他方の
入力端子をそれぞれ選択するように構成されている。
４の他方の入力端子および加算器３の一方の入力端子に
接続される。加算器３の他方の入力端子には＋１が供給
され、その出力端子はセレクタ５の他方の入力端子に接
続される。セレクタ４および５はRX形式命令の場合には
各一方の入力端子を、RRE形式命令の場合には各他方の
入力端子をそれぞれ選択するように構成されている。
セレクタ４および５の各出力はレジスタスタック６に
供給される。レジスタスタック６は多数の汎用レジスタ
からなり、入力されるレジスタ番号によって指定される
レジスタの内容を出力する。レジスタスタック６の出力
はラッチ回路８および９へ供給される。ラッチ回路８の
出力は加算器10およびセレクタ11に供給される。ラッチ
回路９の出力は加算器10およびセレクタ11に供給され
る。ラッチ回路７の出力は加算器10へ供給される。
供給される。レジスタスタック６は多数の汎用レジスタ
からなり、入力されるレジスタ番号によって指定される
レジスタの内容を出力する。レジスタスタック６の出力
はラッチ回路８および９へ供給される。ラッチ回路８の
出力は加算器10およびセレクタ11に供給される。ラッチ
回路９の出力は加算器10およびセレクタ11に供給され
る。ラッチ回路７の出力は加算器10へ供給される。
加算器10はラッチ回路7,8および９からの３つの入力
を加算し加算結果を実効アドレスとしてセレクタ11へ出
力する。
を加算し加算結果を実効アドレスとしてセレクタ11へ出
力する。
セレクタ11はRX形式命令の場合には加算器10の出力を
選択してアドレスバス12へ出力し、RRE形式命令の場合
にはラッチ回路８および９の出力を直接入力し、後述の
ように加工することにより実効アドレスを生成しアドレ
スバス12へ出力するように構成される。
選択してアドレスバス12へ出力し、RRE形式命令の場合
にはラッチ回路８および９の出力を直接入力し、後述の
ように加工することにより実効アドレスを生成しアドレ
スバス12へ出力するように構成される。
以下第１図に示す回路の動作について説明する。
RX形式命令の場合、命令レジスタ１のX2およびB2フィ
ールドがそれぞれセレクタ４および５を介してレジスタ
スタック６に送られ、それぞれに対応するレジスタ番号
によって指定されるレジスタの内容が読み出されてラッ
チ回路８および９にセットされる。命令レジスタ１のD2
フィールドの内容はそのままラッチ回路７にセットされ
る。加算器10はラッチ回路7,8および９の出力を加算
し、加算結果を実効アドレスとしてアドレスバス12へ出
力する。以降、動的アドレス変換制御回路、キャッシュ
メモリ制御回路等を経由してアドレス変換、げたはかせ
等の加工がほどこされた後記憶装置のアクセスに使用さ
れる。
ールドがそれぞれセレクタ４および５を介してレジスタ
スタック６に送られ、それぞれに対応するレジスタ番号
によって指定されるレジスタの内容が読み出されてラッ
チ回路８および９にセットされる。命令レジスタ１のD2
フィールドの内容はそのままラッチ回路７にセットされ
る。加算器10はラッチ回路7,8および９の出力を加算
し、加算結果を実効アドレスとしてアドレスバス12へ出
力する。以降、動的アドレス変換制御回路、キャッシュ
メモリ制御回路等を経由してアドレス変換、げたはかせ
等の加工がほどこされた後記憶装置のアクセスに使用さ
れる。
つぎにRRE形式命令の場合について説明する。本実施
例では命令レジスタ２のR2フィールドで指定されるレジ
スタスタック６内の偶数および奇数番号レジスタ対によ
って記憶装置のアドレスが指定される。レジスタスタッ
ク６の偶数番号のレジスタを指定するR2フィールドがセ
レクタ４を介してレジスタスタック６に送られる。この
偶数番号レジスタの内容はラッチ回路８にセットされ
る。一方加算器３はR2フィールドの内容に＋１加算し、
上記偶数番号と対になる奇数番号を発生する。この奇数
番号によって指定されるレジスタの内容が読み出されラ
ッチ回路９にセットされる。
例では命令レジスタ２のR2フィールドで指定されるレジ
スタスタック６内の偶数および奇数番号レジスタ対によ
って記憶装置のアドレスが指定される。レジスタスタッ
ク６の偶数番号のレジスタを指定するR2フィールドがセ
レクタ４を介してレジスタスタック６に送られる。この
偶数番号レジスタの内容はラッチ回路８にセットされ
る。一方加算器３はR2フィールドの内容に＋１加算し、
上記偶数番号と対になる奇数番号を発生する。この奇数
番号によって指定されるレジスタの内容が読み出されラ
ッチ回路９にセットされる。
ラッチ回路８および９にセットされた内容は直接セレ
クタ11へ出力され、ここで直列に結合される。セレクタ
11はラッチ回路８および９の内容をそれぞれ上位および
下位ビットとするアドレスを構成しアドレスバス12へ出
力する。
クタ11へ出力され、ここで直列に結合される。セレクタ
11はラッチ回路８および９の内容をそれぞれ上位および
下位ビットとするアドレスを構成しアドレスバス12へ出
力する。
第２図は第１図に示す回路の動作の１例をレジスタス
タック６のビット巾が32ビットである場合について示
す。21および22はそれぞれレジスタスタック６から読み
出された偶数および奇数番号のレジスタ対の内容を示
す。レジスタ対の内容21および22は直列に連結される。
本実施例ではアドレス仕様上上位24ビットは無視され40
ビットのアドレスが生成される。
タック６のビット巾が32ビットである場合について示
す。21および22はそれぞれレジスタスタック６から読み
出された偶数および奇数番号のレジスタ対の内容を示
す。レジスタ対の内容21および22は直列に連結される。
本実施例ではアドレス仕様上上位24ビットは無視され40
ビットのアドレスが生成される。
第３図は第１図の回路の他の動作例を示す。31はレジ
スタスタック６から読み出された単一のレジスタの内容
を示す。このレジスタの内容は下位の分解能が不要なビ
ット（24〜31）を上位に回しかつ下位に12のゼロビット
を付加して40ビットのアドレスを生成する。この場合に
はセレクタ11は下位ビットを上位に回す回路を有する。
スタスタック６から読み出された単一のレジスタの内容
を示す。このレジスタの内容は下位の分解能が不要なビ
ット（24〜31）を上位に回しかつ下位に12のゼロビット
を付加して40ビットのアドレスを生成する。この場合に
はセレクタ11は下位ビットを上位に回す回路を有する。
第４図はさらに他の実施例で、記憶装置の最大実装可
能容量が16ギガバイトの場合を示す。第２図の実施例の
ように40ビットのアドレスを生成した後、41に示すよう
に上位６ビットの論理和をとってビット５としてアドレ
スバスに出力する。この場合ビット５はアドレス指定の
例外の検出に使用される。
能容量が16ギガバイトの場合を示す。第２図の実施例の
ように40ビットのアドレスを生成した後、41に示すよう
に上位６ビットの論理和をとってビット５としてアドレ
スバスに出力する。この場合ビット５はアドレス指定の
例外の検出に使用される。
さらに他の実施例として、実アドレスを用いてアクセ
スされる命令がある単位以下のアクセスが不要であるよ
うな場合、例えば第３図のように4Kバイト以下のアドレ
ス指定が不要である場合、アドレスバスには不要な部分
を除いて出力することも可能である。
スされる命令がある単位以下のアクセスが不要であるよ
うな場合、例えば第３図のように4Kバイト以下のアドレ
ス指定が不要である場合、アドレスバスには不要な部分
を除いて出力することも可能である。
上記の実施例では加算器10の入力側にラッチ回路7,8
および９を設けてデータをラッチアップしているが必ず
しもこれに限定するものではなく、データのラッチアッ
プをアドレスバスへの出口またはアドレスバスを受ける
側で行なうようにすることができることは勿論である。
および９を設けてデータをラッチアップしているが必ず
しもこれに限定するものではなく、データのラッチアッ
プをアドレスバスへの出口またはアドレスバスを受ける
側で行なうようにすることができることは勿論である。
［発明の効果］ 本発明によれば加算器のビット巾を拡張することなく
加算器のビット巾で指定可能な範囲以上のアドレスをア
クセスする簡単で費用効果の大きいアドレス生成回路が
得られる。
加算器のビット巾で指定可能な範囲以上のアドレスをア
クセスする簡単で費用効果の大きいアドレス生成回路が
得られる。
第１図は本発明の実施例を示す回路図、第２図，第３
図，第４図は第１図の回路によるアドレス生成動作の例
を示す図、第５−１図、および第５−２図は従来技術を
説明する図である。 1,2……命令レジスタ、3,10……加算器、4,5,11……セ
レクタ、６……レジスタスタック、７〜９……ラッチ回
路、12……アドレスバス、21〜23,31,32,41……レジス
タの内容
図，第４図は第１図の回路によるアドレス生成動作の例
を示す図、第５−１図、および第５−２図は従来技術を
説明する図である。 1,2……命令レジスタ、3,10……加算器、4,5,11……セ
レクタ、６……レジスタスタック、７〜９……ラッチ回
路、12……アドレスバス、21〜23,31,32,41……レジス
タの内容
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/36 G06F 12/00 - 12/06
Claims (2)
- 【請求項１】記憶装置をアクセスするためのアドレス
を、命令によって指定される汎用レジスタの値を加算器
で加算することで生成して、記憶装置のアドレスバスへ
送出するアドレス生成装置において、 前記加算器と前記アドレスバスの間に挿入され、読み出
した命令の形式に応じて、前記加算器を通さずに前記汎
用レジスタの値を読み出し、該読み出された値のうち、
記憶装置をアクセスするに必要最低限以下のアドレスビ
ットを上位に連結するとともに、指定の不要な下位のビ
ット位置には値０を与えることによって、前記加算器の
ビット幅を超えるアドレスを生成する手段を備えること
を特徴とするアドレス生成装置。 - 【請求項２】記憶装置をアクセスするためのアドレス
を、命令によって指定される汎用レジスタの値を加算器
で加算することで生成して、記憶装置のアドレスバスへ
送出するアドレス生成装置において、 前記加算器と前記アドレスバスの間に挿入され、命令の
形式に応じて、前記汎用レジスタから前記加算器を通さ
ずに、ふたつの値を読み出し、これらの値を直列に連結
した後、上位ビット部分の論理和をとって所定幅のアド
レスを生成して、前記加算器のビット幅を超えるアドレ
スを生成する手段を備えることを特徴とするアドレス生
成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02149850A JP3109816B2 (ja) | 1990-06-11 | 1990-06-11 | アドレス生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02149850A JP3109816B2 (ja) | 1990-06-11 | 1990-06-11 | アドレス生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0443444A JPH0443444A (ja) | 1992-02-13 |
| JP3109816B2 true JP3109816B2 (ja) | 2000-11-20 |
Family
ID=15484017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02149850A Expired - Fee Related JP3109816B2 (ja) | 1990-06-11 | 1990-06-11 | アドレス生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3109816B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019150315A (ja) * | 2018-03-02 | 2019-09-12 | 土▲樋▼パルス株式会社 | 競技用計測システム |
-
1990
- 1990-06-11 JP JP02149850A patent/JP3109816B2/ja not_active Expired - Fee Related
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|---|---|
| JPH0443444A (ja) | 1992-02-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |