JPH09204359A - アドレス変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明はコンピュータシステムにおいて、ア
ドレス変換を高速で行うと共に、その装置の消費電力を
低減するアドレス変換装置を提供することを目的とす
る。 【解決手段】 本発明アドレス変換装置は以下のように
構成する。 （１）論理アドレスと変換後の実アドレスの複数対を格
納する変換対記憶手段と、（２）最後に変換された１対
のまたは複数対の論理アドレスと実アドレスを保持する
変換対保持手段と、（３）与えられた論理アドレスと変
換対保持手段に保持される論理アドレスとを比較する比
較手段と、（４）変換対記憶手段を活性化するか否かを
制御する制御手段と、（５）変換対保持手段に保持され
る実アドレスと変換対記憶手段に格納される実アドレス
とのいずれかを選択する選択手段とを備え、比較手段の
比較結果が一致する場合に、制御手段により変換対記憶
手段を不活性化すると共に、選択手段により変換対保持
手段に保持される実アドレスを選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンピュータシステ
ムにおけるアドレス変換装置に関わり、特にアドレス変
換の高速化を図ると共にアドレス変換装置の消費電力の
低減を図る技術に関わる。

【０００２】

【従来の技術】超大型コンピュータからパーソナルコン
ピュータに至るコンピュータ技術の内で、近年の記憶装
置の大容量化や高密度化の進展に伴い、メモリアクセス
の高速化技術と共に省熱化のための低消費電力化技術が
益々重要になってきている。

【０００３】ユーザが使用する仮想メモリ空間は、ＣＰ
Ｕが実際にアクセスする主記憶の容量を上回っており、
アドレス変換装置は仮想アドレスすなわち論理アドレス
を物理アドレスすなわち実アドレスに高速に且つ効率的
に変換する必要がある。

【０００４】こうしたアドレス変換においては、高速化
の度合いとハードウェア規模の兼ね合いから様々な方法
が考案されている。代表的なものとしてダイレクトマッ
プ方式、セットアソシアティブ方式、フルアソシアティ
ブ方式がある。

【０００５】これらのアドレス変換の方式では、何れも
主記憶に設けてあるページアドレス表やセグメントアド
レス表を毎回参照しなくても良いように、論理アドレス
と論理アドレスを変換した実アドレスの変換対をアドレ
ス変換装置内の一般にアドレス変換バッファと呼ばれる
記憶手段（以下ＴＬＢと呼ぶ。Ｔａｂｌｅ Ｌｏｏｋａ
ｓｉｄｅ Ｂｕｆｆｅｒ）に格納しておき、アクセス頻
度の高いアドレス変換を高速で行う。

【０００６】図１２に従来のセットアソシアティブ方式
のアドレス変換を示す。図１２の１の論理アドレスはタ
グとインデクスとオフセットで構成され、タグとインデ
クスとで論理ページアドレスが定義される。ここでイン
デクスはＴＬＢ内のアドレスになり、オフセットはペー
ジ内の変位を示し、アドレス変換後の実ページアドレス
と結合されて実アドレスになる。

【０００７】図１２では２ウェイのセットアソシアティ
ブ方式でありＴＬＢが２セットある。（図１２の２０、
２１）論理アドレスが与えられると、図１２の３０、３
１の制御により、各ＴＬＢから対応するタグと実ページ
アドレスが読み出される。

【０００８】読み出されたタグはそれぞれ比較回路２２
と２３で与えられた論理アドレスのタグと比較される。
比較結果が一致していればＴＬＢヒット信号を出力しウ
ェイ選択回路２６によりＴＬＢ２０かＴＬＢ２１かどち
らか一方の実ページアドレスが選択される。

【０００９】比較結果が一致していなければ主記憶に設
けてあるページアドレス表を参照し、実ページアドレス
を主記憶より読み出す。読み出した実ページアドレスは
対応するタグと共にＴＬＢに格納しておく。

【００１０】またＴＬＢ以外に論理アドレスと一つ前の
アドレス変換で使用した論理アドレスと実アドレスをレ
ジスタに保持しておき、論理アドレスを一つ前のアドレ
ス変換で使用した論理アドレスと比較して一致していれ
ば保持していた実アドレスを使用し、ＴＬＢアクセス乃
至アドレス変換を高速化する技術（例えば特開昭６３−
３９０５９ アドレス変換方式、特開平３−７４７４２
アドレス変換方式、特開平１−１９７８５７ アドレ
ス変換回路）が知られている。

【００１１】一方、高密度化に伴って発生する熱が問題
になり、回路素子乃至装置の消費電力は極力抑制するこ
とが望ましい。半導体記憶素子の消費電力を低減するた
めに、従来より様々な回路技術が考案されている。例え
ば半導体記憶素子のチップ選択信号をオフにすることで
不必要な電力消費を抑制する技術（例えば特開平４−１
６０５１８ メモリ制御回路）が知られている。

【００１２】

【発明が解決しようとする課題】従来のアドレス変換装
置においては、アドレス変換を高速に行うために半導体
記憶素子で構成されるＴＬＢを設けたり、ＴＬＢアクセ
スの時間を短縮するために小規模であるがレジスタやそ
の周辺回路を付加したりした。そのためにアドレス変換
装置の消費電力が増大するという問題があった。

【００１３】またシステムの規模が大きくなってもアド
レス変換の時間を短縮しようとすれば、それだけＴＬＢ
の容量や付加するハードウェア量を大きくする必要があ
り、アドレス変換装置の消費電力が更に増大してしまう
ことが予想される。

【００１４】本発明はこのような点にかんがみて、与え
られた論理アドレスを実アドレスに変換するプロセスを
高速化すると共に、その装置の消費電力を低減するアド
レス変換装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】上記の課題は下記の如く
に構成された本発明のアドレス変換装置によって解決さ
れる。本発明のアドレス変換装置は、論理アドレスを実
アドレスに変換するアドレス変換装置であって、論理ア
ドレスと対を成す実アドレスとを保持する変換対保持手
段と、論理アドレスと変換対保持手段に保持される論理
アドレスとを比較する比較手段と、複数の論理アドレス
と対を成す複数の実アドレスとを格納する変換対記憶手
段と、変換対記憶手段を活性化するか否かを制御する制
御手段と、変換対保持手段に保持される実アドレスと変
換対記憶手段に格納される実アドレスとのいずれかを選
択する選択手段とを備える。

【００１６】図１は本発明の原理図である。図１に示す
ように比較手段１０１により、論理アドレス１と変換対
保持手段１００に保持される論理アドレスとを比較す
る。その結果が一致する場合は、変換対記憶手段２００
を活性化するか否かを制御する制御手段３により変換対
記憶手段２００を不活性化すると共に、変換対保持手段
１００に保持される実アドレスと変換対記憶手段２００
に格納される実アドレスの内で、選択手段４により変換
対保持手段１００に保持される実アドレスを選択する。

【００１７】本発明のアドレス変換装置によって、与え
られた論理アドレスを実アドレスに変換するアドレス変
換を行うときに、与えられた論理アドレス１と変換対保
持手段１００に保持される論理アドレスとを比較して、
その結果が一致する場合は変換対保持手段１００に保持
される実アドレスを使用することができるので、変換対
記憶手段２００をアクセスしなくて済み、変換対記憶手
段２００を活性化する必要がなくなるので不活性にした
分だけ、変換対記憶手段２００の消費電力を低減するこ
とが可能になると共に、アドレス変換のプロセスを高速
化することが可能になる。

【００１８】次に本発明のアドレス変換装置における変
換対保持手段１００が保持する実アドレスについて説明
する。変換対保持手段１００は一般的には、論理アドレ
スと実アドレスを対にしたレジスタで構成される。

【００１９】しかし実アドレスについては、制御手段３
によって変換対記憶手段２００を不活性化するとき、す
なわち与えられた論理アドレス１と変換対保持手段１０
０に保持される論理アドレスとを比較して、その結果が
一致する場合は、変換対記憶手段２００の出力信号は求
めるべき実アドレスを示しており、変換対記憶手段２０
０を不活性にしてもこの信号を保持すれば変換対保持手
段１００として特別にレジスタを設ける必要がなくな
る。

【００２０】これによりハードウェアの量を更に削減す
ることが可能になり、アドレス変換装置の消費電力の低
減に寄与する。

【００２１】

【発明の実施の形態】本発明の実施の形態について図面
を用いて詳細に説明する。図２はダイレクトマップ方式
のアドレス変換を行う本発明実施の形態（１）を示す図
である。

【００２２】図２の１は論理アドレス、２は変換対記憶
手段であるＴＬＢ、３はＴＬＢを活性化するか否かを制
御する制御手段、４はＴＬＢの出力である実アドレスを
選択するか否かを選択する選択手段である。

【００２３】論理アドレス１はタグとインデクスとオフ
セットで構成される。タグとインデクスとで論理ページ
アドレスが定義される。ここでインデクスはダイレクト
マップ方式においてはＴＬＢ内のアドレスになる。オフ
セットはページ内の変位を示し、アドレス変換後の実ペ
ージアドレスと結合されて実アドレスになる。

【００２４】図２の１０、１２、１４は変換対保持手段
であり、実際にＴＬＢをアクセスしたり主記憶にあるペ
ージアドレス表をアクセスしてアドレス変換を実行した
ときに使用したタグ、インデクス、および実ページアド
レスを保持しておくためのレジスタである。ここでは、
前回もしくはそれ以前にアドレス変換を実行したとし
て、説明の便宜上、以降は前回タグ、前回インデクス、
前回ＲＰＡ（実ページアドレス）と呼ぶ。

【００２５】図２の１６、１８、２２は比較回路であ
り、与えられた論理アドレスのタグと前回タグ１０、与
えられた論理アドレスのインデクスと前回インデクス１
２、与えられた論理アドレスのタグとＴＬＢから読み出
されるタグとをそれぞれ比較する。

【００２６】図３は本発明実施の形態（１）の処理フロ
ー図である。まずステップｓ１では与えられた論理アド
レス１のインデクスとレジスタ１２内の前回インデクス
とを比較回路１８によって比較する。

【００２７】ステップｓ２で比較結果が一致していれば
ステップｓ３に進み、一致していなければステップｓ１
０に進む。ステップｓ３では制御手段３によってＴＬＢ
２を不活性にしてステップｓ４に進む。ステップｓ４で
は選択手段４によってレジスタ１４内の前回ＲＰＡを選
択しステップｓ５に進む。

【００２８】ステップｓ５では与えられた論理アドレス
１のタグとレジスタ１０内の前回タグとを比較回路１６
によって比較することにより、選択した実ページアドレ
スの有効性を判定する。

【００２９】ステップｓ６で比較結果が一致していれば
アドレス変換を終了し、一致していなければステップｓ
１５に進む。論理アドレス１のインデクスとレジスタ１
２内の前回インデクスとが一致していても、論理アドレ
ス１のタグとレジスタ１０内の前回タグとは一致してい
ない場合がある。この場合（ＴＬＢミスヒット）はステ
ップｓ１５以下のアドレス変換処理を行う。

【００３０】ステップｓ１０では制御手段３によってＴ
ＬＢ２を活性化し、与えられた論理アドレス１のインデ
クスによってＴＬＢ２を読み出しステップｓ１１に進
む。ステップｓ１１では比較回路２２によって、ＴＬＢ
２から読み出したタグと与えられた論理アドレス１のタ
グを比較する。

【００３１】ステップｓ１２で比較結果が一致していれ
ばステップｓ１３に進み、一致していなければステップ
ｓ１５に進む。ステップｓ１３では、選択手段４によっ
てＴＬＢ２から読み出した実アドレスを選択しステップ
ｓ１４に進む。

【００３２】ステップｓ１４では、与えられた論理アド
レス１のタグとインデクスと、ＴＬＢ２から読み出した
実アドレスを、それぞれレジスタ１０、１２、１４に前
回の変換対として保持し、アドレス変換を終了する。

【００３３】ステップｓ１５では、図示していないが主
記憶にあるページアドレス表をアクセスしてアドレス変
換を行い、主記憶から実ページアドレスを得る。続いて
ステップｓ１６に進む。

【００３４】ステップｓ１６では、与えられた論理アド
レス１のタグとインデクスと、主記憶から読み出した実
ページアドレスを、それぞれレジスタ１０、１４、１６
に前回の変換対として保持しステップｓ１７に進む。

【００３５】ステップｓ１７では、与えられた論理アド
レス１のタグと主記憶から読み出した実アドレスを対に
してＴＬＢに格納し、アドレス変換を終了する。変換対
を格納するときはＴＬＢを活性化し、ＴＬＢ内のアドレ
スは論理アドレス１のインデクスを用いる。

【００３６】図４はダイレクトマップ方式のアドレス変
換を行う本発明実施の形態（２）を示す図である。図４
の各符号は図２の各符号と同じである。本発明実施の形
態（２）は（１）とは以下の点で相違しているが他の処
理は（１）と同じである。

【００３７】すなわち図４においては選択手段４と前回
ＲＰＡを保持するレジスタ１３が存在しない。その代わ
りに本発明実施の形態（２）では、与えられた論理アド
レス１のインデクスをレジスタ１２内の前回インデクス
とを比較したときに、比較結果が一致していれば、制御
手段３によってＴＬＢ２を不活性にすると共にＴＬＢの
実アドレスの出力信号を保持しておき、前回ＲＰＡとし
てＴＬＢの実ページアドレスの出力信号を選択する。

【００３８】図５はダイレクトマップ方式のアドレス変
換を行う本発明実施の形態（３）を示す図である。図５
の２４はレジスタ１０の前回タグかＴＬＢから読出すタ
グかを選択する選択回路である。図５の他の各符号は図
２の各符号と同じである。すなわち図５においては、レ
ジスタ１０の前回タグの入力をＴＬＢの出力にして、選
択回路２４を付加し図２の比較回路２２を削除した。

【００３９】本発明実施の形態（３）においてはＴＬＢ
をアクセスしてタグを読み出すときに選択回路２４をＴ
ＬＢ側のタグを選択するよう制御すれば、比較回路１６
によって論理アドレス１のタグとＴＬＢ２のタグとを比
較することができる。本発明実施の形態（３）における
他の処理は（１）と同じである。

【００４０】図６はダイレクトマップ方式のアドレス変
換を行う本発明実施の形態（４）を示す図である。図６
の１１、１３、１５は図６の１０、１２、１４と同じ変
換対保持手段であるレジスタであり、前回タグ、前回イ
ンデクス、前回ＲＰＡ（実ページアドレス）を保持す
る。

【００４１】図６の１７、１９は図６の１６、１８と同
じ比較回路であり、与えられた論理アドレスのタグと前
回タグ１１、与えられた論理アドレスのインデクスと前
回インデクス１３とをそれぞれ比較する。図６の他の各
符号は図２の各符号と同じである。

【００４２】本発明実施の形態（４）は本発明実施の形
態（１）に上記レジスタ１１、１３、１５および比較回
路１７、１９を付加したものである。すなわち本発明実
施の形態（４）ではレジスタを追加することでヒット率
を高めることを目的にした。他の制御は本発明実施の形
態（１）と同じである。

【００４３】前回タグ、前回インデクス、前回ＲＰＡを
保持するレジスタおよび関連する比較回路を２重化し、
前回および前々回のアドレス変換実行時のタグ、インデ
クス、ＲＰＡを保持する。

【００４４】図７は２ウェイのセットアソシアティブ方
式のアドレス変換を行う本発明実施の形態（５）を示す
図である。図７の２０、２１は変換対記憶手段であるＴ
ＬＢであり、３０、３１はＴＬＢを活性化するか否かを
制御する制御手段である。

【００４５】セットアソシアティブ方式でも論理アドレ
ス１はタグとインデクスとオフセットで構成される。ダ
イレクトマップ方式と同じくタグとインデクスとで論理
ページアドレスが定義され、インデクスはＴＬＢ内のア
ドレスになる。

【００４６】図７の１０、１１は前回タグを、１４、１
５は前回ＲＰＡをそれぞれのウェイ毎に保持し、１２は
前回インデクスをウェイ共通に保持する変換対保持手段
である。

【００４７】図７の１６、１７は前回タグと、１８前回
インデクスとそれぞれ与えられた論理アドレスを比較す
る比較回路であり、図７の２２、２３はそれぞれのＴＬ
Ｂから読み出されるタグと与えられた論理アドレスを比
較する比較回路である。

【００４８】図７の４０、４１はそれぞれのＴＬＢから
読み出される実ページアドレスか前回ＲＰＡかを選択す
る選択回路であり、２６は２ウェイのどちらかを選択す
るウェイ選択回路である。

【００４９】本発明実施の形態（５）では２ウェイのセ
ットアソシアティブ方式であり、与えられた論理アドレ
スのインデクスで２ウェイのＴＬＢの両方を同時にアク
セスして、ヒット率を高めることを目的にしている。他
の制御は本発明実施の形態（１）と同じである。

【００５０】図８は２ウェイのセットアソシアティブ方
式のアドレス変換を行う本発明実施の形態（６）を示す
図である。図８の２４、２５はそれぞれレジスタ１０、
１１の前回タグかＴＬＢから読出すタグかを選択する選
択回路である。

【００５１】図８の他の各符号は図７の各符号と同じで
ある。すなわち図８においては、レジスタ１０、１１の
前回タグの入力をＴＬＢの出力にして、選択回路２４、
２５を付加し図７の比較回路２２、２３を削除した。

【００５２】本発明実施の形態（６）においてはＴＬＢ
をアクセスしてタグを読み出すときに選択回路２４ある
いは２５をＴＬＢ側のタグを選択するよう制御すれば、
比較回路１６あるいは１７によって論理アドレス１のタ
グとＴＬＢ２０あるいは２１のタグとを比較することが
できる。本発明実施の形態（６）における他の処理は
（５）と同じである。

【００５３】図９は２ウェイのセットアソシアティブ方
式のアドレス変換を行う本発明実施の形態（７）を示す
図である。図９の２７は前回ウェイヒットレジスタであ
り、前回のアドレス変換で２ウェイのどちらのＴＬＢが
ヒットしたかを保持しておくためのレジスタである。

【００５４】図９の他の各符号は図７の各符号と同じで
ある。すなわち図９においては、前回ウェイヒットレジ
スタ２７を付加し図７のレジスタ１１と比較回路１７を
削除した。このように前回ウェイヒットレジスタ２７を
備えることにより、全体のハードウェア量を削減した。
本発明実施の形態（７）における他の処理は（５）と同
じである。

【００５５】図１０は２ウェイのセットアソシアティブ
方式のアドレス変換を行う本発明実施の形態（８）を示
す図である。図１０の４はウェイ選択回路の出力か前回
ＲＰＡを選択する選択手段である。また図１０では前回
タグ、前回インデクス、前回ＲＰＡの変換対保持手段を
２ウェイで共通のレジスタにしてある。

【００５６】図１０の他の各符号は図９の各符号と同じ
である。すなわち図１０においては図９の前回ウェイヒ
ットレジスタ２７と前回ＲＰＡレジスタ１５とを削除し
全体のハードウェア量を更に削減した。本発明実施の形
態（８）における他の処理は（７）と同じである。

【００５７】図１１はフルアソシアティブ方式のアドレ
ス変換を行う本発明実施の形態（９）を示す図である。
フルアソシアティブ方式では論理アドレス１は論理ペー
ジアドレスとオフセットで構成される。従って図１１の
１０には前回の論理ページアドレスを保持する。図１１
の他の各符号は図２の各符号と同じである。

【００５８】またアドレス変換を高速で行うためにＴＬ
Ｂのエントリには論理ページアドレスと実ページアドレ
スの対の他に制御ビットが付加されている。他の制御は
本発明実施の形態（１）と同じである。

【００５９】以上の本発明実施の形態では主記憶をペー
ジ単位に分割するページアドレス変換についてのみ説明
したが、本発明がセグメントアドレスとページアドレス
を持つような多段階のアドレス変換においても適用でき
るのは勿論である。

【００６０】またハードウェアの規模との兼ね合いで本
発明実施の形態（４）に示すように変換対保持手段とし
て複数対の保持レジスタを用いて一向に差し支えない。
更にまた本発明実施の形態（５）乃至（８）では、セッ
トアソシアティブ方式で２ウェイのＴＬＢを用いたが、
やはりハードウェアの規模との兼ね合いで、更に多くの
ウェイ数を持つＴＬＢに適用できるのは勿論である。

【００６１】

【発明の効果】以上の説明から明らかなように本発明に
よれば、与えられた論理アドレスを実アドレスに変換す
るプロセスを高速化すると共に、その装置の消費電力を
低減することが可能になるという効果がある。

【図面の簡単な説明】

【図１】 本発明の原理図

【図２】 本発明実施の形態（１）（ダイレクトマップ
方式）

【図３】 本発明実施の形態（１）の処理フロー図

【図４】 本発明実施の形態（２）（ダイレクトマップ
方式）

【図５】 本発明実施の形態（３）（ダイレクトマップ
方式）

【図６】 本発明実施の形態（４）（ダイレクトマップ
方式）

【図７】 本発明実施の形態（５）（セットアソシアテ
ィブ方式）

【図８】 本発明実施の形態（６）（セットアソシアテ
ィブ方式）

【図９】 本発明実施の形態（７）（セットアソシアテ
ィブ方式）

【図１０】 本発明実施の形態（８）（セットアソシア
ティブ方式）

【図１１】 本発明実施の形態（９）（フルアソシアテ
ィブ方式）

【図１２】 従来のアドレス変換方式（セットアソシア
ティブ方式）

【符号の説明】

１ 論理アドレス ２ ＴＬＢ ３ 制御手段 ４ 選択手段 １０、１１ 前回タグレジスタ １２、１３ 前回インデクスレジスタ １４、１５ 前回ＲＰＡレジスタ １６、１７、１８、１９ 比較回路 ２０、２１ ＴＬＢ ２２、２３ 比較回路 ２４、２５ 選択回路 ２６ ウェイ選択回路 ２７ 前回ウェイヒットレジスタ ３０、３１ 制御手段 ４０、４１ 選択手段 １００ 変換対保持手段 １０１ 比較手段 ２００ 変換対記憶手段

Claims (2)

【特許請求の範囲】
1. 【請求項１】 論理アドレスを実アドレスに変換するア
   ドレス変換装置において、 前記論理アドレスと対を成す前記実アドレスとを保持す
   る変換対保持手段と、 前記論理アドレスと前記変換対保持手段に保持される論
   理アドレスとを比較する比較手段と、 複数の前記論理アドレスと対を成す複数の前記実アドレ
   スとを格納する変換対記憶手段と、 前記変換対記憶手段を活性化するか否かを制御する制御
   手段と、 前記変換対保持手段に保持される実アドレスと前記変換
   対記憶手段に格納される実アドレスとのいずれかを選択
   する選択手段とを備え、 前記比較手段の比較結果が一致する場合に、前記制御手
   段により前記変換対記憶手段を不活性化すると共に、前
   記選択手段により前記変換対保持手段に保持される実ア
   ドレスを選択することを特徴とするアドレス変換装置。
2. 【請求項２】 請求項１に記載のアドレス変換装置にお
   ける前記変換対保持手段が保持する実アドレスが、前記
   制御手段によって前記変換対記憶手段を不活性化すると
   きの前記変換対記憶手段の出力保持信号であることを特
   徴とするアドレス変換装置。