JPH0981454A - キャッシュ記憶装置 - Google Patents
キャッシュ記憶装置Info
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- JPH0981454A JPH0981454A JP7241315A JP24131595A JPH0981454A JP H0981454 A JPH0981454 A JP H0981454A JP 7241315 A JP7241315 A JP 7241315A JP 24131595 A JP24131595 A JP 24131595A JP H0981454 A JPH0981454 A JP H0981454A
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Abstract
(57)【要約】
【目的】本発明は、電子計算機のキャッシュ記憶装置に
係り、命令処理装置からのデータアクセス時、キャッシ
ュ記憶装置と主記憶装置とのブロック置き換え頻度を少
なくし、計算機処理時間を高速化する装置を提供するこ
とにある。 【構成】本発明のキャッシュ記憶装置は、２個の独立な
記憶装置と、命令処理装置と前記２個の記憶装置とのデ
ータ転送を切り替える命令処理装置対応キャッシュ切替
え装置、前記２個の記憶装置と主記憶装置とのデータ転
送を切り替える主記憶装置対応キャッシュ切替え装置か
らなる。 【効果】アクセス可能性の高いデータの事前置き換えに
より、キャッシュ記憶装置と主記憶装置とのブロック置
き換え頻度が少なくなり、記憶装置アクセス時間の減少
により計算機処理時間の高速化が実現する。
係り、命令処理装置からのデータアクセス時、キャッシ
ュ記憶装置と主記憶装置とのブロック置き換え頻度を少
なくし、計算機処理時間を高速化する装置を提供するこ
とにある。 【構成】本発明のキャッシュ記憶装置は、２個の独立な
記憶装置と、命令処理装置と前記２個の記憶装置とのデ
ータ転送を切り替える命令処理装置対応キャッシュ切替
え装置、前記２個の記憶装置と主記憶装置とのデータ転
送を切り替える主記憶装置対応キャッシュ切替え装置か
らなる。 【効果】アクセス可能性の高いデータの事前置き換えに
より、キャッシュ記憶装置と主記憶装置とのブロック置
き換え頻度が少なくなり、記憶装置アクセス時間の減少
により計算機処理時間の高速化が実現する。
Description
【０００１】
【産業上の利用分野】本発明は、電子計算機の命令処理
装置と主記憶装置間のデータ転送のバッファーとして、
高速なデータアクセスに寄与するキャッシュ記憶装置に
関するものである。
装置と主記憶装置間のデータ転送のバッファーとして、
高速なデータアクセスに寄与するキャッシュ記憶装置に
関するものである。
【０００２】
【従来の技術】従来の代表的な計算機のデータ記憶装置
とその制御方式としては、ならえば、「情報処理ハンド
ブック」（情報処理学会）き記載されているように、階
層的な記憶装置（キャッシュ記憶装置、主記憶装置、２
次記憶装置）と仮想記憶方式によるブロック（ページと
呼ぶ場合もある）と呼ばれるデータ集合単位でのデータ
置き換え利用方式があげられる。一般に、命令処理装置
と各記憶装置のアクセス時間は、キャッシュ記憶装置が
約１０~ 7sec／データ（現行の半導体メモリ使用時）、
主記憶装置が約１０~ 6sec／データ（現行の半導体メモ
リ使用時）、２次記憶装置が約１０~ 3sec／データ（現
行のＤＩＳＫ）要する。従って、命令処理装置でのデー
タ要求に対応したアクセス時間の短縮は、キャッシュ記
憶装置からの直接アクセスを増やし、主記憶装置及び２
次記憶装置からの間接アクセスを減らせばよい。
とその制御方式としては、ならえば、「情報処理ハンド
ブック」（情報処理学会）き記載されているように、階
層的な記憶装置（キャッシュ記憶装置、主記憶装置、２
次記憶装置）と仮想記憶方式によるブロック（ページと
呼ぶ場合もある）と呼ばれるデータ集合単位でのデータ
置き換え利用方式があげられる。一般に、命令処理装置
と各記憶装置のアクセス時間は、キャッシュ記憶装置が
約１０~ 7sec／データ（現行の半導体メモリ使用時）、
主記憶装置が約１０~ 6sec／データ（現行の半導体メモ
リ使用時）、２次記憶装置が約１０~ 3sec／データ（現
行のＤＩＳＫ）要する。従って、命令処理装置でのデー
タ要求に対応したアクセス時間の短縮は、キャッシュ記
憶装置からの直接アクセスを増やし、主記憶装置及び２
次記憶装置からの間接アクセスを減らせばよい。
【０００３】階層的な記憶装置を利用する仮想記憶方式
では、命令処理装置で要求するデータがキャッシュ記憶
装置にない場合、要求データを主記憶装置及び２次記憶
装置から取り出し、より高速の記憶装置へデータを転送
し、最終的にキャッシュ記憶装置の選択したブロックと
置き換える。置き換えられるブロックは、データアクセ
スの局所性を仮定し、ＬＲＵ（最長時間未使用）法やＦ
ＩＦＯ（先入れ先出し）法などにより実施される。プロ
グラムプステップ及びデータアクセス量が小規模な計算
機ジョブでは、従来装置及び方式は有効に働く。しかし
ながら、プログラムプステップ及びデータアクセスが大
規模になるにつれ、従来技術は、キャッシュ記憶装置と
主記憶装置とのブロック置き換え頻度が多くなり、命令
処理時間に記憶装置からのアクセス時間が付加され、計
算機処理時間が遅くなる。
では、命令処理装置で要求するデータがキャッシュ記憶
装置にない場合、要求データを主記憶装置及び２次記憶
装置から取り出し、より高速の記憶装置へデータを転送
し、最終的にキャッシュ記憶装置の選択したブロックと
置き換える。置き換えられるブロックは、データアクセ
スの局所性を仮定し、ＬＲＵ（最長時間未使用）法やＦ
ＩＦＯ（先入れ先出し）法などにより実施される。プロ
グラムプステップ及びデータアクセス量が小規模な計算
機ジョブでは、従来装置及び方式は有効に働く。しかし
ながら、プログラムプステップ及びデータアクセスが大
規模になるにつれ、従来技術は、キャッシュ記憶装置と
主記憶装置とのブロック置き換え頻度が多くなり、命令
処理時間に記憶装置からのアクセス時間が付加され、計
算機処理時間が遅くなる。
【０００４】
【発明が解決しようとする課題】本発明の課題は、上記
欠点を解消し、計算機処理時間の高速化に寄与するキャ
ッシュ記憶装置を提供することである。
欠点を解消し、計算機処理時間の高速化に寄与するキャ
ッシュ記憶装置を提供することである。
【０００５】
【課題を解決するための手段】上記の課題を達成するた
めのキャッシュ記憶装置の手段を示す。
めのキャッシュ記憶装置の手段を示す。
【０００６】命令処理装置からのデータアクセス時間を
短縮するには、要求データを含むブロックがデータ要求
時にキャッシュ記憶装置に事前に用意されていればよ
い。本装置及びその機能は、このデータを含むブロック
を事前にキャッシュ記憶装置内に用意することを目的に
したものである。
短縮するには、要求データを含むブロックがデータ要求
時にキャッシュ記憶装置に事前に用意されていればよ
い。本装置及びその機能は、このデータを含むブロック
を事前にキャッシュ記憶装置内に用意することを目的に
したものである。
【０００７】計算機の中央処理装置内にあるブロックア
ドレスレジスタは、「キャッシュ記憶装置内にあるブロ
ック」と「主記憶装置にあるブロック」との対応をとる
ブロック表を内蔵している。そのブロック表のブロック
アドレスに対応するブロック枠値を、アクセス順番の親
密性を評価する指標として、関連度Ｒi（ｉ：ブロック
アドレス）と定義する。関連度Ｒiは、主記憶装置内で
一定データ量ごとに分割されたブロックにおいて、シー
ケンシャルなブロック格納順に対応している。要求ブロ
ックアドレスｉR（関連度ＲｉR）に対し、キャッシュ記
憶装置に事前に転送するブロックアドレスｉ（関連度Ｒ
i）は、「ＲｉR＋Ｎ」（Ｎ：正の整数）のうち、キャッ
シュ記憶装置に事前に用意されれていないもの（ブロッ
クアドレスレジスタのブロックフォールトビットが
“１”）の最小値を選ぶ。この処理は、当該データのあ
る「キャッシュ記憶装置の一方の記憶装置」からの命令
処理装置へのデータアクセス処理と並列に、主記憶装置
から「キャッシュ記憶装置の他の記憶装置」に対して実
施する。
ドレスレジスタは、「キャッシュ記憶装置内にあるブロ
ック」と「主記憶装置にあるブロック」との対応をとる
ブロック表を内蔵している。そのブロック表のブロック
アドレスに対応するブロック枠値を、アクセス順番の親
密性を評価する指標として、関連度Ｒi（ｉ：ブロック
アドレス）と定義する。関連度Ｒiは、主記憶装置内で
一定データ量ごとに分割されたブロックにおいて、シー
ケンシャルなブロック格納順に対応している。要求ブロ
ックアドレスｉR（関連度ＲｉR）に対し、キャッシュ記
憶装置に事前に転送するブロックアドレスｉ（関連度Ｒ
i）は、「ＲｉR＋Ｎ」（Ｎ：正の整数）のうち、キャッ
シュ記憶装置に事前に用意されれていないもの（ブロッ
クアドレスレジスタのブロックフォールトビットが
“１”）の最小値を選ぶ。この処理は、当該データのあ
る「キャッシュ記憶装置の一方の記憶装置」からの命令
処理装置へのデータアクセス処理と並列に、主記憶装置
から「キャッシュ記憶装置の他の記憶装置」に対して実
施する。
【０００８】
【作用】本手段により、従来の仮想記憶方式のブロック
置き換え方式と異なり、「要求ごとに、次の関連度の高
いブロックをキャッシュ記憶装置へ置き換え準備する」
ことが実現する。これは、「計算機処理が、主記憶装置
に格納された物理的にシーケンシャルなデータ順に、デ
ータを参照して実行する」特徴を持つことを利用してい
る。
置き換え方式と異なり、「要求ごとに、次の関連度の高
いブロックをキャッシュ記憶装置へ置き換え準備する」
ことが実現する。これは、「計算機処理が、主記憶装置
に格納された物理的にシーケンシャルなデータ順に、デ
ータを参照して実行する」特徴を持つことを利用してい
る。
【０００９】キャッシュ記憶装置と主記憶装置とのブロ
ック置き換え頻度が少なくなり、命令処理時間に記憶装
置からのアクセス時間の付加が少なくなり、計算機処理
時間が速くなる。
ック置き換え頻度が少なくなり、命令処理時間に記憶装
置からのアクセス時間の付加が少なくなり、計算機処理
時間が速くなる。
【００１０】
【実施例】以下、本発明を実施例を参照して詳細に説明
する。
する。
【００１１】図１に、キャッシュ記憶装置と関連装置の
ブロック構成図を示す。構成要素１は計算機の中央処理
装置、構成要素２は主記憶装置、構成要素３は２次記憶
装置を示す。構成要素４は本発明のキャッシュ記憶装
置、構成要素５は命令処理装置、構成要素６はブロック
アドレスレジスタ、構成要素７は命令処理装置対応キャ
ッシュ切替え装置、構成要素８は記憶装置１、構成要素
９は記憶装置２、構成要素１０は主記憶装置対応キャッ
シュ切替え装置を示す。
ブロック構成図を示す。構成要素１は計算機の中央処理
装置、構成要素２は主記憶装置、構成要素３は２次記憶
装置を示す。構成要素４は本発明のキャッシュ記憶装
置、構成要素５は命令処理装置、構成要素６はブロック
アドレスレジスタ、構成要素７は命令処理装置対応キャ
ッシュ切替え装置、構成要素８は記憶装置１、構成要素
９は記憶装置２、構成要素１０は主記憶装置対応キャッ
シュ切替え装置を示す。
【００１２】命令処理装置５からのデータの要求に応
じ、ブロックアドレスレジスタ６のブロック対応表に基
づき、キャッシュ記憶装置４にデータがある場合、キャ
ッシュ切替え装置９を通じキャッシュ記憶装置４より直
接データをアクセスする。キャッシュ記憶装置４にデー
タがない場合、主記憶装置２より、キャッシュ切替え装
置１０とキャッシュ記憶装置４を通じ、データをアクセ
スする。双方のケースとも命令処理装置５とキャッシュ
記憶装置４の記憶装置１（ないし２）とのデータアクセ
ス処理時間を利用し、それと並列に実施する。実施内容
は、ブロックアドレスレジスタ６の関連度Ｒiに基づ
き、キャッシュ記憶装置４の他の記憶装置２（ないし
１）のブロックを、主記憶装置２にある次回アクセス確
率の高いデータブロックに置き換える。
じ、ブロックアドレスレジスタ６のブロック対応表に基
づき、キャッシュ記憶装置４にデータがある場合、キャ
ッシュ切替え装置９を通じキャッシュ記憶装置４より直
接データをアクセスする。キャッシュ記憶装置４にデー
タがない場合、主記憶装置２より、キャッシュ切替え装
置１０とキャッシュ記憶装置４を通じ、データをアクセ
スする。双方のケースとも命令処理装置５とキャッシュ
記憶装置４の記憶装置１（ないし２）とのデータアクセ
ス処理時間を利用し、それと並列に実施する。実施内容
は、ブロックアドレスレジスタ６の関連度Ｒiに基づ
き、キャッシュ記憶装置４の他の記憶装置２（ないし
１）のブロックを、主記憶装置２にある次回アクセス確
率の高いデータブロックに置き換える。
【００１３】図２に、キャッシュ記憶装置のアドレス空
間と主記憶装置のアドレス空間の対応図を示す。要求さ
れたデータＸは、命令処理装置５内部で、ブロックアド
レスＰとブロック内アドレスＬで記述されており、ブロ
ックアドレスレジスタ６内ブロック表の実アドレスのブ
ロック枠に一対一に対応している。ブロックがキャッシ
ュ記憶装置４に割り当てられているときには、ブロック
表内の該当するブロックフォールトビットが“０”とし
て管理され、キャッシュ記憶装置上のアドレス変換（Ｐ
−＞Ｋ）がなされるが、該当するブロックがキャッシュ
記憶装置上に存在しないときには、ブロックフォールト
ビットを“１”にしておき、そのブロックへの参照によ
って割り込みを発生させる。オペレーティングシステム
により、必要なブロックを主記憶装置２からキャッシュ
記憶装置上に転送し、それに合わせブロック表の書き換
えを行う。キャッシュ記憶装置上に未使用ブロックが存
在しない場合、近い将来利用性が少ないブロックを選択
して、主記憶装置にある必要ブロックとの書き換えを行
う。なお、連動して、書き込まれたブロックアドレスの
フォールトビットを“１”にリセットする。
間と主記憶装置のアドレス空間の対応図を示す。要求さ
れたデータＸは、命令処理装置５内部で、ブロックアド
レスＰとブロック内アドレスＬで記述されており、ブロ
ックアドレスレジスタ６内ブロック表の実アドレスのブ
ロック枠に一対一に対応している。ブロックがキャッシ
ュ記憶装置４に割り当てられているときには、ブロック
表内の該当するブロックフォールトビットが“０”とし
て管理され、キャッシュ記憶装置上のアドレス変換（Ｐ
−＞Ｋ）がなされるが、該当するブロックがキャッシュ
記憶装置上に存在しないときには、ブロックフォールト
ビットを“１”にしておき、そのブロックへの参照によ
って割り込みを発生させる。オペレーティングシステム
により、必要なブロックを主記憶装置２からキャッシュ
記憶装置上に転送し、それに合わせブロック表の書き換
えを行う。キャッシュ記憶装置上に未使用ブロックが存
在しない場合、近い将来利用性が少ないブロックを選択
して、主記憶装置にある必要ブロックとの書き換えを行
う。なお、連動して、書き込まれたブロックアドレスの
フォールトビットを“１”にリセットする。
【００１４】本装置では、ブロック表のブロック枠を関
連度として、次回アクセスの可能性が高いブロックの指
標とする。また、ブロック表に、識別指標としてキャッ
シュ記憶装置の２個の記憶装置を区別するビットを追加
する。“１”が記憶装置１に、“２”が記憶装置２にブ
ロックがあることに対応する。
連度として、次回アクセスの可能性が高いブロックの指
標とする。また、ブロック表に、識別指標としてキャッ
シュ記憶装置の２個の記憶装置を区別するビットを追加
する。“１”が記憶装置１に、“２”が記憶装置２にブ
ロックがあることに対応する。
【００１５】以下、本装置の処理を制御するオペレーテ
ィングシステムのアルゴリズムにつき、詳細に説明す
る。
ィングシステムのアルゴリズムにつき、詳細に説明す
る。
【００１６】図３に、本装置のオペレーション制御を行
うプログラムのフローチャートを示す。プログラムフロ
ーの流れに従い説明する。
うプログラムのフローチャートを示す。プログラムフロ
ーの流れに従い説明する。
【００１７】命令処理装置からデータをキャッシュ記憶
装置に要求する。要求がない場合、プログラムは終了す
る。要求があった場合、ブロックアドレスレジスタのブ
ロック表において、要求したデータのブロックアドレス
に対応するブロックフォールトビットをチェックする。
ブロックフォールトビットが“の時は、キャッシュ記憶
上に要求するデータを含むブロックがあり、“１”の時
は、ないことを意味する。ブロックフォールトビットが
“０”の場合は、直ちにデータのアクセスがなされる
（主記憶装置からのアクセスの約１／１０）。一方、ブ
ロックフォールトビットが“１”の場合は、主記憶装置
より、要求データを含むブロックをキャッシュ記憶装置
上に転送する。キャッシュ記憶装置上に未使用ブロック
が存在しない場合、キャッシュ記憶装置上のブロックの
内、近い将来利用される可能性がすくないブロックを選
択して、そのブロックに要求ブロックの読み込みを行
う。
装置に要求する。要求がない場合、プログラムは終了す
る。要求があった場合、ブロックアドレスレジスタのブ
ロック表において、要求したデータのブロックアドレス
に対応するブロックフォールトビットをチェックする。
ブロックフォールトビットが“の時は、キャッシュ記憶
上に要求するデータを含むブロックがあり、“１”の時
は、ないことを意味する。ブロックフォールトビットが
“０”の場合は、直ちにデータのアクセスがなされる
（主記憶装置からのアクセスの約１／１０）。一方、ブ
ロックフォールトビットが“１”の場合は、主記憶装置
より、要求データを含むブロックをキャッシュ記憶装置
上に転送する。キャッシュ記憶装置上に未使用ブロック
が存在しない場合、キャッシュ記憶装置上のブロックの
内、近い将来利用される可能性がすくないブロックを選
択して、そのブロックに要求ブロックの読み込みを行
う。
【００１８】次いで、ブロックアドレスレジスターの要
求ブロックのブロックフォールトビットを“０”、書き
込まれたキャッシュ記憶装置にないブロックのブロック
フォールトビットを“１”にリセットする。
求ブロックのブロックフォールトビットを“０”、書き
込まれたキャッシュ記憶装置にないブロックのブロック
フォールトビットを“１”にリセットする。
【００１９】キャッシュ記憶装置に転送されたデータ
は、波命令処理装置で使用される。一方、関連度の評価
に基づき、「キャッシュ記憶装置上のブロックと主記憶
装置上のブロックとの置き換え」とそれに対応する「ブ
ロックフォールトビットのリセット」は、この「命令処
理装置での要求データの加工処理」と並列に実施する。
ただし、命令処理装置の実行にともなう次回の主記憶装
置へのアクセスが、上記並列処理の終了以前に起こった
場合、この並列処理による主記憶装置へのアクセスを優
先する。
は、波命令処理装置で使用される。一方、関連度の評価
に基づき、「キャッシュ記憶装置上のブロックと主記憶
装置上のブロックとの置き換え」とそれに対応する「ブ
ロックフォールトビットのリセット」は、この「命令処
理装置での要求データの加工処理」と並列に実施する。
ただし、命令処理装置の実行にともなう次回の主記憶装
置へのアクセスが、上記並列処理の終了以前に起こった
場合、この並列処理による主記憶装置へのアクセスを優
先する。
【００２０】次に、本プログラムの主要構成部である
「ブロックアドレスレジスタのリセットとブロック置き
換え処理」（図３のプログラムフローの最終ステップに
対応）の処理アルゴリズムをより詳細に説明する。
「ブロックアドレスレジスタのリセットとブロック置き
換え処理」（図３のプログラムフローの最終ステップに
対応）の処理アルゴリズムをより詳細に説明する。
【００２１】図４に、ブロックアドレスレジスタのリセ
ットとブロック置き換え処理のフローチャートを示す。
プログラムフローに従い説明する。
ットとブロック置き換え処理のフローチャートを示す。
プログラムフローに従い説明する。
【００２２】キャッシュ記憶装置に格納できる総ブロッ
ク数をＢC、主記憶装置で格納できる総ブロック数を
ＢM、要求したブロックアドレスをｉR、ブロックアドレ
スｉのブロックフォールトビットをＢＦi（０：キャッ
シュ記憶装置に要求ブロックあり、１：キャッシュ記憶
装置に要求ブロックなし）、要求ブロックがキャッシュ
記憶装置の２個の記憶装置のどちらにあるか識別するた
めのキャッシュフォールトビットをＣＦi（１：記憶装
置１に要求ブロックあり、２：記憶装置２に要求ブロッ
クあり）で示す。
ク数をＢC、主記憶装置で格納できる総ブロック数を
ＢM、要求したブロックアドレスをｉR、ブロックアドレ
スｉのブロックフォールトビットをＢＦi（０：キャッ
シュ記憶装置に要求ブロックあり、１：キャッシュ記憶
装置に要求ブロックなし）、要求ブロックがキャッシュ
記憶装置の２個の記憶装置のどちらにあるか識別するた
めのキャッシュフォールトビットをＣＦi（１：記憶装
置１に要求ブロックあり、２：記憶装置２に要求ブロッ
クあり）で示す。
【００２３】まず、要求ブロックアドレスｉRに対し、
「Ｒi＝ＲｉR＋Ｎ（Ｎ＞０、Ｎ：整数）」かつ「ＢＦi
＝１」を満たす最小のＲiを探索し、キャッシュ記憶装
置に転送する主記憶装置のブロック枠Ｋi（Ｋi＝Ｒi）
を求める。以上の処理の論理回路はブロックアドレスレ
ジスタに組み込む。
「Ｒi＝ＲｉR＋Ｎ（Ｎ＞０、Ｎ：整数）」かつ「ＢＦi
＝１」を満たす最小のＲiを探索し、キャッシュ記憶装
置に転送する主記憶装置のブロック枠Ｋi（Ｋi＝Ｒi）
を求める。以上の処理の論理回路はブロックアドレスレ
ジスタに組み込む。
【００２４】次に、キャッシュ記憶装置で、主記憶装置
のブロック枠Ｋiにより書き換えられるブロックを探索
する。書き換えられるキャッシュ枠ＫDは、ｉRが格納さ
れてない他方の記憶装置において、「ブロックアドレス
ｉRのブロック枠ＫｉR」に対応し、ＫｉR＞０時には
「ＫｉR−Ｎ（Ｎ＞０、Ｎ：整数）」かつ「ＢＦi＝０」
を満たす最小のＫi、ＫｉR＝０時にはキャッシュ記憶装
置のなかで最大のＫiとする。以上の処理の論理回路は
ブロックアドレスレジスタに組み込む。
のブロック枠Ｋiにより書き換えられるブロックを探索
する。書き換えられるキャッシュ枠ＫDは、ｉRが格納さ
れてない他方の記憶装置において、「ブロックアドレス
ｉRのブロック枠ＫｉR」に対応し、ＫｉR＞０時には
「ＫｉR−Ｎ（Ｎ＞０、Ｎ：整数）」かつ「ＢＦi＝０」
を満たす最小のＫi、ＫｉR＝０時にはキャッシュ記憶装
置のなかで最大のＫiとする。以上の処理の論理回路は
ブロックアドレスレジスタに組み込む。
【００２５】双方の情報を利用し、キャッシュ記憶装置
に転送する主記憶装置のブロック枠Ｋiを、キャッシュ
記憶装置のブロック枠ＫDに置き換える処理をする。
に転送する主記憶装置のブロック枠Ｋiを、キャッシュ
記憶装置のブロック枠ＫDに置き換える処理をする。
【００２６】次いで、ブロック枠Ｋiに対応するＢＦiを
“０”にリセットし、当該ブロック枠ＫDに対応するＢ
Ｆiを“１”にセットする。本処理の論理回路も、ブロ
ックアドレスレジスタに組み込む。
“０”にリセットし、当該ブロック枠ＫDに対応するＢ
Ｆiを“１”にセットする。本処理の論理回路も、ブロ
ックアドレスレジスタに組み込む。
【００２７】なお、「キャッシュ記憶装置ブロックの主
記憶装置への書き込み処理」は、命令処理装置と並列に
実施する。ただし、命令処理装置の実行にともなう次回
の主記憶装置へのアクセスが、上記並列処理の終了以前
に起こった場合、この並列処理による主記憶装置へのア
クセスを優先する。
記憶装置への書き込み処理」は、命令処理装置と並列に
実施する。ただし、命令処理装置の実行にともなう次回
の主記憶装置へのアクセスが、上記並列処理の終了以前
に起こった場合、この並列処理による主記憶装置へのア
クセスを優先する。
【００２８】
【発明の効果】以上、説明したように、本発明によれ
ば、計算機処理の高速化が可能となる。
ば、計算機処理の高速化が可能となる。
【図１】キャッシュ記憶装置と関連装置のブロック構成
図。
図。
【図２】キャッシュ記憶装置のアドレス空間と主記憶装
置のアドレス空間の対応図。
置のアドレス空間の対応図。
【図３】データアクセスのオペレーション制御を行うプ
ログラムのフローチャート。
ログラムのフローチャート。
【図４】ブロックアドレスレジスタのリセットとブロッ
ク置き換え処理のフローチャート。
ク置き換え処理のフローチャート。
１…中央処理装置、 ２…主記憶装置、 ３…
２次記憶装置、４…キャッシュ記憶装置、５…命令処理
装置、６…ブロックアドレスレジスタ、７…命令処理装
置対応キャッシュ切り替え装置、８…記憶装置１、
９…記憶装置２、１０…主記憶装置対応キャッシュ
切り替え装置。
２次記憶装置、４…キャッシュ記憶装置、５…命令処理
装置、６…ブロックアドレスレジスタ、７…命令処理装
置対応キャッシュ切り替え装置、８…記憶装置１、
９…記憶装置２、１０…主記憶装置対応キャッシュ
切り替え装置。
Claims (2)
- 【請求項１】独自な制御が可能な複数の記憶装置をも
ち、計算機の命令処理装置からのデータ要求時、当該デ
ータのある記憶装置からのデータアクセス処理と並列
に、ブロックアドレスレジスタの関連度情報に基づき、
主記憶装置に保存されている次回参照の可能性が高いデ
ータを含むブロックを、当該アクセス処理中の記憶装置
以外の他記憶装置の次回参照の可能性が低いブロックと
置き換えることを特徴とするキャッシュ記憶装置。 - 【請求項２】関連度情報として、主記憶装置のブロック
枠値を使用し、次回アクセスの可能性の高さを、アクセ
スブロック枠値と他ブロック枠値との差が正値かつ小さ
いことで評価することを特徴とする特許請求の範囲第１
項に記載したキャッシュ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7241315A JPH0981454A (ja) | 1995-09-20 | 1995-09-20 | キャッシュ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7241315A JPH0981454A (ja) | 1995-09-20 | 1995-09-20 | キャッシュ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0981454A true JPH0981454A (ja) | 1997-03-28 |
Family
ID=17072470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7241315A Pending JPH0981454A (ja) | 1995-09-20 | 1995-09-20 | キャッシュ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0981454A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005524170A (ja) * | 2002-04-30 | 2005-08-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 不揮発性メモリを備える集積回路及び前記メモリからのデータをフェッチするための方法 |
-
1995
- 1995-09-20 JP JP7241315A patent/JPH0981454A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005524170A (ja) * | 2002-04-30 | 2005-08-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 不揮発性メモリを備える集積回路及び前記メモリからのデータをフェッチするための方法 |
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