JP3273799B2 - 拡張記憶装置用キャッシュメモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置内の主記
憶装置に格納しきれない多量のデータを高速に扱うべ
く、または複数の情報処理装置でデータを共有すべく導
入される拡張記憶装置用キャッシュメモリに関する。

【０００２】

【従来の技術】近年、情報処理装置の高性能化に伴い、
入出力処理性能の向上などを目的として拡張記憶装置が
導入されている。

【０００３】拡張記憶装置は、主記憶と比較して大容量
の実現と記憶単価との低減を図るために、一般的にダイ
ナミックＲＡＭ（ＤＲＡＭ）で構成される。このダイナ
ミックＲＡＭは、リフレッシュ動作が必要であり、リフ
レッシュ周期毎に一定時間のアクセスが禁止される。こ
のため、データ書き込み、読み出し性能はスタティック
ＲＡＭ（ＳＲＡＭ）と比較して劣る。

【０００４】また、拡張記憶装置の方式として、複数の
情報処理装置で拡張記憶装置を共用し、情報を互いに共
有して処理を行なうような形態が取り入れられている。
例えば、データベースや各種の制御表を共用拡張記憶装
置に配置し、更にダウン監視フラグを配置することによ
り、より短時間でシステムの異常を検知し、より短時間
で待機系に処理を引き継ぐための高速ホットスタンバイ
システムが実現されている。

【０００５】さらに、複数のＣＰＵ（中央処理装置）や
情報処理装置が存在するシステム形態においては、拡張
記憶装置に配置して共用しているデータの排他制御が必
要とされる。排他制御とは、１つのデータ又はデータ群
に複数のジョブが同時にアクセスしようとする場合に、
１つのジョブがアクセスしているとき、他のジョブから
のアクセスを禁止したり、待ち合わせたりすることによ
って、１つのデータ又はデータ群を複数のジョブから順
次使用できるようにした制御をいう。

【０００６】また、一般には拡張記憶へのアクセスは、
比較的長い実行時間を要するため、拡張記憶上のデータ
を扱う排他制御命令の実行時間は、通常の一般的な主記
憶上のデータを扱う命令の実行時間と比較して数百倍以
上に達する場合もある。また、排他制御命令の出現頻度
は比較的高いため、システムの性能を向上するために
は、拡張記憶装置に対する高速なアクセス性能が要求さ
れる。

【０００７】従来では、拡張記憶装置（ＳＳＵ，システ
ム・ストレージ・ユニットと呼ばれることもある。）の
アクセス性能を向上するために、インターリーブ数を増
加するなどの手段が用いられてきた。また、拡張記憶装
置に類似した特性を有する半導体ディスク装置や磁気デ
ィスク装置では、最後に参照された時点からの経過時間
の最長のページをページアウトするＬＲＵ（Least rece
ntly used）などのエントリ置換アルゴリズムを有する
通常のキャッシュメモリ（バッファ記憶装置ともい
う。）が導入されてきた。

【０００８】

【発明が解決しようとする課題】前述した半導体ディス
ク装置は、一時データセットの格納などの特定、定型の
目的に利用されることが多く、書き込んだデータをすぐ
に読み出す場合が多い。このため、キャッシュメモリを
導入することにより、ある程度効果を上げることができ
る。

【０００９】一方、拡張記憶装置は半導体ディスク装置
とは違い、ＣＰＵから直接、データを操作できることか
ら、定常的に高いデータアクセス性能が要求される用途
に利用される。拡張記憶装置は、入出力バッファとして
だけでなく、色々な目的で用いられるため、アクセス頻
度が高く、また、アクセスするアドレスも全体的に離散
的で通常のキャッシュメモリを構成してもヒット率はあ
まり高くならない。ここで、ヒット率とは、ＣＰＵから
の情報のアクセス要求に対して、その情報が拡張記憶装
置のキャッシュメモリに存在する割合をいう。

【００１０】ヒット率が低下する主な原因は次の通りで
ある。まず、通常のキャッシュメモリは、登録されてい
ないアドレスに読み出しアクセスがあった場合、無条件
にキャッシュエントリに登録する。エントリが既に一杯
になっている場合には、ＬＲＵなどのアルゴリズムによ
りエントリを置換する。

【００１１】長い転送長のデータ転送命令では、アドレ
スがインクリメントされながら、データが書き込まれる
ため、数多くのエントリ置換を行う可能性が高いことな
どがヒット率低下の原因として挙げられる。

【００１２】また、拡張記憶は容量が大きいため、必要
とされるキャッシュ容量が大きくなるから、物量やコス
トパフォーマンスに問題を生じるために、改善も容易で
はない。

【００１３】また、共用拡張記憶装置においては、オペ
レーティングシステムの制御表が共用拡張記憶装置を介
して複数の情報処理装置から比較的高い頻度で参照され
る場合があり、この場合に安定した高いアクセス性能が
要求されるが、ＤＲＡＭのリフレッシュ時間などの要素
により、アクセス性能が低下する場合があった。

【００１４】このように拡張記憶記憶装置においては、
全てのフェッチアクセスを、ハードウェアによるエント
リ置換を行なうキャッシュメモリに登録するキャッシュ
メモリ構成方式では問題があった。

【００１５】本発明の目的は、拡張記憶上に配置される
データの排他アクセス等を高速化するとともに、構成を
簡略化することのできる拡張記憶装置用キャッシュメモ
リを提供することにある。

【００１６】

【課題を解決するための手段】本発明は、上記課題を解
決し目的を達成するために下記の構成とした。すなわ
ち、本願の第１の発明は、情報記憶処理装置の拡張記憶
装置用キャッシュメモリであって、前記拡張記憶装置に
記憶されたデータのうち、エントリ制御命令によって指
定されたデータのみがエントリとして記憶される高速記
憶機構と、前記高速記憶機構に記憶されたデータの前記
拡張記憶装置におけるアドレスに対応するアドレスがエ
ントリアドレスとして記憶されるエントリアドレス登録
部と、前記情報処理装置から前記拡張記憶装置へアクセ
スがなされた場合に、そのアクセスに含まれる前記拡張
記憶装置のアドレスに対応するエントリアドレスが前記
エントリアドレス登録部に記憶されているかを判定し、
対応するエントリアドレスが存する場合に前記高速記憶
機構からエントリを読み出して前記情報処理装置に転送
する制御手段とを備える。

【００１７】図１は第１の発明の構成例を示す図であ
る。第１の発明は、データを多量に記憶可能な第１の記
憶手段５（拡張記憶装置）のデータアクセス時間よりも
アクセス時間が短い第２の記憶手段４を備えるように構
成する。第２の記憶手段４は、データを記憶する高速記
憶機構４０と、この高速記憶機構４０の各記憶位置に対
応したエントリアドレス登録部４１と、情報処理装置１
０から出力されるエントリ制御命令に応じて高速記憶機
構４０とエントリアドレス登録部４１との記憶制御を行
なう制御機構４３とを有するように構成する。

【００１８】本願の第２の発明は、複数の情報処理装置
が共有するデータが記憶された拡張記憶装置用キャッシ
ュメモリであって、前記拡張記憶装置に記憶されたデー
タのうち、前記複数の情報処理装置のうち一の情報処理
装置のみがアクセス可能な前記拡張記憶装置のアドレス
に記憶されたデータが記憶される高速記憶機構と、前記
高速記憶機構に記憶されたデータの前記拡張記憶装置に
おけるアドレスに対応するアドレスが記憶されるエント
リアドレス記憶部と、前記エントリアドレス記憶部に記
憶されたアドレスに対応する拡張記憶装置のアドレスに
対してアクセス可能な前記一の情報処理装置の特定情報
が記憶される特定情報記憶部と、前記複数の情報処理装
置から前記拡張記憶装置へのアクセスを取得し、前記エ
ントリアドレス記憶部及び前記特定情報記憶部の記憶内
容に基づいて、このアクセスが前記一の情報処理装置に
よるこの情報処理装置のみがアクセス可能な拡張記憶装
置のアドレスに対するアクセスかを判定し、該当する場
合にのみ前記高速記憶機構に記憶されたデータを読み出
して前記情報処理装置に対して転送する制御手段とを備
える。図２は第２の発明の構成例を示す図である。第２
の発明は、データを多量に記憶可能な第１の記憶手段５
のデータアクセス時間よりもアクセス時間が短い第２の
記憶手投４と、この第２の記憶手段４に対するアクセス
を制御するアクセス制御手段３とを備えている。

【００１９】第２の記憶手段４は、データを高速に記憶
する高速記憶機構４０と、この高速記憶機構４０の各記
憶位置に対応したエントリアドレス登録部４１と、高速
記憶機構４０とエントリアドレス登録部４１との記憶制
御を行なう制御機構４３とを有している。

【００２０】アクセス制御手段３は、情報処理装置１０
による拡張記憶に対するアクセスが排他制御命令である
ときこれを受信する受信部３４と、この受信部３４で受
信された排他制御命令により制御機構４３を作動させ、
排他的アクセス制御を行なう排他アクセス制御部３２と
を有するように構成する。

【００２１】より好適には以下のようにするのがよい。
すなわち、前記複数の情報処理装置のうち、前記一の情
報処理装置のみがアクセス可能な前記拡張記憶装置のア
ドレスを保持するロックアドレスレジスタをさらに備
え、前記制御手段は、前記ロックアドレスレジスタに保
持されたアドレスに記憶されたデータが前記高速記憶機
構に記憶されていない場合に、当該データを前記高速記
憶機構に記憶するように構成する。言い換えれば、前記
制御手段が、取得したアクセスが前記一の情報処理装置
によるこの情報処理装置のみがアクセス可能な拡張記憶
装置のアドレスに対するアクセスに該当する場合におい
て、当該アドレスに記憶されたデータが前記高速記憶機
構に記憶されていない場合には、当該アドレスからデー
タを読み出して前記高速記憶機構に記憶するように構成
する。

【００２２】

【作用】本発明によれば、次のような作用を呈する。前
述のような拡張記憶装置では、全てのフェッチアクセス
をハードウェアによるエントリ置換を行なうキャッシュ
メモリに登録する方式では問題があった。

【００２３】エントリ制御命令で指定されたデータのみ
を記憶エントリとして記憶アドレスをエントリアドレス
登録部４１に登録し、記憶アドレスに対応するデータを
高速記憶機構４０に登録するので、特定アドレスについ
てデータを高速に供給でき、しかもエントリ管理機構を
簡略化できる。また、単一の高速記憶のための第２の記
憶手段４を有することにより大幅に物量を削減でき、さ
らには特定アドレスへのアクセス性能を向上できる。

【００２４】また、排他制御命令が指定するアドレスの
データのみを記憶エントリとして記憶アドレスをエント
リアドレス登録部４１に登録し、記憶アドレスに対応す
るデータを高速記憶機構４０に登録するので、排他制御
データについて高速なデータ供給を行なうことができ
る。

【００２５】また、ロックアドレスレジスタ３３で保持
されたアドレスと一致するエントリが登録されていない
とき、新たにエントリとして登録するから、排他制御命
令の高速化を図ることができる。

【００２６】

【実施例】以下、本発明の具体的な実施例を説明する。
図３は第１の発明の実施例として４台の情報処理装置か
ら共用される共用拡張記憶装置の構成ブロック図、図４
はエントリ登録命令のフロー図、図５は第１の発明の実
施例のストアアクセスにおけるフロー図、図６は第１の
発明の実施例のフェッチアクセスにおけるフロー図であ
る。本実施例は、いわゆるストアスルー方式と同様のキ
ャッシュメモリ構成を行っている。

【００２７】本実施例の共用拡張記憶装置１は、情報の
アクセス要求を行なう４つの情報処理装置としてのＣＰ
Ｕ１０（１０ａ〜１０ｄ）の出力端子に接続されるイン
ターフェイス機構としての４つのポート部２（２ａ〜２
ｄ）と、各ポート部２ａ〜２ｄの出力端子に接続され情
報のアクセス要求に対してアクセス制御を行なうアクセ
ス制御部３と、ＳＲＡＭを有する高速記憶部４と、ＤＲ
ＡＭを有する大容量記憶部５（アレー部）と、アクセス
制御部３、高速記憶部４、大容量記憶部５に接続される
アクセスパイプライン６とを有する。

【００２８】共用拡張記憶装置１と各ＣＰＵ１０ａ〜１
０ｄとは、ポート部２ａ〜２ｄを介して、指令コードバ
スＳＢ、アドレスバスＡＢ、データバスＤＢで接続され
ている。

【００２９】指令コードバスＳＢは共用拡張記憶装置１
に対するアクセスの種別（書き込み、読み出しなど）を
指示する制御信号バスである。アドレスバスＡＢは、共
用拡張記憶装置１をアクセスするアドレスを指示するた
めのバスである。データバスＤＢは、共用拡張記憶装置
１とＣＰＵ１０ａ〜１０ｄとの間でデータを送受するた
めのバスである。

【００３０】ポート部２ａ〜２ｄは、アクセスパイプラ
イン６が途中でキャンセルされても、そのアクセスを再
試行できるようにアクセスパイプライン６の深さに応じ
たバッファを有している。アクセスパイプライン６に投
入されたアクセスのどこまで大容量記憶部５（アレー部
５）に受け付けられたか認識できるようにアレー部５か
ら信号が送られるようになっている。

【００３１】アクセス制御部３は、プライオリティ回路
３１と、ロックアクセス制御部３２とを有する。プライ
オリティ回路３１は、各ポート部２ａ〜２ｄを介する各
ＣＰＵ１０ａ〜１０ｄからのアクセス要求のうち、１つ
のアクセス要求のみを選択し、選択されたアクセス要求
のみをアクセスパイプライン６に投入する。選択されな
かったアクセス要求は保留される。

【００３２】ロックアクセス制御部３２は、１つのデー
タセットを占有して他のジョブからのアクセスを待たせ
るためのロックアクセスに関する制御を行なう。ロック
アクセス制御部３２には、各ポート部２ａ〜２ｄからロ
ックアクセスが指定された場合に、そのアドレスを保持
するためのロックアドレスレジスタ３３を有する。

【００３３】高速記憶部４は、エントリトアドレスレジ
スタ群４１（４１ａ〜４１ｎ）と、ＳＲＡＭによる高速
記憶素子４２を有する高速記憶機構４０と、この高速記
憶機構４０とエントリアドレスレジスタ４１を制御する
エントリ制御機構４３とを有し、１エントリあたり８バ
イトの記憶容量を有する。

【００３４】高速記憶機構４０（キャッシュ部）は、各
ポート部２ａ〜２ｄからのアクセス要求のうち、プライ
オリティを取得した１つのアクセスが通るアクセスパイ
プライン６に配置されている。エントリアドレスレジス
タ４１と高速記憶素子４２の記憶位置は１対１で対応し
ており、各エントリアドレスレジスタ４１ａ〜４１ｎに
対して各々８バイトの記憶容量が確保されている。

【００３５】また、エントリアドレスレジスタ４１は、
エントリアドレスの有効性を示すための有効性ビット４
５と、ロックアクセスビット４６とを有する。大容量記
憶部５は、ＤＲＡＭによる記憶機構５１と、この記憶機
構５１を制御するための制御回路５２とを有し、８バイ
ト単位で記憶を管理している。

【００３６】次に図３から図６を参照して拡張記憶装置
用キャッシュメモリ構成方式について説明する。まず、
ソフトウェアは、高速記憶機構４０にエントリアドレス
を登録するためのエントリ登録命令を発行し（図４に示
すステップ１００−ａ）、エントリアドレス登録あるか
否か判断し（ステップ１００−ｂ）、エントリアドレス
登録がないときには、エントリアドレスレジスタ４１に
高速アクセスを行なうためのアドレスをセットする（ス
テップ１００−ｄ）。このアドレスのセットと同時に有
効性ビット４５もセットされる（ステップ１００−
ｅ）。

【００３７】登録されたエントリアドレスを検索する場
合には、有効性ビット４５がセットされているエントリ
アドレスレジスタ４１のみが検索される。なお、エント
リアドレスレジスタ４１に対応した記憶の内容の有効性
を示すエントリ有効性ビットが用意されている。

【００３８】ロックアクセスビット４６は、ロックアク
セス制御部３２により制御され、このロックアクセスビ
ット４６によりエントリアドレスレジスタ４１で指定さ
れるアドレスに対してロックアクセスが行われる。

【００３９】ポート番号レジスタ４４には、そのエント
リに対してアクセスを行っているポート番号がセットさ
れる。次にＣＰＵ１０ａ〜１０ｄからのアクセス要求が
ポート部２ａ〜２ｄを介してアクセス制御部３に取り込
まれると、アクセス制御部３により１つのアクセスが選
択されてアクセスパイプライン６に投入される。投入さ
れたアクセスは、エントリ制御機構４３を動作させるこ
とにより、そのアドレスとアドレスレジスタ４１に登録
された全有効エントリアドレス、及びポート番号とが比
較される。すなわち、これらが登録されている否か判断
される（図５に示すステップ１０１）。

【００４０】＜ストアアクセス＞ （１ー１）まず、アクセスパイプライン６に投入された
アクセスがストアアクセスであり（ステップ９９）、か
つエントリアドレスとして登録されていないときキャッ
シュのエントリ処理を終了し（ステップ１０２）、すな
わち高速記憶部４に対して全くアクセス動作を行なうこ
となく、アレー部５に対して通常のアクセス動作を行な
う。 （１ー２）アクセスパイプライン６に投入されたアクセ
スがストアアクセスであって、かつエントリアドレスと
して登録されているときには、そのエントリのロックア
クセスビット４６がセットされているか否かが判断され
る（ステップ１０３）。 （１ー３）ロックアクセスビット４６がセットされてい
ない場合には、ストアデータを高速記憶機構４０のエン
トリに登録するための制御信号を生成し、アクセスパイ
プライン６からデータを供給して所定のエントリに格納
する（ステップ１０４）。

【００４１】アレー部５に対しては通常のストアアクセ
スが行われる。 （１ー４）ロックアクセスビット４６がセットされてい
る場合には、ポート番号が一致するか否か判断される
（ステップ１０５）。

【００４２】ポート番号が一致する場合には、アクセス
動作を行い（ステップ１０６）、ポート番号が不一致で
ある場合には、アクセスが抑止される。このときアクセ
スパイプライン６はキャンセルされ、結果としてアクセ
スはポート部２ａ〜２ｄで保留される。すなわち、この
アドレスに対するロックが解除されなければ、アクセス
は行えない。

【００４３】＜フェッチアクセス＞ （２ー１）次にアクセスパイプライン６に投入されたア
クセスがフェッチアクセスであり（ステップ９８）、か
つエントリアドレスとして登録されていないとき、処理
を終了し（ステップ１０２）、すなわち高速記憶部４に
対して全くアクセス動作を行なうことなく、アレー部５
に対して通常のアクセス動作を行なう。

【００４４】次にエントリ有効性ビットがセットされて
いるか否か判断される（ステップ１１１）。 （２ー２）エントリアドレスとして登録されていて、エ
ントリ有効性ビットがセットされていないとき、アレー
部５に対して通常のフェッチアクセス動作を行い、エン
トリアドレスレジスタ４１で指定されたアドレスのデー
タが、アレー部５から取り出された時に、高速記憶部４
の所定の記憶位置に複写する（ステップ１１２）。 （２ー３）エントリアドレスとして登録されていて、か
つエントリ有効性ビットがセットされているとき、アレ
ー部５に対してアクセスパイプライン６をキャンセルす
ることによりアクセスを抑止し、エントリアドレスレジ
スタ４１に対応した高速記憶部４の所定の記憶位置から
データを読み出してアクセスパイプライン６に投入し、
アクセス元のポート部へ送る（ステップ１１３）。

【００４５】このように、本実施例によれば、エントリ
制御命令で指定されたデータのみを記憶エントリとして
記憶アドレスをエントリアドレスレジスタ４１に登録
し、記憶アドレスに対応するデータを高速記憶機構４０
に登録するので、特定アドレスについてデータを高速に
供給できる。

【００４６】また、ソフトウェアによるエントリ管理の
導入によりエントリ管理機構を簡略化でき、また複数の
アクセス要求元に対して、単一の高速記憶部４を有する
ことにより、キャッシュの一致制御を不要として大幅な
物量の削減と特定アドレスへのアクセス性能の定常的な
保証を行なえる。

【００４７】なお、高速記憶部４のエントリ数は、多い
方が望ましいが、拡張記憶機構の容量及び拡張記憶を使
用するソフトウェアの方式に応じて決定する。また、ソ
フトウェアに提供するエントリ制御命令には、エントリ
登録命令の他に、指定されたエントリアドレスを削除す
る削除命令すなわち、エントリアドレスレジスタ４１を
検索して、指定されたアドレスと一致した場合、有効性
ビット４５とエントリ有効性ビットをリセットするため
の命令がある。また、置換する命令すなわち、指定され
たエントリの削除を行った後、新たに指定されたアドレ
スをエントリとして登録するための命令があり、あるい
は削除、登録の２命令で代行しても良い。これら登録命
令，削除命令，置換命令が必要となるが、ほぼ登録だけ
の単体機能と回路を共用することが可能であり、大きな
物量増加にはならない。

【００４８】次に第２の発明の実施例について説明す
る。図７は第２の発明の実施例を示す構成ブロック図で
ある。本実施例が特徴とするところは、ＣＰＵ１０から
の排他制御命令により高速記憶部４のデータの高速化を
図る点にある。

【００４９】アクセス制御部３は、ＣＰＵ１０による拡
張記憶に対するアクセスが排他制御命令であるときこれ
を受信する受信部３４と、この受信部３４で受信された
排他制御命令により制御機構４３を作動させ、排他的ア
クセス制御を行なうロックアクセス制御部３２とを有す
る。ロックアクセス制御部３２は、排他制御命令のため
のアドレスを保持するロックアドレスレジスタ３３を有
する。

【００５０】制御機構４３は、ロックアドレスレジスタ
３３で保持されたアドレスと一致するエントリが登録さ
れていないとき、新たにエントリとして登録する。な
お、その他の構成は、第１の発明の実施例の構成と同一
である。

【００５１】次にこのように構成された実施例の動作を
説明する。排他制御のためのアクセスは、特定のアドレ
スに対するロックアクセスによって行われる。本実施例
では、ポート部２ａ〜２ｄからのアクセスリクエストの
うち、受信部３４によりロックフェッチのリクエストが
受信される。そして、このロックフェッチを取り込んだ
ロックアクセス制御部３２によりエントリ制御機構４３
が作動する。すると、エントリ制御機構４３によりエン
トリ登録制御が開始される。

【００５２】ここで、ロックアドレスレジスタ３３が保
持するアドレスと一致するエントリが登録されていない
場合には、エントリ制御機構４３により新たにエントリ
として登録される。

【００５３】一方、エントリが一杯になっている場合に
は、ＬＲＵアルゴリズムによりエントリ置換が行なわれ
る。なお、アクセスパイプライン６から投入されるアク
セスがストアアクセスまたはフェッチアクセスであると
きの動作は、前記第１の発明の実施例の動作と同様であ
るので、ここでは省略する。

【００５４】このように本実施例によれば、排他制御命
令が指定するアドレスのデータのみを記憶エントリとし
て記憶アドレスをエントリアドレスレジスタ４１に登録
し、記憶アドレスに対応するデータを高速記憶機構４０
に登録するので、排他制御データについて高速なデータ
供給を行なうことができ、従来のキャッシュメモリより
もシステム性能を向上することができる。

【００５５】

【発明の効果】本発明によれば、拡張記憶装置にソフト
ウェアでエントリを制御するキャッシュメモリを導入し
たので、従来のキャッシュメモリよりも簡略化でき、大
容量のキャッシュメモリを構成できるとともに、よりシ
ステム性能を向上することができる。

【００５６】また、拡張記憶装置に排他制御命令のみを
対象としたキャッシュメモリを導入することにより、従
来のキャッシュメモリよりも効率良くシステム性能を向
上することができる。

【図面の簡単な説明】

【図１】第１の発明の構成例を示す図である。

【図２】第２の発明の構成例を示す図である。

【図３】第１の発明の実施例として４台の情報処理装置
から共用される共用拡張記憶装置の構成ブロック図であ
る。

【図４】エントリ登録命令のフロー図である。

【図５】第１の発明の実施例のストアアクセスにおける
フロー図である。

【図６】第１の発明の実施例のフェッチアクセスにおけ
るフロー図である。

【図７】第２の発明の実施例として４台の情報処理装置
から共用される共用拡張記憶装置の構成ブロック図であ
る。

【符号の説明】

１・・共用拡張記憶装置 ２・・ポート部 ３・・アクセス制御部 ４・・高速記憶部 ５・・大容量記憶部 ６・・アクセスパイプライン １０・・情報処理装置 ３１・・プライオリティ回路 ３２・・ロックアクセス制御部 ３３・・ロックアドレスレジスタ ３４・・受信部 ４１・・エントリアドレスレジスタ ４２・・高速記憶素子 ４３・・エントリ制御機構 ４４・・ポート番号レジスタ ４５・・有効性ビット ４６・・ロックアクセスビット

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】情報記憶処理装置の拡張記憶装置用キャッ
   シュメモリであっで、 前記拡張記憶装置に記憶されたデータのうち、エントリ
   制御命令によって指定されたデータのみがエントリとし
   て記憶される高速記憶機構と、 前記高速記憶機構に記憶されたデータの前記拡張記憶装
   置におけるアドレスに対応するアドレスがエントリアド
   レスとして記憶されるエントリアドレス登録部と、 前記情報処理装置から前記拡張記憶装置へアクセスがな
   された場合に、そのアクセスに今まれる前記拡張記憶装
   置のアドレスに対応するエントリアドレスが前記エント
   リアドレス登録部に記憶されているかを判定し、対応す
   るエントリアドレスが存する場合に前記高速記憶機構か
   ら当該エントリを読み出して前記情報処理装置に転送す
   る制御手段とを備えた拡張記憶装置用キャッシュメモ
   リ。
2. 【請求項２】複数の情報処理装置が共有するデータが記
   憶された拡張記憶装置に用いられるキャッシュメモリで
   あって、 前記拡張記憶装置に記憶されたデータのうち、前記複数
   の情報処理装置のうち一の情報処理装置のみがアクセス
   可能な前記拡張記憶装置のアドレスに記憶されたデータ
   が記憶される高速記憶機構と、 前記高速記憶機構に記憶されたデータの前記拡張記憶装
   置におけるアドレスに対応するアドレスが記憶されるエ
   ントリアドレス記憶部と、 前記エントリアドレス記憶部に記憶されたアドレスに対
   応する拡張記憶装置のアドレスに対してアクセス可能な
   前記一の情報処理装置の特定情報が記憶される特定情報
   記憶部と、 前記複数の情報処理装置から前記拡張記憶装置へのアク
   セスを取得し、前記エントリアドレス記憶部及び前記特
   定情報記憶部の記憶内容に基づいて、このアクセスが前
   記一の情報処理装置によるこの情報処理装置のみがアク
   セス可能な拡張記憶装置のアドレスに対するアクセスか
   を判定し、該当する場合にのみ前記高速 記憶機構に記憶
   されたデータを読み出して前記一の情報処理装置に対し
   て転送する制御手段とを備えた拡張記憶装置用キャッシ
   ュメモリ。
3. 【請求項３】前記複数の情報処理装置のうち、前記一の
   情報処理装置のみがアクセス可能な前記拡張記憶装置の
   アドレスを保持するロックアドレスレジスタをさらに備
   え、前記制御手段は、前記ロックアドレスレジスタ３３
   に保持されたアドレスに記憶されたデータが前記高速記
   憶機構に記憶されていない場合に、当該データを前記高
   速記憶機構に記憶する請求項２記載の拡張記憶装置用キ
   ャッシュメモリ。