JPH04506125A - キャッシュを備えた計算機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はキャッシュとして知られたものを備えている計算機に関係している通 常キャッシュは計算機の主記憶装置よりもはるかに速くアクセスされることので きる等速呼出記憶装置すなわちＲＡＭを備えている。

キャッシュ制御器は主又は中央処理装置（以下においては［ＣＰＵＪと呼ばれる ）からのデータの要求を監視し、そして請求されたデータがキャツシュＲＡＭ記 憶装置において利用可能であることをキャッシュ制御器が認識したならば、キャ ッシュ記憶装置はデータを直接ＣＰＵに送る。

請求されたデータがキャッシュに存在していない場合には、主記憶装置がアクセ スされ、そして主記憶装置からアクセスされたデータは、ＣＰＵに送られると共 に、キャッシュ記憶装置に供給されて、アドレス場所の利用可能性に依存して、 既にキャッシュ記憶装置にあるデータと置き代わるか又はこれ忙加わる。

通常の計算機においては、データの各要素はこれが同定される関連の７ドレスを 持っている。キャッシュが準備されている場合には、ＣＰＵは単一語のデータ及 び関連の７ドレスとして配列されたデータの要素を主記憶装置とキャッシュ記憶 装置とから受けることができる。同様に、キャッシュ制御器は単一語のデータ及 び関連のアドレスとして配列されたデータの要素を取り扱うことができる。

それぞれが独特の関連のアドレスを持っている複数の語のデータからなるデータ の要素を処理することができるはるかに効果的なＣＰＵが現在利用可能であり、 又この形式のデータ要素を記憶することができる記憶装置が知られている。

この発明に従って、我々は、ＣＰＵ、記憶装置、並びにキャッシュ記憶装置及び キャッシュ制御器からなっているキャッシュ、を備えていて、ＣＰＵが記憶装置 から又はキャッシュ記憶装置から共通のアドレスと関連した複数の語のデータと してそれぞれ配列されたデータの要素を受けることができ、キャッシュ制御器が 本質的に単に単一語のデータ及び関連のアドレスとして配列されたデータの要素 を取り扱うことができ、共通のアドレスと関連した複数の語のデータとしてそれ ぞれ配列されたデータの要素をキャッシュ制御器が取り扱うことを可能にする状 態装置が準備されている計算機を提供する。

それゆえ、キャッシュは、共通の７ドレスと関連した複数の語のデータとしてそ れぞれ配列されたデータの要素を処理することが本質的に可能であるキャッシュ 制御器を準備することを必要としないでより効果的なＣＰＵ／記憶装置システム と共に使用されることができる。

この発明は今度は、この発明による計算機の図解的線図である添付の図面に関し て説明される。

図面に言及すると、この特定の例においてはインテル（Ｉｎｔｅｌ　）ｊ　４８ ６マイクロプロセツサからなっている主又は中央処理装置（ＣＰＵ）１１、主記 憶装置及び／又は補助記憶装置及び／又は拡張記憶装置であるような記憶装置１ ２、並びにキャッシュを備えている計算機１０が示されている。

アドレス母線１４及びデータ母線１５はＣＰＵＩ　１、主記憶装ｆｔ１２、及び キャッシュの間で延びている。

キャッシュ１３は、この例ではインテル（Ｉｎｔｅｌ）８２３８５キヤツシユ制 御器からなるキャッシュ制御器１６、及び静的等速呼出記憶装置すなわちＳ、Ｒ ＡＭ１７からなっている。

以下で説明されるようにキャッシュ制御器、キャッシュ記憶装置１７及び記憶装 置１２と関連して動作する状態装置が準備されて（・る。

キャッシュ制御器１６は、アドレス母線１４を監視してＣＰＵＩ　１がキャッシ ュ記憶装置に存在するデータを要求している場合には、以下で説明されるように 動作して、要求されたデータをデータ母線１５経由でキャッシュ記憶装置１７か もそれが処理されるＣＰＵＩＩに直接供給させる。

キャッシュ記憶装置１７からデータを検索するこの方法は記憶装置１２からデー タを検索することと非常に急速に比較される。しカルながら、キャッシュ記憶装 置１７の内容は必然的に小さい。

ＣＰＵＩＩがキャッシュ記憶装置１７に存在しないデータを要求した場合には、 キャッシュ制御器１６はデータが以下で説明されるように記憶装置１２から直接 検索されてデータ母ａ１５に沿ってＣＰＵＩ　１に供給されるようにするが、こ れはより遅い検索の方法である。

データが記憶装置１２から検索されなければならないときには、キャッシュ制御 器１６はこのデータがキャッシュ記憶装置１７へ書き込まれて、これにおけるア ドレス場所の利用可能性に依存して、キャッシュ記憶装置１７におけるデータと 置き代わるか又はこれに加わる。

通常の配列においては、ＣＰＵＩ　１及びキャッシュ制御器１６によって取り扱 われ、且つ記憶装置１２及びキャッシュ記憶装置１７に記憶されるようなデータ は単一の関連のアドレスと共に単一の語のデータとして配列されたデータ要素の 形式になっている。

しかしながら、この発明に従って、ＣＰＵＩＩを備えた処理装置は、それぞれ独 特の関連のアドレスを持っている複数の語のデータとしてそれぞれ配列された（ いわゆる「バースト」モードにおける）データの要素を処理することができ、且 つ記憶装置１２も又共通のアドレスと関連した複数の語のデータとしてそれぞれ 配列されたデータの要素の形式でデータを記憶し且つ又データをデータ母線１５ に供給することができる。

更に、キャッシュ記憶装置１７は、それぞれ関連の７ドレスを持っている複数の 語のデータとして配列されたデータの要素の形式においてデータを記憶し且つ又 データをＣＰＵＩ　１に供給することができる。

この例では、ＣＰＵＩＩを構成している１４８６マイクロプロセツサ１１は、６ 語がそれ自体のアドレスを持っている、総計１２８ビツトの情報を構成する各３ ２ビツトの四つまでの語のデータを取り扱うことができ、又同様にキャッシュ記 憶装置１７及び記憶装置１２は４語のデータとして配列されたデータ要素を記憶 することができる。

しかしながら、８２３８５キヤツシユ制御器１６は本質的に単に、単一の語の３ ２ビツトのデータ及び関連の７ドレスとし℃配列されたデータの要素を処理する ことができる。

それゆえ察知されることであろうが、キャッシュ制御器１６は本質的には、デ一 り要素の４語のデータがキャッシュ記憶装置１７又は記憶装置１２から読み取ら れるようにすることが不可能であろう。

この発明に従って、状態装置はキャッシュ制御器１６及びキャッシュ記憶装置１ ７及び記憶装置１２と共働して、キャッシュ制御器１６が共通のアドレスを持っ た複数の語のデータの形式においてデータの要素を処理することを可能にするこ れは次のようにし℃達成される。

複数の語のデータは、６語が独特のアドレスを持っているけれども、すべてデー タの語の一つ、例えばデータ要素の最初の語、のアドレスと関連している。

それゆえに状態装置は、複数の語からなるデータ要素の最初の語の７ドレスを認 識すると、データ要素の他の語のためのアドレス情報を生成する。

キャッシュ制御器１６は、要求されたデータ要素の最初の語のアドレスなｇ識す ると、そのデータ要素の語がキャッシュ記憶装置１７に存在するか否かに依存し て、その語だけのための読取り及び／又は書込み記憶循環過程を生成し、それと 同時に状態装置はそのデータ要素の他の語のそれぞれのための読取り及び／又は 書込み記憶循環過程を生成する。

再び図面に言及すると、ＣＰＵＩＩが複数の語のデータからなるデータ要素を要 求し且つキャッシュ制御器１６が最初の語のアドレスからそのデータ要素がキャ ッシュ記憶装置１７に存在することを認識した場合には、キャッシュ制御器１６ はそのデータ要素の最初の語のためのキャッシュ記憶装置読取り循環過程を生成 しくこの段階は項目２０で示されている）、且つ同時に状態装置はそのデータ要 素のデータの語の残りのそれぞれのためのキャッシュ配憶装置読取り循環過程を 生成する（項目２１で示されている）。これと並行して、状態装置は要求されて いるデータ要素の最初の語の１ドレスをｇｗｔして、データの語の残りのものの ためのアドレス情報を生成する（項目２２）。

それゆえ、ＣＰＵＩ　１によって要求されたデータ要素のデータの語のすべては キャッシュ記憶装置１７からデータ母線１５へ読み出され、従ってＣＰＵＩ　１ によって受け取られる。

ＣＰＵが複数の語のデータからなるデータ要素を要求し且つキャッシュ制御器１ ６がそのデータ要素の最初の語のアドレスから、そのデータ要素がキャッシュ記 憶装置１７に存在しないことを認識した場合には、キャッシュ制御器は記憶装置 １２のためにそのデータ要素の最初の語のための記憶装量読取り循環過程を生成 しく項目２３で示されている）、且つ同時に状態装置は記憶装置１２のために、 ＣＰＵによって要求されて℃・るデータ要素のデータの語の残りのもののための 記憶装置読取り循環過程を生成する。これと並行して、状態装置は請求されてい るデータ要素の最初の語の７ドレスを認識する際、データの語の残りのもののそ れぞれについての、記憶装置１２のためのアドレス情報を生成する（項目２５） それゆえ、ＣＰＵＩ　１によって要求されたデータ要素のデータの語のすべては 記憶装置１２からデータ母線１５へ読み出され、従ってＣＰＵＩＩによって受け 取られろ。

更に、ＣＰＵＩＩによって要求されているデータ要素がキャッシュ記憶装置１７ に存在していない、この後者の場合には、キャッシュ制御器１６はデータ要素の 最初の語のためのキャッシュ記憶装置書込み循環過程（やはり項目２０で表示） を生成し、且つ同時に状態装置は要求されているデータ要素のデータの語の残り のもののためのキャッシュ記憶装置畳込み循環過程を生成する（項目２０で表示 ）。これと並行して、要求されているデータ要素の最初の語のアドレスを認識し た状態装置はデータの語の残力のものに対するアドレス情報を生成する（やはり 項目２０で我子）。

従って、ＣＰＵＩＩによって記憶装置１２かも読み取られているデータ要素も又 キャッシュ記憶装置１７へ書き込まれて、アドレス場所の利用可能性に依存して 、既にキャッシュ記憶装置１７に存在しくいるデータと置き代わるか又はキャッ シュ記憶装置１７に存在しているデータに加わる。

それゆえに察知されることであろうが、事実上、状態装置はデータ要素の最初の 語に続く各データ要素におけるデータの語に対してキャッシュ制御６工６を不感 にする。

このようにしてキャッシュ制御器１６はデータの各要素をこれがあたかも単一の 語のデータ及び共通のアドレスであるかのように取り扱う。キャッシュ制御器１ ６は記憶装置１２又はキャッシュ記憶装置１７からデータ母線１５へ且つ又デー タ母線１５からキャッシュ記憶装置１７へ転送され又いる１語のデータに気づい ているだけである。

それゆえ、複数の語のデータ及び共通のアドレスの形式でデータの要素を取り扱 うことが本質的に可能であるキャッシュ制御器を準備する必要はない。

適当な状態装置と共にこの発明を利用すれば、インテル８２３８５キヤツシユ制 御器１６は、説明された例においてＣＰＵＩ　１を与える１４８６処理装置が取 り扱うことのできる、４語のデータ及び共通の７ドレスとして配列されたデータ の要素を処理することに限定されず、共通のアドレスとそれぞれ関連した任意の 数の語のデータの形式においてデータの要素を処理することができるであろう。

現在の例において、４８６処理装置は２８で示されたそれ自体の内部組込みキャ ッシュを持っており、これには共通の７ドレスと関連した４語のデータの形式で データの要素を記憶することのできる小さい記憶装置がある。

それゆえにＣＰＵＩＩの処理機能がデータを要求したときには、これは、明らか に最も高速の検索を与えるであろうそれ自体の内部キャッシュ２８に及び／又は キャッシュのキャッシュ記憶装置１７にあるかもしれない。請求されたデータが これらのキャッシュ記憶装置のいずれＫも存在しない場合にだけデータは記憶装 置１２から検索されることが必要である。

ＣＰＵＩＩのキャッシュ２８の記憶装置の内容は所望によりキャッシュ１３の記 憶装置１７からの又は記憶装置１２からのデータによって置き代えられることが できる。

もちろん、データの要素を取り扱い且つ処理することのできる異なったＣＰＵ１ １については又は共通の７ドレスと関連した４を超える又は４未満の語のデータ についてはキャッシュ記憶装置１７及び主記憶装置１２はそれに適応するように 構成されることが必要であろう。

特定の形式〈おいて若しくは開示された機能を行うための装置に関して表現され た、前述の説明、次の各請求項若しくは添付の諸図面において開示された諸特徴 、又は開示された結果を達成するための方法若しくは過程、又は適当なものとし 【の物質若しくは組成の種類若しくは群は、別々に又はそれらの諸特徴の任意の 組合せにおいて、この発明をその種々の形式で実現するために利用されることが できる。

国際調査報告 、、−、、、、、ＰＯＴ／ＧＢ　９０１０１０３７国際調査報告

Claims (9)

【特許請求の範囲】
1. １．ＣＰＵ、記憶装置、並びにキャッシュ記憶装置及びキャッシュ制御器からな つているキャッシュ、を備えていて、ＣＰＵが記憶装置から又はキヤッシュ記憶 装置から共通のアドレスと関連した複数の語のデータとしてそれぞれ配列された データの要素を受けることができ、キャッシュ制御器が本質的に単に単一語のデ ータ及び関連のアドレスとして配列されたデータの要素を取り扱うことができ、 共通のアドレスと関連した複数の語のデータとしてそれぞれ配列されたデータの 要素をキャッシュ制御器が取り扱うことを可能にする状態装置が準備されている 計算機。
2. ２．データの複数の語のそれぞれが独特のアドレスを持つており、状態装置が、 共通のアドレスであるデータの複数の語の最初の語のアドレスを認識し且つデー タの複数の語の残りのもののそれぞれに対するアドレス情報を生成する、請求項 １に記載の計算機。
3. ３．複数の語のデータの最初の語のための記憶装置循環過程がキャッシュ制御器 によつて生成されたときにデータの複数の語の残りのもののそれぞれのための記 憶装置循環過程を状態装置が生成する、請求項２に記載の計算器。
4. ４．ＣＰＵによつて受け取られるべきデータが記憶装置にだけ存在している場合 複数の語のデータの最初の語のための記憶装置読取り循環過程がキャッシュ制御 器によつて生放されたときに共通のアドレスと関連した記憶装置におけるデータ の複数の語の残りのもののそれぞれのための記憶装置読取りサイクルを状態装置 が生成し、これにより複数の語のデータがＣＰＵによつて記憶装置から読み取ら れる、請求項３に記載の計算機。
5. ５．ＣＰＵによつて受け取られるべきデータが記憶装置にだけ存在している場合 、複数の語のデータの最初の語のためのキャッシュ記憶装置書込み循環過程がキ ャッシュ制御器によつて生成されたときに共通のアドレスと関連した記憶装置に おける複数の語のデータの残りの語のそれぞれのためのキャッシュ記憶装置書込 み循環過程を状態装置が生成し、これにより共通のアドレスと関連した記憶装置 におけるデータの語のそれぞれがＣＰＵによつて記憶装置から読み取られると共 にキャッシュ記憶装置へ書き込まれる、請求項３又は請求項４に記載の計算機。
6. ６．ＣＰＵによつて受け取られるべきデータがキャッシュ記憶装置に存在してい る場合、級数の語のデータの最初の語のためのキャッシュ記憶装置読取り循環過 程がキャッシュ制御器によつて生成されたときに共通のアドレスと関連したキャ ッシュ記憶装置における複数の語のデータの残りの語のそれぞれのためのキャッ シュ記憶装置読取り循環過程を状態装置が生成し、これにより共通のアドレスと 関連したキャッシュ記憶装置におけるデータの複数の語のそれぞれがＣＰＵによ つてキャッシュ記憶装置から読取り可能である、請求項３ないし５のいずれか一 つに記載の計算機。
7. ７．記憶装置及びキャッシュ記憶装置がそれぞれ共通のアドレスと関連した４語 のデータを記憶することのできる、請求項１ないし６のいずれか一つに記載の計 算機。
8. ８．データの各語が３２ビットの情報を含んでいて、これにより記憶装置及びキ ャッシュ記憶装置がそれぞれ１２８ビットの情報を記憶することができるが、キ ャッシュ制御器が一つの３２ビット語の記憶装置を取り扱うことができるだけで ある、請求項７に記載の計算機。
9. ９．データ母線が準備されていて、これに沿つてデータ要素が記憶装置からＣＰ Ｕ及びキャッシュ記憶装置へ且つ又キャッシュ記憶装置からＣＰＵへ移ることが できる、請求項１ないし８のいずれか一つに記載の計算機。