JPH04337854A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH04337854A JPH04337854A JP3110218A JP11021891A JPH04337854A JP H04337854 A JPH04337854 A JP H04337854A JP 3110218 A JP3110218 A JP 3110218A JP 11021891 A JP11021891 A JP 11021891A JP H04337854 A JPH04337854 A JP H04337854A
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- 230000015654 memory Effects 0.000 abstract description 245
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、いわゆるキャッシュメ
モリを有するデータ処理装置に関し、更に詳述すれば、
中央処理装置と、中央処理装置が最近において使用した
データを一時的に保持する比較的小容量の高速メモリ装
置（キャッシュメモリ）とを一組として複数備え、各高
速メモリ装置がデータ転送バスを介して比較的大容量の
低速メモリ装置（主メモリ）に接続されているマルチプ
ロセッサシステム用のデータ処理装置に関する。
モリを有するデータ処理装置に関し、更に詳述すれば、
中央処理装置と、中央処理装置が最近において使用した
データを一時的に保持する比較的小容量の高速メモリ装
置（キャッシュメモリ）とを一組として複数備え、各高
速メモリ装置がデータ転送バスを介して比較的大容量の
低速メモリ装置（主メモリ）に接続されているマルチプ
ロセッサシステム用のデータ処理装置に関する。
【０００２】
【従来の技術】図４はキャッシュメモリを有するマルチ
プロセッサシステム用の従来のデータ処理装置の構成例
を示すブロック図である。
プロセッサシステム用の従来のデータ処理装置の構成例
を示すブロック図である。
【０００３】図４において、参照符号２１は第１の中央
処理装置 （以下、第１ＣＰＵという） であり、３１
は第１ＣＰＵ２１が最近において使用したデータを一時
的に保持する第１の高速メモリ装置 （以下、第１キャ
ッシュメモリという） である。また、参照符号２２は
第２の中央処理装置 （以下、第２ＣＰＵという） で
あり、３２は第２ＣＰＵ２２が最近において使用したデ
ータを一時的に保持する第２の高速メモリ装置 （以下
、第２キャッシュメモリという） である。両キャッシ
ュメモリ３１， ３２はデータ転送バス手段 （以下、
バスという） ６に接続されており、バス６にはシステ
ム全体の共有メモリである低速共有メモリ装置 （以下
、主メモリという） １が接続されている。
処理装置 （以下、第１ＣＰＵという） であり、３１
は第１ＣＰＵ２１が最近において使用したデータを一時
的に保持する第１の高速メモリ装置 （以下、第１キャ
ッシュメモリという） である。また、参照符号２２は
第２の中央処理装置 （以下、第２ＣＰＵという） で
あり、３２は第２ＣＰＵ２２が最近において使用したデ
ータを一時的に保持する第２の高速メモリ装置 （以下
、第２キャッシュメモリという） である。両キャッシ
ュメモリ３１， ３２はデータ転送バス手段 （以下、
バスという） ６に接続されており、バス６にはシステ
ム全体の共有メモリである低速共有メモリ装置 （以下
、主メモリという） １が接続されている。
【０００４】なお、両キャッシュメモリ３１， ３２は
高速ではあるが比較的小容量であり、主メモリ１は低速
ではあるが比較的大容量である。
高速ではあるが比較的小容量であり、主メモリ１は低速
ではあるが比較的大容量である。
【０００５】図５は両キャッシュメモリ３１， ３２の
共通の構成を示す模式図である。両キャッシュメモリ３
１， ３２は、データのディレクトリ情報を格納するデ
ィレクトリ部３００ と、データそのものを格納するデ
ータメモリ部３０１ とで構成されている。
共通の構成を示す模式図である。両キャッシュメモリ３
１， ３２は、データのディレクトリ情報を格納するデ
ィレクトリ部３００ と、データそのものを格納するデ
ータメモリ部３０１ とで構成されている。
【０００６】ディレクトリ部３００ には、タグ情報部
３０２ と、バリッドビット部３０３ と、ダーティビ
ット部３０４ とが設けられており、それぞれがデータ
メモリ部３０１ に格納されているデータと１対１で対
応するタグ情報と、バリッドビットＶと、ダーティビッ
トＤとを格納する。タグ情報部３０２ に格納されるタ
グ情報は、データメモリ部３０１に格納されているデー
タが主メモリ１のいずれのアドレスに格納されているデ
ータと対応するかを示すブロック番号である。バリッド
ビット部３０３ に格納されるバリッドビットＶは、タ
グ情報部３０２ の対応するタグ情報の有効性を示す情
報であり、”１” であれば有効を、”０” であれば
無効をそれぞれ示す。ダーティビット部３０４ に格納
されるダーティビットＤは、タグ情報部３０２ の対応
するタグ情報の最新性を示す情報であり、”１” であ
れば最新であることを示す。これらの一組のタグ情報，
バリッドビットＶ及びダーティビットＤとでデータメモ
リ部３０１ に格納されてる一つのデータのディレクト
リ情報を構成する。
３０２ と、バリッドビット部３０３ と、ダーティビ
ット部３０４ とが設けられており、それぞれがデータ
メモリ部３０１ に格納されているデータと１対１で対
応するタグ情報と、バリッドビットＶと、ダーティビッ
トＤとを格納する。タグ情報部３０２ に格納されるタ
グ情報は、データメモリ部３０１に格納されているデー
タが主メモリ１のいずれのアドレスに格納されているデ
ータと対応するかを示すブロック番号である。バリッド
ビット部３０３ に格納されるバリッドビットＶは、タ
グ情報部３０２ の対応するタグ情報の有効性を示す情
報であり、”１” であれば有効を、”０” であれば
無効をそれぞれ示す。ダーティビット部３０４ に格納
されるダーティビットＤは、タグ情報部３０２ の対応
するタグ情報の最新性を示す情報であり、”１” であ
れば最新であることを示す。これらの一組のタグ情報，
バリッドビットＶ及びダーティビットＤとでデータメモ
リ部３０１ に格納されてる一つのデータのディレクト
リ情報を構成する。
【０００７】なお、両ビットＶ，Ｄの値の組合わせによ
るデータメモリ部３０１ に格納されているデータの状
態は以下の（１）， （２） 及び（３） のように
なる。
るデータメモリ部３０１ に格納されているデータの状
態は以下の（１）， （２） 及び（３） のように
なる。
【０００８】（１） バリッドビットＶが”０” であ
る場合はダーティビットＤの値のいかんに拘わらず、対
応するデータメモリ部３０１ のデータは無効である。 （２） バリッドビットＶが”１” であり且つダーテ
ィビットＤが”０” である場合は、対応するデータメ
モリ部３０１ のデータは有効であり且つ主メモリ１の
対応するアドレスに格納されているデータと一致してい
る。 （３） バリッドビットＶが”１” であり且つダーテ
ィビットＤが”１” である場合は、対応するデータメ
モリ部３０１ のデータは有効であるが主メモリ１の対
応するアドレスに格納されているデータとは一致してお
らず、データメモリ部３０１ に格納されているデータ
が主メモリ１に格納されているデータよりも新しい。
る場合はダーティビットＤの値のいかんに拘わらず、対
応するデータメモリ部３０１ のデータは無効である。 （２） バリッドビットＶが”１” であり且つダーテ
ィビットＤが”０” である場合は、対応するデータメ
モリ部３０１ のデータは有効であり且つ主メモリ１の
対応するアドレスに格納されているデータと一致してい
る。 （３） バリッドビットＶが”１” であり且つダーテ
ィビットＤが”１” である場合は、対応するデータメ
モリ部３０１ のデータは有効であるが主メモリ１の対
応するアドレスに格納されているデータとは一致してお
らず、データメモリ部３０１ に格納されているデータ
が主メモリ１に格納されているデータよりも新しい。
【０００９】次に、上述のような構成のキャッシュメモ
リを有する従来のマルチプロセッサシステム用のデータ
処理装置の動作について以下に説明する。
リを有する従来のマルチプロセッサシステム用のデータ
処理装置の動作について以下に説明する。
【００１０】ここでは一例として、第１ＣＰＵ２１が第
１キャッシュメモリ３１からデータを読出し、続いて第
２ＣＰＵ２２が第２キャッシュメモリ３２から同一のデ
ータを読出す場合について説明する。図６はそのような
場合において、最新のデータが主メモリ１に存在する場
合の処理手順を示すフローチャートである。
１キャッシュメモリ３１からデータを読出し、続いて第
２ＣＰＵ２２が第２キャッシュメモリ３２から同一のデ
ータを読出す場合について説明する。図６はそのような
場合において、最新のデータが主メモリ１に存在する場
合の処理手順を示すフローチャートである。
【００１１】まず、第１ＣＰＵ２１が第１キャッシュメ
モリ３１に対してデータの読出しをそのデータのアドレ
スを第１キャッシュメモリ３１へ与えることにより要求
する （ステップＳ１）。第１キャッシュメモリ３１は
読出しを要求されているデータのアドレスが第１ＣＰＵ
２１から与えられると、該当するデータを格納している
か否かを調べるためにタグ情報部３０２ を検索する
（ステップＳ２）。
モリ３１に対してデータの読出しをそのデータのアドレ
スを第１キャッシュメモリ３１へ与えることにより要求
する （ステップＳ１）。第１キャッシュメモリ３１は
読出しを要求されているデータのアドレスが第１ＣＰＵ
２１から与えられると、該当するデータを格納している
か否かを調べるためにタグ情報部３０２ を検索する
（ステップＳ２）。
【００１２】この結果、第１ＣＰＵ２１から読出しが要
求されているデータのアドレスと一致するタグ情報がタ
グ情報部３０２ に存在し、且つそのバリッドビット部
３０３ の対応するバリッドビットＶが”１” である
場合はヒットしたことになる。この場合には、第１キャ
ッシュメモリ３１はデータメモリ部３０１ の該当する
データを第１ＣＰＵ２１へ出力する （ステップＳ３）
。
求されているデータのアドレスと一致するタグ情報がタ
グ情報部３０２ に存在し、且つそのバリッドビット部
３０３ の対応するバリッドビットＶが”１” である
場合はヒットしたことになる。この場合には、第１キャ
ッシュメモリ３１はデータメモリ部３０１ の該当する
データを第１ＣＰＵ２１へ出力する （ステップＳ３）
。
【００１３】一方、上述の検索の結果、読出しが要求さ
れているデータのアドレスと一致するタグ情報がタグ情
報部３０２ に存在しないか、あるいは存在してもバリ
ッドビット部３０３ の対応するバリッドビットＶが”
０” である場合はミスしたことになる。この場合は、
第１キャッシュメモリ３１には第１ＣＰＵ２１が読出し
を要求しているデータは格納されていないので、第１Ｃ
ＰＵ２１は主メモリ１に対してデータの読出しを要求す
る （ステップＳ４）。第１ＣＰＵ２１が読出しを要求
しているデータが主メモリ１に存在している場合は、そ
のデータはバス６へ出力されて第１キャッシュメモリ３
１に読込まれる （ステップＳ５）。この際、第１キャ
ッシュメモリ３１のバリッドビット部３０３ の対応す
るバリッドビットＶは”１” に、ダーティビット部３
０４ の対応するダーティビットＤは”０” にそれぞ
れセットされる。
れているデータのアドレスと一致するタグ情報がタグ情
報部３０２ に存在しないか、あるいは存在してもバリ
ッドビット部３０３ の対応するバリッドビットＶが”
０” である場合はミスしたことになる。この場合は、
第１キャッシュメモリ３１には第１ＣＰＵ２１が読出し
を要求しているデータは格納されていないので、第１Ｃ
ＰＵ２１は主メモリ１に対してデータの読出しを要求す
る （ステップＳ４）。第１ＣＰＵ２１が読出しを要求
しているデータが主メモリ１に存在している場合は、そ
のデータはバス６へ出力されて第１キャッシュメモリ３
１に読込まれる （ステップＳ５）。この際、第１キャ
ッシュメモリ３１のバリッドビット部３０３ の対応す
るバリッドビットＶは”１” に、ダーティビット部３
０４ の対応するダーティビットＤは”０” にそれぞ
れセットされる。
【００１４】このようにして、第１ＣＰＵ２１が読出し
を要求しているデータが主メモリ１から第１キャッシュ
メモリ３１に読込まれると、第１ＣＰＵ２１は再度第１
キャッシュメモリ３１に対してデータの読出しを要求す
る （ステップＳ１）。この時点では、第１ＣＰＵ２１
が読出しを要求しているデータは第１キャッシュメモリ
３１に存在しているので、ヒットする。即ち、第１ＣＰ
Ｕ２１は自身が読出しを要求しているデータを第１キャ
ッシュメモリ３１から読込むことが出来る （ステップ
Ｓ２， Ｓ３）。
を要求しているデータが主メモリ１から第１キャッシュ
メモリ３１に読込まれると、第１ＣＰＵ２１は再度第１
キャッシュメモリ３１に対してデータの読出しを要求す
る （ステップＳ１）。この時点では、第１ＣＰＵ２１
が読出しを要求しているデータは第１キャッシュメモリ
３１に存在しているので、ヒットする。即ち、第１ＣＰ
Ｕ２１は自身が読出しを要求しているデータを第１キャ
ッシュメモリ３１から読込むことが出来る （ステップ
Ｓ２， Ｓ３）。
【００１５】続いて、第２ＣＰＵ２２が第２キャッシュ
メモリ３２に対してデータの読出しをそのデータのアド
レスを第２キャッシュメモリ３２へ与えることにより要
求する （ステップＳ６）。第２キャッシュメモリ３２
は、第２ＣＰＵ２２が読出しを要求しているデータのア
ドレスが与えられると、上述の第１キャッシュメモリ３
１での場合と同様にしてデータの検索を行う （ステッ
プＳ７）。この結果、ヒットすれば第２キャッシュメモ
リ３２は第２ＣＰＵ２２が読出しを要求しているデータ
をデータメモリ部３０１ から読出して第２ＣＰＵ２２
へ出力する （ステップＳ８）。ミスした場合は、上述
の第１キャッシュメモリ３１での場合と同様に、主メモ
リ１からバス６を介して該当するデータを読出してデー
タメモリ部３０１ に格納し （ステップＳ１０）、バ
リッドビット部３０３ の対応するバリッドビットＶを
”１” に、ダーティビット部３０４ の対応するダー
ティビットＤを”０” にそれぞれセットする。この後
、第２ＣＰＵ２２は自身が読出しを要求しているデータ
の読出しを再度第２キャッシュメモリ３２に対して行う
（ステップＳ６）。この時点では、前述の第１ＣＰＵ
２１での場合と同様にヒットするので （ステップＳ７
）、第２キャッシュメモリ３２は該当するデータをデー
タメモリ部３０１ から読出して第２ＣＰＵ２２へ出力
し、第２ＣＰＵ２２は読出しを要求しているデータを読
込むことが出来る （ステップＳ８）。
メモリ３２に対してデータの読出しをそのデータのアド
レスを第２キャッシュメモリ３２へ与えることにより要
求する （ステップＳ６）。第２キャッシュメモリ３２
は、第２ＣＰＵ２２が読出しを要求しているデータのア
ドレスが与えられると、上述の第１キャッシュメモリ３
１での場合と同様にしてデータの検索を行う （ステッ
プＳ７）。この結果、ヒットすれば第２キャッシュメモ
リ３２は第２ＣＰＵ２２が読出しを要求しているデータ
をデータメモリ部３０１ から読出して第２ＣＰＵ２２
へ出力する （ステップＳ８）。ミスした場合は、上述
の第１キャッシュメモリ３１での場合と同様に、主メモ
リ１からバス６を介して該当するデータを読出してデー
タメモリ部３０１ に格納し （ステップＳ１０）、バ
リッドビット部３０３ の対応するバリッドビットＶを
”１” に、ダーティビット部３０４ の対応するダー
ティビットＤを”０” にそれぞれセットする。この後
、第２ＣＰＵ２２は自身が読出しを要求しているデータ
の読出しを再度第２キャッシュメモリ３２に対して行う
（ステップＳ６）。この時点では、前述の第１ＣＰＵ
２１での場合と同様にヒットするので （ステップＳ７
）、第２キャッシュメモリ３２は該当するデータをデー
タメモリ部３０１ から読出して第２ＣＰＵ２２へ出力
し、第２ＣＰＵ２２は読出しを要求しているデータを読
込むことが出来る （ステップＳ８）。
【００１６】ところで、上述の動作例では、主メモリ１
から第１キャッシュメモリ３１へデータを読出す際のス
テップＳ５と、主メモリ１から第２キャッシュメモリ３
２へデータを読出す際のステップＳ１０とでそれぞれバ
ス６を使用するため、バス６を２回使用することになる
。
から第１キャッシュメモリ３１へデータを読出す際のス
テップＳ５と、主メモリ１から第２キャッシュメモリ３
２へデータを読出す際のステップＳ１０とでそれぞれバ
ス６を使用するため、バス６を２回使用することになる
。
【００１７】次に、第１ＣＰＵ２１が第１キャッシュメ
モリ３１に対してデータの書込みを行い、その際に第２
キャッシュメモリ３２の同一アドレスライン、即ちタグ
情報が共通なデータ群に対してデータの無効化を行う動
作について説明する。図７はそのような場合の、最新の
データが主メモリ１に存在する場合の処理手順を示すフ
ローチャートである。
モリ３１に対してデータの書込みを行い、その際に第２
キャッシュメモリ３２の同一アドレスライン、即ちタグ
情報が共通なデータ群に対してデータの無効化を行う動
作について説明する。図７はそのような場合の、最新の
データが主メモリ１に存在する場合の処理手順を示すフ
ローチャートである。
【００１８】まず、第１ＣＰＵ２１が第１キャッシュメ
モリ３１に対してデータの書込みをそのデータのアドレ
スを第１キャッシュメモリ３１に与えることにより要求
する （ステップＳ１１）。第１キャッシュメモリ３１
は、第１ＣＰＵ２１が書込みを要求しているデータのア
ドレスが与えられると、該当するデータを格納している
か否かを調べるためにタグ情報部３０２ を検索する
（ステップＳ１２）。
モリ３１に対してデータの書込みをそのデータのアドレ
スを第１キャッシュメモリ３１に与えることにより要求
する （ステップＳ１１）。第１キャッシュメモリ３１
は、第１ＣＰＵ２１が書込みを要求しているデータのア
ドレスが与えられると、該当するデータを格納している
か否かを調べるためにタグ情報部３０２ を検索する
（ステップＳ１２）。
【００１９】この結果、書込みが要求されているデータ
のアドレスと一致するタグ情報がタグ情報部３０２ に
存在し、且つそのバリッドビット部３０３ の対応する
バリッドビットＶが”１” である場合はヒットしたこ
とになる。この場合には、第１キャッシュメモリ３１は
データメモリ部３０１ の該当するデータを第１ＣＰＵ
２１が書込みを要求しているデータに書換えることによ
りデータの書込みを行う （ステップＳ１３）。
のアドレスと一致するタグ情報がタグ情報部３０２ に
存在し、且つそのバリッドビット部３０３ の対応する
バリッドビットＶが”１” である場合はヒットしたこ
とになる。この場合には、第１キャッシュメモリ３１は
データメモリ部３０１ の該当するデータを第１ＣＰＵ
２１が書込みを要求しているデータに書換えることによ
りデータの書込みを行う （ステップＳ１３）。
【００２０】一方、上述の検索の結果、書込みが要求さ
れているデータのアドレスと一致するタグ情報がタグ情
報部３０２ に存在しないか、あるいは存在してもバリ
ッドビット部３０３ のバリッドビットＶが”０” で
ある場合はミスしたことになる。この場合は、第１キャ
ッシュメモリ３１には第１ＣＰＵ２１が書込みを要求し
ているデータは格納されていないので、第１ＣＰＵ２１
は主メモリ１に対してデータの読出しを要求する （ス
テップＳ１４）。第１ＣＰＵ２１が書込みを要求してい
るデータが主メモリ１に存在している場合は、そのデー
タはバス６へ出力されて第１キャッシュメモリ３１に読
込まれる （ステップＳ１５）。この際、第１キャッシ
ュメモリ３１のバリッドビット部３０３の対応するバリ
ッドビットＶは”１” に、ダーティビット部３０４
の対応するダーティビットＤは”０” にそれぞれセッ
トされる。
れているデータのアドレスと一致するタグ情報がタグ情
報部３０２ に存在しないか、あるいは存在してもバリ
ッドビット部３０３ のバリッドビットＶが”０” で
ある場合はミスしたことになる。この場合は、第１キャ
ッシュメモリ３１には第１ＣＰＵ２１が書込みを要求し
ているデータは格納されていないので、第１ＣＰＵ２１
は主メモリ１に対してデータの読出しを要求する （ス
テップＳ１４）。第１ＣＰＵ２１が書込みを要求してい
るデータが主メモリ１に存在している場合は、そのデー
タはバス６へ出力されて第１キャッシュメモリ３１に読
込まれる （ステップＳ１５）。この際、第１キャッシ
ュメモリ３１のバリッドビット部３０３の対応するバリ
ッドビットＶは”１” に、ダーティビット部３０４
の対応するダーティビットＤは”０” にそれぞれセッ
トされる。
【００２１】このようにして、第１ＣＰＵ２１が書込み
を要求しているデータが主メモリ１から第１キャッシュ
メモリ３１に読込まれると、第１ＣＰＵ２１は再度第１
キャッシュメモリ３１に対してデータの書込みを要求す
る （ステップＳ１１）。この時点では、第１ＣＰＵ２
１が書込みを要求しているデータは第１キャッシュメモ
リ３１に存在しているので、ヒットする。即ち、第１Ｃ
ＰＵ２１は自身が書込みを要求しているデータを第１キ
ャッシュメモリ３１に書込むことが出来る （ステップ
Ｓ１２， Ｓ１３）。
を要求しているデータが主メモリ１から第１キャッシュ
メモリ３１に読込まれると、第１ＣＰＵ２１は再度第１
キャッシュメモリ３１に対してデータの書込みを要求す
る （ステップＳ１１）。この時点では、第１ＣＰＵ２
１が書込みを要求しているデータは第１キャッシュメモ
リ３１に存在しているので、ヒットする。即ち、第１Ｃ
ＰＵ２１は自身が書込みを要求しているデータを第１キ
ャッシュメモリ３１に書込むことが出来る （ステップ
Ｓ１２， Ｓ１３）。
【００２２】ところで、上述のようにして第１ＣＰＵ２
１により第１キャッシュメモリ３１に書込まれたデータ
と同一のアドレスラインのが第２キャッシュメモリ３２
に存在している場合 （第２キャッシュメモリ３２のタ
グ情報部３０２ のタグ情報が一致していて且つバリッ
ドビット部３０３ の対応するバリッドビットＶが”１
” である場合） 、そのアドレスラインのデータを無
効化する必要がある。このため、第１キャッシュメモリ
３１はバス６に対してデータの無効化を要求する信号を
出力する。これにより、第２キャッシュメモリ３２のバ
リッドビット部３０３ の対応するバリッドビットＶが
”０” にセットされて無効化される （ステップＳ１
６）。
１により第１キャッシュメモリ３１に書込まれたデータ
と同一のアドレスラインのが第２キャッシュメモリ３２
に存在している場合 （第２キャッシュメモリ３２のタ
グ情報部３０２ のタグ情報が一致していて且つバリッ
ドビット部３０３ の対応するバリッドビットＶが”１
” である場合） 、そのアドレスラインのデータを無
効化する必要がある。このため、第１キャッシュメモリ
３１はバス６に対してデータの無効化を要求する信号を
出力する。これにより、第２キャッシュメモリ３２のバ
リッドビット部３０３ の対応するバリッドビットＶが
”０” にセットされて無効化される （ステップＳ１
６）。
【００２３】ところで、上述の動作例では、主メモリ１
から第１キャッシュメモリ３１へデータを読込む際のス
テップＳ１５と、第２キャッシュメモリ３２のデータを
無効化する際のステップＳ１６とでそれぞれバス６を使
用するため、バス６を２回使用することになる。
から第１キャッシュメモリ３１へデータを読込む際のス
テップＳ１５と、第２キャッシュメモリ３２のデータを
無効化する際のステップＳ１６とでそれぞれバス６を使
用するため、バス６を２回使用することになる。
【００２４】
【発明が解決しようとする課題】キャッシュメモリを有
する従来のマルチプロセッサシステム用のデータ処理装
置は以上に説明したように構成され且つ動作するため、
複数のＣＰＵ（中央処理装置） が順次的にキャッシュ
メモリの同一アドレスラインからデータを読出す際に各
ＣＰＵ がバスを順次的に複数回使用する。しかし、バ
スを一つのＣＰＵ が使用している間は他のＣＰＵ は
バスを使用することが出来ないため、バスの使用頻度が
高い場合にはデータ処理装置全体の処理効率が低下する
という問題がある。
する従来のマルチプロセッサシステム用のデータ処理装
置は以上に説明したように構成され且つ動作するため、
複数のＣＰＵ（中央処理装置） が順次的にキャッシュ
メモリの同一アドレスラインからデータを読出す際に各
ＣＰＵ がバスを順次的に複数回使用する。しかし、バ
スを一つのＣＰＵ が使用している間は他のＣＰＵ は
バスを使用することが出来ないため、バスの使用頻度が
高い場合にはデータ処理装置全体の処理効率が低下する
という問題がある。
【００２５】本発明はこのような事情に鑑みてなされた
ものであり、バスの使用率を削減して全体の処理効率を
向上させたデータ処理装置の提供を目的とする。
ものであり、バスの使用率を削減して全体の処理効率を
向上させたデータ処理装置の提供を目的とする。
【００２６】
【課題を解決するための手段】本発明の第１の発明では
、１個のＣＰＵ（中央処理装置） がデータの読出しを
キャッシュメモリ （高速メモリ装置） に要求した場
合にキャッシュメモリがそのデータを保持していなけれ
ば、データを保持していないこと及びデータの読出しが
要求されたことを他の各キャッシュメモリに通知する手
段を有している。
、１個のＣＰＵ（中央処理装置） がデータの読出しを
キャッシュメモリ （高速メモリ装置） に要求した場
合にキャッシュメモリがそのデータを保持していなけれ
ば、データを保持していないこと及びデータの読出しが
要求されたことを他の各キャッシュメモリに通知する手
段を有している。
【００２７】本発明の第２の発明では、１個のＣＰＵ（
中央処理装置） がデータの書込みをキャッシュメモリ
（高速メモリ装置） に要求した場合にキャッシュメ
モリがそのデータを保持していなければ、データを保持
していないこと及びデータの書込みが要求されたことを
他の各キャッシュメモリに通知する手段を有している。
中央処理装置） がデータの書込みをキャッシュメモリ
（高速メモリ装置） に要求した場合にキャッシュメ
モリがそのデータを保持していなければ、データを保持
していないこと及びデータの書込みが要求されたことを
他の各キャッシュメモリに通知する手段を有している。
【００２８】
【作用】本発明の第１の発明では、１個の ＣＰＵがデ
ータの読出しをキャッシュメモリに要求した場合にキャ
ッシュメモリがそのデータを保持していなければ、デー
タを保持していないこと及びデータの読出しが要求され
たことが他の各キャッシュメモリに通知され、他のキャ
ッシュメモリではデータの読出しが要求されたキャッシ
ュメモリが当該データを含むデータ群を主メモリ （低
速メモリ装置） から読込む際に同時にそのデータ群を
読込むことにより、各キャッシュメモリの内容の一致が
維持されると共にデータの先取りが行われる。
ータの読出しをキャッシュメモリに要求した場合にキャ
ッシュメモリがそのデータを保持していなければ、デー
タを保持していないこと及びデータの読出しが要求され
たことが他の各キャッシュメモリに通知され、他のキャ
ッシュメモリではデータの読出しが要求されたキャッシ
ュメモリが当該データを含むデータ群を主メモリ （低
速メモリ装置） から読込む際に同時にそのデータ群を
読込むことにより、各キャッシュメモリの内容の一致が
維持されると共にデータの先取りが行われる。
【００２９】本発明の第１の発明では、１個の ＣＰＵ
がデータの書込みをキャッシュメモリに要求した場合に
キャッシュメモリがそのデータを保持していなければ、
データを保持していないこと及びデータの書込みが要求
されたことが他の各キャッシュメモリに通知され、他の
キャッシュメモリではデータの書込みが要求されたキャ
ッシュメモリが当該データを含むデータ群を主メモリ
（低速メモリ装置） から読込む際に、そのデータ群を
保持している場合には同時にそのデータ群を無効化する
ことにより、キャッシュメモリの内容の一致が維持され
る。
がデータの書込みをキャッシュメモリに要求した場合に
キャッシュメモリがそのデータを保持していなければ、
データを保持していないこと及びデータの書込みが要求
されたことが他の各キャッシュメモリに通知され、他の
キャッシュメモリではデータの書込みが要求されたキャ
ッシュメモリが当該データを含むデータ群を主メモリ
（低速メモリ装置） から読込む際に、そのデータ群を
保持している場合には同時にそのデータ群を無効化する
ことにより、キャッシュメモリの内容の一致が維持され
る。
【００３０】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
いて詳述する。
【００３１】図１は本発明のキャッシュメモリを有する
マルチプロセッサシステム用のデータ処理装置の構成の
一実施例を示すブロック図である。なお、図１と従来例
の構成を示す図４とにおいて同一符号は同一、又は相当
部分を示す。
マルチプロセッサシステム用のデータ処理装置の構成の
一実施例を示すブロック図である。なお、図１と従来例
の構成を示す図４とにおいて同一符号は同一、又は相当
部分を示す。
【００３２】図１において、参照符号２１は第１の中央
処理装置 （以下、第１ＣＰＵという） であり、３１
は第１ＣＰＵ２１が最近において使用したデータを一時
的に保持する第１の高速メモリ装置 （以下、第１キャ
ッシュメモリという） である。また、参照符号２２は
第２の中央処理装置 （以下、第２ＣＰＵという） で
あり、３２は第２ＣＰＵ２２が最近において使用したデ
ータを一時的に保持する第２の高速メモリ装置 （以下
、第２キャッシュメモリという） である。両キャッシ
ュメモリ３１， ３２はデータ転送バス手段 （以下、
バスという） ６に接続されており、バス６にはシステ
ム全体の共有メモリである低速共有メモリ装置 （以下
、主メモリという） １が接続されている。
処理装置 （以下、第１ＣＰＵという） であり、３１
は第１ＣＰＵ２１が最近において使用したデータを一時
的に保持する第１の高速メモリ装置 （以下、第１キャ
ッシュメモリという） である。また、参照符号２２は
第２の中央処理装置 （以下、第２ＣＰＵという） で
あり、３２は第２ＣＰＵ２２が最近において使用したデ
ータを一時的に保持する第２の高速メモリ装置 （以下
、第２キャッシュメモリという） である。両キャッシ
ュメモリ３１， ３２はデータ転送バス手段 （以下、
バスという） ６に接続されており、バス６にはシステ
ム全体の共有メモリである低速共有メモリ装置 （以下
、主メモリという） １が接続されている。
【００３３】またバス６には、データミスヒット通知用
信号線７と、ミスヒット属性通知用信号線８とが併せて
設けられており、それぞれの信号線７， ８は各キャッ
シュメモリ３１， ３２にも接続されている。データミ
スヒット通知用信号線７は第１キャッシュメモリ３１ま
たは第２キャッシュメモリ３２においてキャッシュミス
が発生した場合に他方の第２キャッシュメモリ３２また
は第１キャッシュメモリ３１へそれを通知するために使
用され、ミスヒット属性通知用信号線８は第１キャッシ
ュメモリ３１または第２キャッシュメモリ３２において
キャッシュミスが発生した場合に他方の第２キャッシュ
メモリ３２または第１キャッシュメモリ３１へデータの
読出し動作であるかまたは書込み動作であるかを通知す
るために使用される。
信号線７と、ミスヒット属性通知用信号線８とが併せて
設けられており、それぞれの信号線７， ８は各キャッ
シュメモリ３１， ３２にも接続されている。データミ
スヒット通知用信号線７は第１キャッシュメモリ３１ま
たは第２キャッシュメモリ３２においてキャッシュミス
が発生した場合に他方の第２キャッシュメモリ３２また
は第１キャッシュメモリ３１へそれを通知するために使
用され、ミスヒット属性通知用信号線８は第１キャッシ
ュメモリ３１または第２キャッシュメモリ３２において
キャッシュミスが発生した場合に他方の第２キャッシュ
メモリ３２または第１キャッシュメモリ３１へデータの
読出し動作であるかまたは書込み動作であるかを通知す
るために使用される。
【００３４】なお、両キャッシュメモリ３１， ３２は
高速ではあるが比較的小容量であり、主メモリ１は低速
ではあるが比較的大容量である。また、両キャッシュメ
モリ３１， ３２の構成は前述の従来例と同様であり、
図５に示されている如くである。
高速ではあるが比較的小容量であり、主メモリ１は低速
ではあるが比較的大容量である。また、両キャッシュメ
モリ３１， ３２の構成は前述の従来例と同様であり、
図５に示されている如くである。
【００３５】次に、上述のような構成の本発明のキャッ
シュメモリを有する本発明のマルチプロセッサシステム
用のデータ処理装置の動作について以下に説明する。こ
こでは一例として、第１ＣＰＵ２１が第１キャッシュメ
モリ３１からデータを読出し、続いて第２ＣＰＵ２２が
第２キャッシュメモリ３２から同一のデータを読出す場
合について説明する。但し、第１ＣＰＵ２１により第１
キャッシュメモリ３１から読出される最新のデータが第
２キャッシュメモリ３２には存在しないことを前提とす
る。図２はそのような場合において、最新のデータが主
メモリ１に存在する場合の処理手順を示すフローチャー
トである。
シュメモリを有する本発明のマルチプロセッサシステム
用のデータ処理装置の動作について以下に説明する。こ
こでは一例として、第１ＣＰＵ２１が第１キャッシュメ
モリ３１からデータを読出し、続いて第２ＣＰＵ２２が
第２キャッシュメモリ３２から同一のデータを読出す場
合について説明する。但し、第１ＣＰＵ２１により第１
キャッシュメモリ３１から読出される最新のデータが第
２キャッシュメモリ３２には存在しないことを前提とす
る。図２はそのような場合において、最新のデータが主
メモリ１に存在する場合の処理手順を示すフローチャー
トである。
【００３６】まず、第１ＣＰＵ２１が第１キャッシュメ
モリ３１に対してデータの読出しをそのデータのアドレ
スを第１キャッシュメモリ３１へ与えることにより要求
する （ステップＳ２１）。第１キャッシュメモリ３１
は読出しを要求されているデータのアドレスが第１ＣＰ
Ｕ２１から与えられると、該当するデータを格納してい
るか否かを調べるためにタグ情報部３０２ を検索する
（ステップＳ２２）。
モリ３１に対してデータの読出しをそのデータのアドレ
スを第１キャッシュメモリ３１へ与えることにより要求
する （ステップＳ２１）。第１キャッシュメモリ３１
は読出しを要求されているデータのアドレスが第１ＣＰ
Ｕ２１から与えられると、該当するデータを格納してい
るか否かを調べるためにタグ情報部３０２ を検索する
（ステップＳ２２）。
【００３７】この結果、第１ＣＰＵ２１から読出しが要
求されているデータのアドレスと一致するタグ情報がタ
グ情報部３０２ に存在し、且つそのバリッドビット部
３０３ の対応するバリッドビットＶが”１” である
場合はヒットしたことになる。この場合には、第１キャ
ッシュメモリ３１はデータメモリ部３０１ の該当する
データを第１ＣＰＵ２１へ出力する （ステップＳ２３
）。
求されているデータのアドレスと一致するタグ情報がタ
グ情報部３０２ に存在し、且つそのバリッドビット部
３０３ の対応するバリッドビットＶが”１” である
場合はヒットしたことになる。この場合には、第１キャ
ッシュメモリ３１はデータメモリ部３０１ の該当する
データを第１ＣＰＵ２１へ出力する （ステップＳ２３
）。
【００３８】一方、上述の検索の結果、読出しが要求さ
れているデータのアドレスと一致するタグ情報がタグ情
報部３０２ に存在しないか、あるいは存在してもバリ
ッドビット部３０３ の対応するバリッドビットＶが”
０” である場合はミスしたことになる。この場合は、
第１キャッシュメモリ３１には第１ＣＰＵ２１が読出し
を要求しているデータは格納されていないので、第１Ｃ
ＰＵ２１は主メモリ１に対してデータの読出しを要求す
る （ステップＳ２４）。また同時に、第１キャッシュ
メモリ３１はデータミスヒット通知用信号線７を介して
キャッシュミスしたことをバス６へ通知すると共に、ミ
スヒット属性通知用信号線８を介してデータ読出し動作
であることを通知する（ステップＳ２５）。
れているデータのアドレスと一致するタグ情報がタグ情
報部３０２ に存在しないか、あるいは存在してもバリ
ッドビット部３０３ の対応するバリッドビットＶが”
０” である場合はミスしたことになる。この場合は、
第１キャッシュメモリ３１には第１ＣＰＵ２１が読出し
を要求しているデータは格納されていないので、第１Ｃ
ＰＵ２１は主メモリ１に対してデータの読出しを要求す
る （ステップＳ２４）。また同時に、第１キャッシュ
メモリ３１はデータミスヒット通知用信号線７を介して
キャッシュミスしたことをバス６へ通知すると共に、ミ
スヒット属性通知用信号線８を介してデータ読出し動作
であることを通知する（ステップＳ２５）。
【００３９】第１ＣＰＵ２１が読出しを要求しているデ
ータが主メモリ１に存在している場合は、そのデータは
バス６へ出力されて第１キャッシュメモリ３１に読込ま
れる （ステップＳ２６）。この際、第１キャッシュメ
モリ３１のバリッドビット部３０３ の対応するバリッ
ドビットＶは”１” に、ダーティビット部３０４ の
対応するダーティビットＤは”０” にそれぞれセット
される。
ータが主メモリ１に存在している場合は、そのデータは
バス６へ出力されて第１キャッシュメモリ３１に読込ま
れる （ステップＳ２６）。この際、第１キャッシュメ
モリ３１のバリッドビット部３０３ の対応するバリッ
ドビットＶは”１” に、ダーティビット部３０４ の
対応するダーティビットＤは”０” にそれぞれセット
される。
【００４０】同時に、第２キャッシュメモリ３２は、デ
ータミスヒット通知用信号線７及びミスヒット属性通知
用信号線８を監視しており、第１キャッシュメモリ３１
において読出しミスが発生したと判断する。これにより
、第２キャッシュメモリ３２は第１キャッシュメモリ３
１がミスしたアドレスと一致するタグ情報がタグ情報部
３０２ に存在し且つそのバリッドビット部３０３ の
対応するバリッドビットＶが”１” であるか否かを調
べる。一致するタグ情報が存在し且つそのバリッドビッ
トＶが”１” である場合には、主メモリ１からバス６
へ出力されたデータを第２キャッシュメモリ３２も読込
み、バリッドビット部３０３ の対応するバリッドビッ
トＶを”１” に、ダーティビット部３０４ の対応す
るダーティビットＤを”０” にそれぞれセットする
（ステップＳ２６）。
ータミスヒット通知用信号線７及びミスヒット属性通知
用信号線８を監視しており、第１キャッシュメモリ３１
において読出しミスが発生したと判断する。これにより
、第２キャッシュメモリ３２は第１キャッシュメモリ３
１がミスしたアドレスと一致するタグ情報がタグ情報部
３０２ に存在し且つそのバリッドビット部３０３ の
対応するバリッドビットＶが”１” であるか否かを調
べる。一致するタグ情報が存在し且つそのバリッドビッ
トＶが”１” である場合には、主メモリ１からバス６
へ出力されたデータを第２キャッシュメモリ３２も読込
み、バリッドビット部３０３ の対応するバリッドビッ
トＶを”１” に、ダーティビット部３０４ の対応す
るダーティビットＤを”０” にそれぞれセットする
（ステップＳ２６）。
【００４１】このようにして、第１ＣＰＵ２１が読出し
を要求しているデータが主メモリ１から第１キャッシュ
メモリ３１に読込まれると、第１ＣＰＵ２１は再度第１
キャッシュメモリ３１に対してデータの読出しを要求す
る （ステップＳ２１）。この時点では、第１ＣＰＵ２
１が読出しを要求しているデータは第１キャッシュメモ
リ３１に存在しているので、ヒットする。即ち、第１Ｃ
ＰＵ２１は自身が読出しを要求しているデータを第１キ
ャッシュメモリ３１から読込むことが出来る （ステッ
プＳ２２， Ｓ２３）。
を要求しているデータが主メモリ１から第１キャッシュ
メモリ３１に読込まれると、第１ＣＰＵ２１は再度第１
キャッシュメモリ３１に対してデータの読出しを要求す
る （ステップＳ２１）。この時点では、第１ＣＰＵ２
１が読出しを要求しているデータは第１キャッシュメモ
リ３１に存在しているので、ヒットする。即ち、第１Ｃ
ＰＵ２１は自身が読出しを要求しているデータを第１キ
ャッシュメモリ３１から読込むことが出来る （ステッ
プＳ２２， Ｓ２３）。
【００４２】続いて、第２ＣＰＵ２２が第２キャッシュ
メモリ３２に対してデータの読出しをそのデータのアド
レスを第２キャッシュメモリ３２へ与えることにより要
求する （ステップＳ２７）。第２キャッシュメモリ３
２は、第２ＣＰＵ２２が読出しを要求しているデータの
アドレスが与えられると、上述の第１キャッシュメモリ
３１での場合と同様にしてデータの検索を行う。しかし
この時点では、前述の第１ＣＰＵ２１がデータの読出し
を行った際に第２キャッシュメモリ３２にもその同一の
データが格納されているため必ずヒットするので、第２
キャッシュメモリ３２は該当するデータをデータメモリ
部３０１ から読出して第２ＣＰＵ２２へ出力し、第２
ＣＰＵ２２は読出しを要求しているデータを読込むこと
が出来る（ステップＳ２８）。
メモリ３２に対してデータの読出しをそのデータのアド
レスを第２キャッシュメモリ３２へ与えることにより要
求する （ステップＳ２７）。第２キャッシュメモリ３
２は、第２ＣＰＵ２２が読出しを要求しているデータの
アドレスが与えられると、上述の第１キャッシュメモリ
３１での場合と同様にしてデータの検索を行う。しかし
この時点では、前述の第１ＣＰＵ２１がデータの読出し
を行った際に第２キャッシュメモリ３２にもその同一の
データが格納されているため必ずヒットするので、第２
キャッシュメモリ３２は該当するデータをデータメモリ
部３０１ から読出して第２ＣＰＵ２２へ出力し、第２
ＣＰＵ２２は読出しを要求しているデータを読込むこと
が出来る（ステップＳ２８）。
【００４３】ところで、上述の動作例では、主メモリ１
から第２キャッシュメモリ３２へデータを読出す必要は
なく、主メモリ１から第１キャッシュメモリ３１と第２
キャッシュメモリ３２とへ同時にデータを読出す際にス
テップＳ２６でバス６を１回使用するのみである。
から第２キャッシュメモリ３２へデータを読出す必要は
なく、主メモリ１から第１キャッシュメモリ３１と第２
キャッシュメモリ３２とへ同時にデータを読出す際にス
テップＳ２６でバス６を１回使用するのみである。
【００４４】次に、第１ＣＰＵ２１が第１キャッシュメ
モリ３１に対してデータの書込みを行い、その際に第２
キャッシュメモリ３２の同一アドレスラインに対してデ
ータの無効化を行う動作について説明する。図３はその
ような場合の、最新のデータが主メモリ１に存在する場
合の処理手順を示すフローチャートである。
モリ３１に対してデータの書込みを行い、その際に第２
キャッシュメモリ３２の同一アドレスラインに対してデ
ータの無効化を行う動作について説明する。図３はその
ような場合の、最新のデータが主メモリ１に存在する場
合の処理手順を示すフローチャートである。
【００４５】まず、第１ＣＰＵ２１が第１キャッシュメ
モリ３１に対してデータの書込みをそのデータのアドレ
スを第１キャッシュメモリ３１に与えることにより要求
する （ステップＳ３１）。第１キャッシュメモリ３１
は、第１ＣＰＵ２１が書込みを要求しているデータのア
ドレスが与えられると、該当するデータを格納している
か否かを調べるためにタグ情報部３０２ を検索する
（ステップＳ３２）。
モリ３１に対してデータの書込みをそのデータのアドレ
スを第１キャッシュメモリ３１に与えることにより要求
する （ステップＳ３１）。第１キャッシュメモリ３１
は、第１ＣＰＵ２１が書込みを要求しているデータのア
ドレスが与えられると、該当するデータを格納している
か否かを調べるためにタグ情報部３０２ を検索する
（ステップＳ３２）。
【００４６】この結果、書込みが要求されているデータ
のアドレスと一致するタグ情報がタグ情報部３０２ に
存在し、且つそのバリッドビット部３０３ の対応する
バリッドビットＶが”１” である場合はヒットしたこ
とになる。この場合には、第１キャッシュメモリ３１は
データメモリ部３０１ の該当するデータを第１ＣＰＵ
２１が書込みを要求しているデータに書換えることによ
りデータの書込みを行う （ステップＳ３３）。
のアドレスと一致するタグ情報がタグ情報部３０２ に
存在し、且つそのバリッドビット部３０３ の対応する
バリッドビットＶが”１” である場合はヒットしたこ
とになる。この場合には、第１キャッシュメモリ３１は
データメモリ部３０１ の該当するデータを第１ＣＰＵ
２１が書込みを要求しているデータに書換えることによ
りデータの書込みを行う （ステップＳ３３）。
【００４７】なおこの場合、第２キャッシュメモリ３２
は第１キャッシュメモリ３１がヒットしたアドレスと一
致するタグ情報がタグ情報部３０２ に存在し且つその
バリッドビット部３０３ の対応するバリッドビットＶ
が”１” であるか否かを調べる。一致するタグ情報が
存在し且つそのバリッドビットＶが”１” である場合
には、そのデータと同一アドレスラインのデータを無効
化する。 （ステップＳ３４）。
は第１キャッシュメモリ３１がヒットしたアドレスと一
致するタグ情報がタグ情報部３０２ に存在し且つその
バリッドビット部３０３ の対応するバリッドビットＶ
が”１” であるか否かを調べる。一致するタグ情報が
存在し且つそのバリッドビットＶが”１” である場合
には、そのデータと同一アドレスラインのデータを無効
化する。 （ステップＳ３４）。
【００４８】一方、上述の検索の結果、第１ＣＰＵ２１
から書込みが要求されているデータのアドレスと一致す
るタグ情報がタグ情報部３０２ に存在しないか、ある
いは存在してもバリッドビット部３０３ の対応するバ
リッドビットＶが”０” である場合は、ミスしたこと
になる。この場合は、第１キャッシュメモリ３１には第
１ＣＰＵ２１が書込みを要求しているデータは格納され
ていないので、第１ＣＰＵ２１は主メモリ１に対してデ
ータの読出しを要求する （ステップＳ３５）。また同
時に、第１キャッシュメモリ３１はデータミスヒット通
知用信号線７を介してミスしたことをバス６へ通知する
と共に、ミスヒット属性通知用信号線８を介してデータ
書込み動作であることを通知する （ステップＳ３６）
。
から書込みが要求されているデータのアドレスと一致す
るタグ情報がタグ情報部３０２ に存在しないか、ある
いは存在してもバリッドビット部３０３ の対応するバ
リッドビットＶが”０” である場合は、ミスしたこと
になる。この場合は、第１キャッシュメモリ３１には第
１ＣＰＵ２１が書込みを要求しているデータは格納され
ていないので、第１ＣＰＵ２１は主メモリ１に対してデ
ータの読出しを要求する （ステップＳ３５）。また同
時に、第１キャッシュメモリ３１はデータミスヒット通
知用信号線７を介してミスしたことをバス６へ通知する
と共に、ミスヒット属性通知用信号線８を介してデータ
書込み動作であることを通知する （ステップＳ３６）
。
【００４９】第１ＣＰＵ２１が書込みを要求しているデ
ータが主メモリ１に存在している場合は、そのデータは
バス６へ出力されて第１キャッシュメモリ３１に読込ま
れる （ステップＳ３７）。この際、第１キャッシュメ
モリ３１のバリッドビット部３０３ の対応するバリッ
ドビットＶは”１” に、ダーティビット部３０４ の
対応するダーティビットＤは”０” にそれぞれセット
される。
ータが主メモリ１に存在している場合は、そのデータは
バス６へ出力されて第１キャッシュメモリ３１に読込ま
れる （ステップＳ３７）。この際、第１キャッシュメ
モリ３１のバリッドビット部３０３ の対応するバリッ
ドビットＶは”１” に、ダーティビット部３０４ の
対応するダーティビットＤは”０” にそれぞれセット
される。
【００５０】同時に、第２キャッシュメモリ３２は、デ
ータミスヒット通知用信号線７及びミスヒット属性通知
用信号線８を監視しており、第１キャッシュメモリ３１
において書込みミスが発生したと判断する。これにより
、第２キャッシュメモリ３２は第１キャッシュメモリ３
１がミスしたアドレスと一致するタグ情報がタグ情報部
３０２ に存在し且つそのバリッドビット部３０３ の
対応するバリッドビットＶが”１” であるか否かを調
べる。一致するタグ情報が存在し且つそのバリッドビッ
トＶが”１” である場合には、そのデータと同一アド
レスラインのデータを無効化する。この無効化の動作は
、第１キャッシュメモリ３１による主メモリ１からのデ
ータの読込みと同時に行われる （ステップＳ３７）。 そして、第２キャッシュメモリ３２のバリッドビット部
３０３ の対応するバリッドビットＶは”０” にセッ
トされる。
ータミスヒット通知用信号線７及びミスヒット属性通知
用信号線８を監視しており、第１キャッシュメモリ３１
において書込みミスが発生したと判断する。これにより
、第２キャッシュメモリ３２は第１キャッシュメモリ３
１がミスしたアドレスと一致するタグ情報がタグ情報部
３０２ に存在し且つそのバリッドビット部３０３ の
対応するバリッドビットＶが”１” であるか否かを調
べる。一致するタグ情報が存在し且つそのバリッドビッ
トＶが”１” である場合には、そのデータと同一アド
レスラインのデータを無効化する。この無効化の動作は
、第１キャッシュメモリ３１による主メモリ１からのデ
ータの読込みと同時に行われる （ステップＳ３７）。 そして、第２キャッシュメモリ３２のバリッドビット部
３０３ の対応するバリッドビットＶは”０” にセッ
トされる。
【００５１】このようにして、第１ＣＰＵ２１が書込み
を要求しているデータが主メモリ１から第１キャッシュ
メモリ３１に読込まれると、第１ＣＰＵ２１は再度第１
キャッシュメモリ３１に対してデータの書込みを要求す
る （ステップＳ３１）。この時点では、第１ＣＰＵ２
１が書込みを要求しているデータは第１キャッシュメモ
リ３１に存在しているので、必ずヒットする。即ち、第
１ＣＰＵ２１は自身が書込みを要求しているデータを第
１キャッシュメモリ３１に書込むことが出来る （ステ
ップＳ３２， Ｓ３３）。
を要求しているデータが主メモリ１から第１キャッシュ
メモリ３１に読込まれると、第１ＣＰＵ２１は再度第１
キャッシュメモリ３１に対してデータの書込みを要求す
る （ステップＳ３１）。この時点では、第１ＣＰＵ２
１が書込みを要求しているデータは第１キャッシュメモ
リ３１に存在しているので、必ずヒットする。即ち、第
１ＣＰＵ２１は自身が書込みを要求しているデータを第
１キャッシュメモリ３１に書込むことが出来る （ステ
ップＳ３２， Ｓ３３）。
【００５２】ところで、上述の動作例では、主メモリ１
から第１キャッシュメモリ３１へデータを読出す際にス
テップＳ３７でバス６を１回使用するのみである。なお
上記実施例では、 ＣＰＵとキャッシュメモリとを二組
備えたシステムについて説明したが、任意の組数の Ｃ
ＰＵとキャッシュメモリとに本発明は適用可能である。 また複数の ＣＰＵ全てがキャッシュメモリを有してい
る必要はなく、少なくとも二つの ＣＰＵがそれぞれキ
ャッシュメモリを有していればよい。
から第１キャッシュメモリ３１へデータを読出す際にス
テップＳ３７でバス６を１回使用するのみである。なお
上記実施例では、 ＣＰＵとキャッシュメモリとを二組
備えたシステムについて説明したが、任意の組数の Ｃ
ＰＵとキャッシュメモリとに本発明は適用可能である。 また複数の ＣＰＵ全てがキャッシュメモリを有してい
る必要はなく、少なくとも二つの ＣＰＵがそれぞれキ
ャッシュメモリを有していればよい。
【００５３】
【発明の効果】以上に詳述した如く本発明のデータ処理
装置の第１の発明によれば、データの読出しに際してキ
ャッシュミスした場合、データの読出しが要求されたキ
ャッシュメモリが主メモリから当該データを含むデータ
群を読込む際に他の各キャッシュメモリも同時にそのデ
ータ群を読込むので、バスは１回のみの使用で済む。従
って、バスの使用回数が削減され、装置全体の処理効率
が向上する。
装置の第１の発明によれば、データの読出しに際してキ
ャッシュミスした場合、データの読出しが要求されたキ
ャッシュメモリが主メモリから当該データを含むデータ
群を読込む際に他の各キャッシュメモリも同時にそのデ
ータ群を読込むので、バスは１回のみの使用で済む。従
って、バスの使用回数が削減され、装置全体の処理効率
が向上する。
【００５４】また第２の発明によれば、データの書込に
際してキャッシュミスした場合、データの書込みが要求
されたキャッシュメモリが主メモリから当該データを含
むデータ群を読込む際に他の各キャッシュメモリはその
データ群を保持していれば同時にそのデータ群を無効化
するので、バスは１回のみの使用で済む。従って、バス
の使用回数が削減され、装置全体の処理効率が向上する
。
際してキャッシュミスした場合、データの書込みが要求
されたキャッシュメモリが主メモリから当該データを含
むデータ群を読込む際に他の各キャッシュメモリはその
データ群を保持していれば同時にそのデータ群を無効化
するので、バスは１回のみの使用で済む。従って、バス
の使用回数が削減され、装置全体の処理効率が向上する
。
【図１】本発明のキャッシュメモリを有するマルチプロ
セッサシステム用のデータ処理装置の構成の一実施例を
示すブロック図である。
セッサシステム用のデータ処理装置の構成の一実施例を
示すブロック図である。
【図２】第１ＣＰＵが第１キャッシュメモリからデータ
を読出し、続いて第２ＣＰＵが第２キャッシュメモリか
ら同一のデータを読出す場合の処理手順を示すフローチ
ャートである。
を読出し、続いて第２ＣＰＵが第２キャッシュメモリか
ら同一のデータを読出す場合の処理手順を示すフローチ
ャートである。
【図３】第１ＣＰＵが第１キャッシュメモリに対してデ
ータの書込みを行い、その際に第２キャッシュメモリの
同一アドレスラインに対してデータの無効化を行う動作
の処理手順を示すフローチャートである。
ータの書込みを行い、その際に第２キャッシュメモリの
同一アドレスラインに対してデータの無効化を行う動作
の処理手順を示すフローチャートである。
【図４】キャッシュメモリを有するマルチプロセッサシ
ステム用の従来のデータ処理装置の構成例を示すブロッ
ク図である。
ステム用の従来のデータ処理装置の構成例を示すブロッ
ク図である。
【図５】キャッシュメモリの構成を示す模式図である。
【図６】第１ＣＰＵが第１キャッシュメモリからデータ
を読出し、続いて第２ＣＰＵが第２キャッシュメモリか
ら同一のデータを読出す場合の処理手順を示すフローチ
ャートである。
を読出し、続いて第２ＣＰＵが第２キャッシュメモリか
ら同一のデータを読出す場合の処理手順を示すフローチ
ャートである。
【図７】第１ＣＰＵが第１キャッシュメモリに対してデ
ータの書込みを行い、その際に第２キャッシュメモリの
同一アドレスラインに対してデータの無効化を行う動作
の処理手順を示すフローチャートである。
ータの書込みを行い、その際に第２キャッシュメモリの
同一アドレスラインに対してデータの無効化を行う動作
の処理手順を示すフローチャートである。
１ 主メモリ
６ バス
７ データミスヒット通知用信号線８ ミ
スヒット属性通知用信号線２１ 第１ＣＰＵ ２２ 第２ＣＰＵ ３１ 第１キャッシュメモリ ３２ 第２キャッシュメモリ
スヒット属性通知用信号線２１ 第１ＣＰＵ ２２ 第２ＣＰＵ ３１ 第１キャッシュメモリ ３２ 第２キャッシュメモリ
Claims (2)
- 【請求項１】 少なくとも２個の中央処理装置と、こ
れらの中央処理装置に共有される低速メモリ装置と、前
記各中央処理装置それぞれに備えられて前記低速メモリ
装置に格納されているデータの一部を一時的に保持する
高速メモリ装置とを備え、１個の中央処理装置がそれに
備えられている高速メモリ装置にこれが保持していない
データの読出しを要求した場合に、前記低速メモリ装置
から当該データを含むデータ群を前記高速メモリ装置へ
読出して保持した後に当該データを前記中央処理装置が
読出すべくなしたデータ処理装置において、前記各高速
メモリ装置に、それぞれが備えられている中央処理装置
から読出しを要求されたデータを保持していない場合に
、その旨を他の高速メモリ装置へ通知する第１の手段と
、データの読出しが要求された旨を他の高速メモリ装置
へ通知する第２の手段とを備え、他の高速メモリ装置は
、前記第１及び第２の手段による通知を受けて、前記高
速メモリ装置が前記低速メモリ装置から当該データを含
むデータ群を読出す際に同時にそのデータ群を読込むべ
くなしてあることを特徴とするデータ処理装置。 - 【請求項２】 少なくとも２個の中央処理装置と、こ
れらの中央処理装置に共有される低速メモリ装置と、前
記各中央処理装置それぞれに備えられて前記低速メモリ
装置に格納されているデータの一部を一時的に保持する
高速メモリ装置とを備え、１個の中央処理装置がそれに
備えられている高速メモリ装置ににこれが保持していな
いデータの書込みを要求した場合に、前記低速メモリ装
置から当該データを含むデータ群を前記高速メモリ装置
へ読出して保持した後に当該データを前記中央処理装置
が書込むべくなしたデータ処理装置において、前記各高
速メモリ装置に、それぞれが備えられている中央処理装
置から書込みを要求されたデータを保持していない場合
に、その旨を他の高速メモリ装置へ通知する第１の手段
と、データの書込みが要求された旨を他の高速メモリ装
置へ通知する第３の手段とを備え、他の高速メモリ装置
は、前記第１及び第３の手段による通知を受けて、前記
高速メモリ装置が前記低速メモリ装置から当該データを
含むデータ群を読出す際に当該データを含むデータ群を
保持している場合は同時にそのデータ群を無効化すべく
なしてあることを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3110218A JPH04337854A (ja) | 1991-05-15 | 1991-05-15 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3110218A JPH04337854A (ja) | 1991-05-15 | 1991-05-15 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04337854A true JPH04337854A (ja) | 1992-11-25 |
Family
ID=14530073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3110218A Pending JPH04337854A (ja) | 1991-05-15 | 1991-05-15 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04337854A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06274415A (ja) * | 1993-03-17 | 1994-09-30 | Nec Corp | 共有メモリシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02238534A (ja) * | 1989-03-13 | 1990-09-20 | Nippon I B M Kk | マルチプロセツサ・システム |
| JPH02253356A (ja) * | 1989-03-28 | 1990-10-12 | Toshiba Corp | 階層キャッシュメモリ装置とその制御方式 |
-
1991
- 1991-05-15 JP JP3110218A patent/JPH04337854A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02238534A (ja) * | 1989-03-13 | 1990-09-20 | Nippon I B M Kk | マルチプロセツサ・システム |
| JPH02253356A (ja) * | 1989-03-28 | 1990-10-12 | Toshiba Corp | 階層キャッシュメモリ装置とその制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06274415A (ja) * | 1993-03-17 | 1994-09-30 | Nec Corp | 共有メモリシステム |
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