JPH03168853A - 入出力処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は人出力処理装置に関し、特に人出力処理装置に
おける論理アドレスから物理アドレスへのアドレス変換
方式に関する。

従来技術 従来、人出力処理装置においては、論理アドレス空間の
単位であるセグメントを複数のページ中位に分割してお
り、セグメント表を参照してセグメント記述子を読出し
、このセグメント記述子によりページテーブルを参照し
てページ記述子を読出し、そのページ記述子と論理アド
レス内のページ西アドレスとにより物理アドレスを生成
するというように、論理アドレスを物理アドレスに変換
するアドレス変換動作が行われていた。

セグメント記述子には直接指定形式のセグメント記述子
と間接指定形式のセグメント記述子との２種類があり、
１つ１つの物理チャネル毎に直接指定形式のセグメント
記述子を１つ格納することができるようになっている。

ここで、セグメント記述子が間接指定形式てあれば、そ
のセグメント記述子が第１セグメント記述子として第２
セグメント記述子のアドレスを指定し、該アドレスによ
って取出された第２セグメント記述子が物理アドレスの
生或に使用される。

一般に、直接指定形式のセグメント記述子の場合には、
主記憶上から取出された該セグメント記述子を人出力処
理装置にある物理チャネル毎に登録しておき、ページ切
換えなどのように同一セグメントへのアクセスのときに
登録しておいた該セグメント記述子を取出して使用して
いた。

しかしながら、間接指定形式のセグメント記述子の場合
には、第１セグメント記述子および第２セグメント記述
子の２つのセグメント記述子を１つ１つの物理チャネル
毎に登録することができないため、ページ切換えなどの
ように同一セグメントへのアクセスであっても、毎回主
記憶上からセグメント記述子を取出して物理アドレスへ
の変換を行っていたので、論理アドレスから物理アドレ
スへのアドレス変換に時間がかかるという欠点がある。

また、間接指定形式のセグメント記述子の場合には、人
出力処理装置内に登録するために第１セグメント記述子
を格納する手段と、第２セグメント記述子を格納するた
めの手段とを設けなければならないので、ハードウエア
量が大規模になってしまうという問題がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、少ないハードウエア量で効率よくアドレ
ス変換を行うことができる人出力処理装置の提供を目的
とする。

発明の構成 本発明による人出力処理装置は、論理アドレスから物理
アドレスへの変換過程で使用され、セグ・メントを直接
規定する直接指定形式のセグメント記述子を物理チャネ
ル毎に登録する登録手段を有する人出力処理装置であっ
て、第１セグメント記述子により指定される第２セグメ
ント記述子によって前記セグメントを規定する間接指定
形式のセグメント記述子が入力されたとき、前記第１セ
グメント紀連子と前記第２セグメント記述子とを組合わ
せて前記間接指定形式のセグメント記述子を前記直接指
定形式のセグメント記述子に変換する変換手段と、前記
変換手段により変換された前記直接指定形式のセグメン
ト記述子を前記登録手段に登録する手段とを設けたこと
を特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構或を示すブロック図であ
る。図において、セグメント記述子格納バッファ１は物
理チャネル対応に直接指定形式のセグメント記述子（以
下直接指定セグメント記述子とする）を格納する。

直接指定変換回路２は間接指定形式の第１セグメント記
述子と、該第１セグメント記述子によりアドレス指定さ
れて図示せぬメモリから取出された第２セグメント記述
子とを直接指定セグメント記述子に変換する。

論理アドレス格納レジスタ３には変換すべき論理アドレ
スが格納され、アドレス変換テーブル格納レジスタ４に
はアドレス変換に際して参照される各種変換テーブルが
格納される。

アドレス演算回路５は論理アドレス格納レジスタ３に格
納された論理アドレスを、アドレス変換テーブル格納レ
ジスタ４に格納された各種変換テーブルを参照して物理
アドレスを生或する。

物理アドレス格納レジスタ６はアドレス演算回路５によ
って生成された物理アドレスを格納する。

ソフトウエアエラー検出回路７は論理アドレス格納レジ
スタ３およびアドレス変換テーブル格納レジスタ４の出
力によりアドレス変換におけるエラーを検出する。

第２図は本発明の一実施例の動作を示す図である。第２
図（ａ）は間接指定形式のセグメント記述子（以下間接
指定セグメント記述子とする）によるアドレス変換の動
作を示しており、第２図（ｂ）は第１図の直接指定変換
回路２による直接指定セグメント記述子の合威を示す図
である。

これら第１図および第２図を用いて本発明の一実施例に
よるアドレス変換動作について説明する。

共通バス１００を介して論理アドレス格納レジスタ３に
変換すべき論理アドレスが、アドレス変換テーブル格納
レジスタ４に各セグメント表の先頭アドレスを示すアド
レスが格納されたテーブルの先頭アドレスを示すセグメ
ント表表示語配列の先頭アドレスを示すアドレス空間表
示語が夫々格納されると、アドレス演算回路５でアドレ
ス空間表示語と論理アドレス内のセグメントナンパとに
よりセグメント表表示語配列の所望の物理アドレスが計
算され、該物理アドレスが物理アドレス格納レジスタ６
に格納される。

この物理アドレス格納レジスタ６に格納された物理アド
レスによりメモリアクセスが行われ、メモリからセグメ
ント表の先頭アドレスを示すセグメント表表示語が取出
されて共通バス１００を介してアドレス変換テーブル格
納レジスタ４に格納されると、アドレス演算回路５でセ
グメント表表示語に論理アドレス内のセグメントテーブ
ル内アドレスを加えてセグメント記述子のアドレスを求
め、該アドレスによりメモリからセグメント記述子を取
出す。

このメモリから取出されたセグメント記述子が直接指定
セグメント記述子であれば、該セグメント記述子をアド
レス変換テーブル格納レジスタ４に格納するとともに、
該セグメント記述子を物理チャネル対応のセグメント記
述子格納バッファ１に格納する。

該セグメント記述子がアドレス変換テーブル格納レジス
タ４に格納されると、アドレス演算回路５てセグメント
記連子内のページテーブルアドレスに論理アドレス内の
ページテーブル内アドレスを加えてページ記述子のアド
レスを求め、該アドレスによりメモリからページ記述子
を取出す。

メモリから取出されたページ記述子がアドレス変換テー
ブル格納レジスタ４に格納されると、アドレス演算回路
５てページ記述子と論理アドレス内のページ内アドレス
とにより物理アドレスを生威し、該物理アドレスを物理
アドレス格納レジスタ６に格納する。

すなわち、共通バス１０Ｇを介してアドレス変換テーブ
ル格納レジスタ４にセグメント表表示語と、セグメント
記述子と、ページ記述子とが順次格納されると、アドレ
ス演算回路５によりセグメント表およびページ表の所望
の物理アドレスが計算されて物理アドレス格納レジスタ
６に格納される。

この物理アドレス格納レジスタ６に格納された物理アド
レスにより順次アドレス変換テーブルの取出しが行われ
、最終的に論理アドレス格納レジスタ３に格納された論
理アドレスに対する物理アドレスがアドレス演算回路５
により生威されて物理アドレス格納レジスタ６に格納さ
れる。

該セグメント記述子が間接指定セグメント記述子であれ
ば、該セグメント記述子が第１セグメント記述子として
アドレス変換テーブル格納レジスタ４のみに格納され、
該セグメント記述子によりアドレス指定された第２セグ
メント記述子のアドレスが生威されて物理アドレス格納
レジスタ６に格納される。

この物理アドレス格納レジスタ６に格納されたアドレス
によりメモリから第２セグメント記述子が取出され、該
第２セグメント記述子が共通バス１００を介して直接指
定変換回路２に入力されると、直接指定変換回路２はア
ドレス変換テーブル格納レジスタ４に洛納された第１セ
グメント記述子とこの第２セグメント記述子とから物理
アドレス計算、境界チェック、更新、アクセスチェック
夫々に必要な情報を取出し、これらにより直接指定セグ
メン１・記述子を合威してアドレス変換テーブル格納レ
ジスタ４および物理チャネル対応のセグメント記連子格
納バッファ１に格納する。

すなわち、該セグメント記述子が間接指定セグメント記
述子の場合には、該セグメント記連子内の第２セグメン
ト記述子（直接指定形式）の物理アドレスにより該第２
セグメント記述子がメモリから取出され、上述のアドレ
ス変換の処理動作と同様にしてアドレス変換が行われる
［第２図（ａ）参照］。

ここで、第１セグメント記述子は第２セグメント記述子
の物理アドレス、および各キーやフラグ［読出しキー（
ＲＫ）　、書込みキー（ＷＫ）　、実行修飾キー（ＥＭ
Ｋ）　、書込み保護ビット（ＷＰ）、実行保護ビット（
Ｅ　Ｐ）など］を有しており、該物理アドレスによって
読出された第２セグメント記述子はページテーブル内ア
ドレスを有する。

よって、第１セグメント紀連子内から各キーやフラグを
取出し、第２セグメント記述子からぺ一ジテーブル内ア
ドレスを取出し、これらを組合わせることによって１つ
の直接指定セグメント記述子が生威されてセグメント記
述子格納バツファ１に格納されることになる［第２図（
ｂ）参照］。

セグメント記述子格納バツファ１においては物理チャネ
ル対応でセグメント切換えが発生しないかぎり、同一セ
グメントへのアクセスに対しては登録された直接指定セ
グメント記述子が物理チャネル番号１０１により参照さ
れてアドレス変換が行われる。

尚、上述の処理動作はマイクロプログラム制御により行
われる。

このように、第１セグメント記述子により指定される第
２セグメント記述子によってセグメントを規定する間接
指定セグメント記述子が入力されたとき、直接指定変換
回路２で第１セグメント記述子と第２セグメント記述子
とにより１つの直接指定セグメント記述子を生成し、こ
の直接指定セグメント記述子をセグメント記述子格納バ
ッファ１に登録するようにすることによって、同一セグ
メントへのアクセスにおけるアドレス変換を、直接指定
変換回路２により変換され、セグメント記述子格納バッ
ファ１に登録された直接指定セグメント記述子を物理チ
ャネル番号ｌｏｔにより参照して行うことができるので
、少ないハードウエア量で効率よくアドレス変換を行う
ことができる。

発明の効果 以上説明したように本発明によれば、第１セグメント記
述子により指定される第２セグメント記述子によってセ
グメントを規定する間接指定形式のセグメント記述子が
入力されたとき、第１セグメント記述子と第２セグメン
ト記述子とを組合わせて１つの直接指定形式のセグメン
ト記述子に変換し、この変換された直接指定形式のセグ
メント記述子を登録手段に登録するようにすることによ
って、少ないハードウエア量で効率よくアドレス変換を
行うことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例の動作を示す図である。 主要部分の符号の説明 ］・・・・・・セグメント記述子格納バツファ２・・・
・・・直接指定変換回路 ４・・・・・・アドレス変換テーブル格納レジスタ５・
・・・・・アドレス演算回路

Claims (1)

【特許請求の範囲】
1. （１）論理アドレスから物理アドレスへの変換過程で使
   用され、セグメントを直接規定する直接指定形式のセグ
   メント記述子を物理チャネル毎に登録する登録手段を有
   する入出力処理装置であって、第１セグメント記述子に
   より指定される第２セグメント記述子によって前記セグ
   メントを規定する間接指定形式のセグメント記述子が入
   力されたとき、前記第１セグメント記述子と前記第２セ
   グメント記述子とを組合わせて前記間接指定形式のセグ
   メント記述子を前記直接指定形式のセグメント記述子に
   変換する変換手段と、前記変換手段により変換された前
   記直接指定形式のセグメント記述子を前記登録手段に登
   録する手段とを設けたことを特徴とする入出力処理装置
   。