JPH0338751A - Ｉｖｓｋ命令制御方式 - Google Patents
Ｉｖｓｋ命令制御方式Info
- Publication number
- JPH0338751A JPH0338751A JP1172913A JP17291389A JPH0338751A JP H0338751 A JPH0338751 A JP H0338751A JP 1172913 A JP1172913 A JP 1172913A JP 17291389 A JP17291389 A JP 17291389A JP H0338751 A JPH0338751 A JP H0338751A
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- Japan
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- instruction
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- register
- ivsk
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Links
- 238000000034 method Methods 0.000 claims description 10
- 230000010365 information processing Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
仮想記憶装置を持つ情報処理装置におけるＩＶＳＫ命令
の制御方式に関し、 アクセスレジスタモードにおけるＩＶＳＫ命令の実行の
高速化を目的とし、 ＣＰＵに設けたアクセスレジスタと主記憶上のアクセス
リストを用いて命令のオペランドアドレスを動的に交換
することにより、複数のアドレス空間のデータを参照す
ることが可能な如く構成された仮想記憶方式の情報処理
装置において、命令語のベースレジスタ番号指定部分と
オペランドアドレスレジスタ指定部分との内のいずれか
を選択する選択回路と、ＰＳＷ内でアクセスレジスタモ
ードが指定されているとき、ＩＶＳＫ命令の実行に際し
て、上記選択回路がオペランドアドレスレジスタ指定部
分を選択する如く制御する回路とを具備することにより
構或する。
の制御方式に関し、 アクセスレジスタモードにおけるＩＶＳＫ命令の実行の
高速化を目的とし、 ＣＰＵに設けたアクセスレジスタと主記憶上のアクセス
リストを用いて命令のオペランドアドレスを動的に交換
することにより、複数のアドレス空間のデータを参照す
ることが可能な如く構成された仮想記憶方式の情報処理
装置において、命令語のベースレジスタ番号指定部分と
オペランドアドレスレジスタ指定部分との内のいずれか
を選択する選択回路と、ＰＳＷ内でアクセスレジスタモ
ードが指定されているとき、ＩＶＳＫ命令の実行に際し
て、上記選択回路がオペランドアドレスレジスタ指定部
分を選択する如く制御する回路とを具備することにより
構或する。
［産業上の利用分野］
本発明は、複数のアドレス空間からなる仮想記憶装置を
持った情報処理装置における任意のアドレス空間上のデ
ータの参照の方法に関し、特に、Ｉ Ｖ Ｓ Ｋ （Ｉ
ｎ５ｅｒｔ ＶｉｒｔｕａＬ Ｓｔｒａｇｅ Ｋｅｙ）
命令の制御方式に係る。
持った情報処理装置における任意のアドレス空間上のデ
ータの参照の方法に関し、特に、Ｉ Ｖ Ｓ Ｋ （Ｉ
ｎ５ｅｒｔ ＶｉｒｔｕａＬ Ｓｔｒａｇｅ Ｋｅｙ）
命令の制御方式に係る。
ＩＶＳＫ命令とは、仮想記憶空間アドレスに付与した’
ＫＥＹ （キーすなわち主記憶キーであり、主記憶装置
の内容の保護及び参照変更等の記憶をして、いる）を、
ＣＰＵに持ってくる命令である。
ＫＥＹ （キーすなわち主記憶キーであり、主記憶装置
の内容の保護及び参照変更等の記憶をして、いる）を、
ＣＰＵに持ってくる命令である。
近年の情報処理装置に対する要求として、処理するデー
タ量の増大がある。特にデータベスシステムにおいてこ
れが著しい。この要求に伴い、従来の仮想記憶装置にお
けるアドレス空間の限界を越えて、複数のアドレス空間
のブタを直接ユーザープログラムからアクセスすること
を可能にするアーキテクチャ−の実現が要望され、この
ような製品が出現した。
タ量の増大がある。特にデータベスシステムにおいてこ
れが著しい。この要求に伴い、従来の仮想記憶装置にお
けるアドレス空間の限界を越えて、複数のアドレス空間
のブタを直接ユーザープログラムからアクセスすること
を可能にするアーキテクチャ−の実現が要望され、この
ような製品が出現した。
［従来の技術］
従来の仮想記憶を有する情報処理装置においては、コン
トロールレジスタによって指定される単一のアドレス空
間内のデータをアクセスする事のみが許されていた。従
って、複数のアドレス空間内のデータを参照するために
はコントロールレジスタの内容を入れ替える必要があり
、オペレーティングシステムの管理下におかれていた。
トロールレジスタによって指定される単一のアドレス空
間内のデータをアクセスする事のみが許されていた。従
って、複数のアドレス空間内のデータを参照するために
はコントロールレジスタの内容を入れ替える必要があり
、オペレーティングシステムの管理下におかれていた。
このような制御の下では、ユーザープログラムが直接、
複数のアドレス空間にまたがってデータの処理をするこ
とは許されなかった。
複数のアドレス空間にまたがってデータの処理をするこ
とは許されなかった。
しかし、仮想記憶空間の拡大の要求が大となり、ユーザ
ープログラムが与えられたアドレス空間の範囲を越えて
、ベースレジスタ番号の異なる複数のアドレス空間への
アクセスをすることを許容するような制御の必要を生ず
るに到った。
ープログラムが与えられたアドレス空間の範囲を越えて
、ベースレジスタ番号の異なる複数のアドレス空間への
アクセスをすることを許容するような制御の必要を生ず
るに到った。
このための機構としては、次のような方法が考えられる
。すなわち、ユーザーの使う複数のアドレス空間に対し
、それぞれセグメントテブルを用意し、そのテーブルに
対するポインタであるセグメントテーブルオリジン（Ｓ
ＴＯ）を複数個持ち、そのいずれを使うかをそのアクセ
スで使われるベースレジスタ番号によって索引されるア
クセスレジスタの内容によって決定する。その決定の方
法としては、アクセスレジスタの内容により実記憶空間
内のアクセスリスト（通常、主記憶装置上にある）が索
引され、該ベースレジスタ番号を使′用した仮想記憶空
間へのアクセスがどのＳＴＯを利用するかが指定される
。前記アドレス変換の構成は、日経コンピュータ１９８
８年５月１２日号の １０５頁〜 １０９頁に詳しく述
べられている。
。すなわち、ユーザーの使う複数のアドレス空間に対し
、それぞれセグメントテブルを用意し、そのテーブルに
対するポインタであるセグメントテーブルオリジン（Ｓ
ＴＯ）を複数個持ち、そのいずれを使うかをそのアクセ
スで使われるベースレジスタ番号によって索引されるア
クセスレジスタの内容によって決定する。その決定の方
法としては、アクセスレジスタの内容により実記憶空間
内のアクセスリスト（通常、主記憶装置上にある）が索
引され、該ベースレジスタ番号を使′用した仮想記憶空
間へのアクセスがどのＳＴＯを利用するかが指定される
。前記アドレス変換の構成は、日経コンピュータ１９８
８年５月１２日号の １０５頁〜 １０９頁に詳しく述
べられている。
ベースレジスタ番号指定部分は命令語の限られたビット
位置にあり、その内容により選択されたレジスタの内容
が、有効アドレス生成のための加算回路の人力となる。
位置にあり、その内容により選択されたレジスタの内容
が、有効アドレス生成のための加算回路の人力となる。
［発明が解決しようとする課題］
上述したように従来の制御方式においては、命令語のベ
ースレジスタ番号指定部分を、そのまま、アクセスレジ
スタ番号指定部分としていた。
ースレジスタ番号指定部分を、そのまま、アクセスレジ
スタ番号指定部分としていた。
しかし、ＩＶＳＫ命令はＲＲＥ形式であって、オペラン
ドアドレスを指定するレジスタ番号がベースレジスタ番
号ではないため、アクセスレジスタモードでのＩＶＳＫ
命令実行時にはオペランドアドレス指定レジスタ番号に
より、第４図に流れ図として示すような制御によって、
アクセスレジスタ変換を行なって仮想アドレスを求めた
後、該仮想アドレスの主記憶キーを求める処理を行なっ
ていた。
ドアドレスを指定するレジスタ番号がベースレジスタ番
号ではないため、アクセスレジスタモードでのＩＶＳＫ
命令実行時にはオペランドアドレス指定レジスタ番号に
より、第４図に流れ図として示すような制御によって、
アクセスレジスタ変換を行なって仮想アドレスを求めた
後、該仮想アドレスの主記憶キーを求める処理を行なっ
ていた。
このような処理は同図においても明らかなように、かな
りの処理ステップを要するため、オーバーヘッドが大と
なると言う問題点を有していた。
りの処理ステップを要するため、オーバーヘッドが大と
なると言う問題点を有していた。
本発明は、このような従来の問題点に鑑み、ＩＶＳＫ命
令を高速に実行し得る手段を提供することを目的として
いる。
令を高速に実行し得る手段を提供することを目的として
いる。
［課題を解決するための手段］
本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。
載した手段により達成される。
すなわち、本発明は、ＣＰＵに設けたアクセスレジスタ
と主記憶上のアクセスリストを用いて命令のオペランド
アドレスを動的に変換することにより、複数のアドレス
空間のデータを参照することが可能な如く構成された仮
想記憶方式の情報処理装置において、 命令語のベースレジスタ番号指定部分とオペランドアド
レスレジスタ指定部分との内のいずれかを選択する選択
回路と、プログラム状態語（ＰＳＷ）内で、アクセスレ
ジスタモードが指定されているとき、ＩＶＳＫ命令の実
行に際して、上記選択回路がオペランドアドレスレジス
タ指定部分を選択する如く制御する回路とを具備するＩ
ＶＳＫ命令制御方式である。
と主記憶上のアクセスリストを用いて命令のオペランド
アドレスを動的に変換することにより、複数のアドレス
空間のデータを参照することが可能な如く構成された仮
想記憶方式の情報処理装置において、 命令語のベースレジスタ番号指定部分とオペランドアド
レスレジスタ指定部分との内のいずれかを選択する選択
回路と、プログラム状態語（ＰＳＷ）内で、アクセスレ
ジスタモードが指定されているとき、ＩＶＳＫ命令の実
行に際して、上記選択回路がオペランドアドレスレジス
タ指定部分を選択する如く制御する回路とを具備するＩ
ＶＳＫ命令制御方式である。
［作 用］
本発明においては、プログラム状態語（ＰＳＷ）内の特
定ビットによりアクセスレジスタモトが指定されている
とき、通常の命令においては命令語のベースレジスタ番
号位置を選択して、その内容（ベースレジスタ番号）を
アクセスレジスタ番号と或し、Ｉ ＶＳＫ命令の実行に
際しては、命令語のアドレスレジスタ番号位置を選択し
て、その内容（アドレスレジスタ番号）をアクセスレジ
スタ番号として用いる如く制御される。該当するアクセ
スレジスタの内容から主記憶上のアクセス・リストのア
ドレスを求め、更にその内容から、ＳＴ○を求めて、所
望するアドレス空間にアクセスする。
定ビットによりアクセスレジスタモトが指定されている
とき、通常の命令においては命令語のベースレジスタ番
号位置を選択して、その内容（ベースレジスタ番号）を
アクセスレジスタ番号と或し、Ｉ ＶＳＫ命令の実行に
際しては、命令語のアドレスレジスタ番号位置を選択し
て、その内容（アドレスレジスタ番号）をアクセスレジ
スタ番号として用いる如く制御される。該当するアクセ
スレジスタの内容から主記憶上のアクセス・リストのア
ドレスを求め、更にその内容から、ＳＴ○を求めて、所
望するアドレス空間にアクセスする。
［実施例］
第２図は命令語の構成について説明する図であって、（
ａ）は通常の命令の場合を示しており、６は命令コード
部、７はオペランドレジスタ番号部、８はインデクスレ
ジスタ番号部、９− 只 はベースレジスタ番号部、ｌＯはディスプレイスメント
を表わしている。
ａ）は通常の命令の場合を示しており、６は命令コード
部、７はオペランドレジスタ番号部、８はインデクスレ
ジスタ番号部、９− 只 はベースレジスタ番号部、ｌＯはディスプレイスメント
を表わしている。
ＣＰＵがアクセスレジスタモードであるとき、ベースレ
ジスタ番号部９の内容がアクセスレジスタ番号として用
いられる。
ジスタ番号部９の内容がアクセスレジスタ番号として用
いられる。
また、（ｂ）はＩ ＶＳＫ命令の場合を示すもので、１
１は命令コード部、１２はサブオペコード部、１３はオ
ペランドレジスタ番号部、１４はオペランドアドレスレ
ジスタ番号部を表わしている。
１は命令コード部、１２はサブオペコード部、１３はオ
ペランドレジスタ番号部、１４はオペランドアドレスレ
ジスタ番号部を表わしている。
ＩＶＳＫ命令の場合においては、ＣＰＵがアクセスレジ
スタモードであるとき、上記オペランドアドレスレジス
タ番号部１４の内容がアクセスレジスタ番号として用い
られる。
スタモードであるとき、上記オペランドアドレスレジス
タ番号部１４の内容がアクセスレジスタ番号として用い
られる。
第１図は本発明の一実施例を示す図であって、■は命令
バッファレジスタ、２は反転出力を有するゲート、３，
４はそれぞれアンドゲート、５はアクセスレジスタ番号
制御回路を表わしている。
バッファレジスタ、２は反転出力を有するゲート、３，
４はそれぞれアンドゲート、５はアクセスレジスタ番号
制御回路を表わしている。
同図において、命令コードがデコードされたとき、それ
が、ＩＶＳＫ命令の場合には、μＣ、ＯＤ Ｅ信号が“
ｌ”となり、英字符Ｃで示す信号が“１”、英字符りで
示す信号が“０”となる。これによって、命令バッファ
レジスタ１の中の英字符Ｂで示すオペランドアドレスレ
ジスタ指定部分（前記第２図（ｂ）の数字符１４で示す
部分が相当する。）の情報がアンドゲート３を通過し、
アクセスレジスタ番号としてアクセスレジスタ番号制御
回路５を経て、記憶制御ユニットに向けて出力される。
が、ＩＶＳＫ命令の場合には、μＣ、ＯＤ Ｅ信号が“
ｌ”となり、英字符Ｃで示す信号が“１”、英字符りで
示す信号が“０”となる。これによって、命令バッファ
レジスタ１の中の英字符Ｂで示すオペランドアドレスレ
ジスタ指定部分（前記第２図（ｂ）の数字符１４で示す
部分が相当する。）の情報がアンドゲート３を通過し、
アクセスレジスタ番号としてアクセスレジスタ番号制御
回路５を経て、記憶制御ユニットに向けて出力される。
図ではアンドゲート３あるいは４の周辺の表記を省略し
であるが、実際にはこれらは、それぞれ、複数ビット分
の回路を備えている。
であるが、実際にはこれらは、それぞれ、複数ビット分
の回路を備えている。
一方、命令コードがデコードされたとき、それがＩＶＳ
Ｋ命令以外の命令であるときμｍＣ０ＤＥ信号は“０”
であり、英字符りで示す信号が′１”となって、英字符
Ａで示すベースレジスタ番号指定部分（第２図（ａ）の
数字符９で示す部分が相当する）の情報がアンドゲート
４を通過し、アクセスレジスタ番号としてアクセスレジ
スタ番号制御回路５を経て、記憶制御ユニットへ送出さ
れる。
Ｋ命令以外の命令であるときμｍＣ０ＤＥ信号は“０”
であり、英字符りで示す信号が′１”となって、英字符
Ａで示すベースレジスタ番号指定部分（第２図（ａ）の
数字符９で示す部分が相当する）の情報がアンドゲート
４を通過し、アクセスレジスタ番号としてアクセスレジ
スタ番号制御回路５を経て、記憶制御ユニットへ送出さ
れる。
第３図は第１図に示した実施例のアクセスレジスタ番号
制御回路５の構成の例を示す図であって、１５〜１７は
それぞれラッチ、１８はセレクタを表わしている。
制御回路５の構成の例を示す図であって、１５〜１７は
それぞれラッチ、１８はセレクタを表わしている。
前記第１図のアンドゲート３または４から出力されたア
クセスレジスタ番号は、ラッチ１５（Ａ、ＲＮ ＬＡ
ＴＣＨ）を経てラッチ１６（○ＰＩ ＡＲＮ）および
ラッチ１７（○Ｐ２ ＡＲＮ）に保持され、その出力
がマイクロコードによる選択信号によって制御されるセ
レクタＩ８の出力として、任意のタイミングで記憶制御
ユニット（Ｓ Ｕ）に向けて送出される。
クセスレジスタ番号は、ラッチ１５（Ａ、ＲＮ ＬＡ
ＴＣＨ）を経てラッチ１６（○ＰＩ ＡＲＮ）および
ラッチ１７（○Ｐ２ ＡＲＮ）に保持され、その出力
がマイクロコードによる選択信号によって制御されるセ
レクタＩ８の出力として、任意のタイミングで記憶制御
ユニット（Ｓ Ｕ）に向けて送出される。
また、本構成によるアクセスレジスタ番号制御回路にお
いては、オペランドを２つ持つ形式の命令の場合であっ
ても、別個のアクセスタイミングでアクセスレジスタ番
号を送出できる。
いては、オペランドを２つ持つ形式の命令の場合であっ
ても、別個のアクセスタイミングでアクセスレジスタ番
号を送出できる。
［発明の効果］
以上説明したように、本発明の方式によれば、■
ＣＰＵに設けたアクセスレジスタと主記憶上のアクセス
リストを用いて命令のオペランドアドレスを動的に変換
することにより、複数のアドレス空間のデータを参照す
ることが可能な如く構成された仮想記憶方式の情報処理
装置において、ＩＶＳＫ命令を高速に実行することが可
能となる利点がある。
リストを用いて命令のオペランドアドレスを動的に変換
することにより、複数のアドレス空間のデータを参照す
ることが可能な如く構成された仮想記憶方式の情報処理
装置において、ＩＶＳＫ命令を高速に実行することが可
能となる利点がある。
第１図は本発明の一実施例を示す図、第２図は命令語の
構成について説明する図、第３図はアクセスレジスタ番
号制御回路の構成の例を示す図、第４図は従来のＩ Ｖ
Ｓ Ｋ命令における制御を示す流れ図である。 １・・・・・・命令バッファレジスタ、２・・・・・・
ケート、３４・・・・・・アンドゲート、５・・・・・
・アクセスレジスタ番号制御回路、６．１１・・・・・
・命令コード部、７ １３・・・・・・オペランドレジ
スタ番号部、８・・・・・・インデクスレジスタ番号部
、９・・・・・・ベースレジスタ番号部、１０・・・・
・・ディスプレイスメント、１２・・・・・・サブオペ
コード部、１４・・・・・・オペランドアドレスレジス
タ番号部、１５〜１７・・・・・・ラッチ、１８・・・
・・・セレクタ
構成について説明する図、第３図はアクセスレジスタ番
号制御回路の構成の例を示す図、第４図は従来のＩ Ｖ
Ｓ Ｋ命令における制御を示す流れ図である。 １・・・・・・命令バッファレジスタ、２・・・・・・
ケート、３４・・・・・・アンドゲート、５・・・・・
・アクセスレジスタ番号制御回路、６．１１・・・・・
・命令コード部、７ １３・・・・・・オペランドレジ
スタ番号部、８・・・・・・インデクスレジスタ番号部
、９・・・・・・ベースレジスタ番号部、１０・・・・
・・ディスプレイスメント、１２・・・・・・サブオペ
コード部、１４・・・・・・オペランドアドレスレジス
タ番号部、１５〜１７・・・・・・ラッチ、１８・・・
・・・セレクタ
Claims (1)
- 【特許請求の範囲】 ＣＰＵに設けたアクセスレジスタと主記憶上のアクセス
リストを用いて命令のオペランドアドレスを動的に変換
することにより、複数のアドレス空間のデータを参照す
ることが可能な如く構成された仮想記憶方式の情報処理
装置において、 命令語のベースレジスタ番号指定部分とオペランドアド
レスレジスタ指定部分との内のいずれかを選択する選択
回路と、 プログラム状態語（ＰＳＷ）内でアクセスレジスタモー
ドが指定されているとき、ＩＶＳＫ命令の実行に際して
、上記選択回路がオペランドアドレスレジスタ指定部分
を選択する如く制御する回路とを具備することを特徴と
するＩＶＳＫ命令制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1172913A JPH0338751A (ja) | 1989-07-06 | 1989-07-06 | Ｉｖｓｋ命令制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1172913A JPH0338751A (ja) | 1989-07-06 | 1989-07-06 | Ｉｖｓｋ命令制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0338751A true JPH0338751A (ja) | 1991-02-19 |
Family
ID=15950669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1172913A Pending JPH0338751A (ja) | 1989-07-06 | 1989-07-06 | Ｉｖｓｋ命令制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0338751A (ja) |
-
1989
- 1989-07-06 JP JP1172913A patent/JPH0338751A/ja active Pending
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