JPH0612333A

JPH0612333A - 情報処理装置の記憶保護方式

Info

Publication number: JPH0612333A
Application number: JP16728392A
Authority: JP
Inventors: Nobuyuki Shimura; 伸之志村; Kazuo Hibi; 一夫日比
Original assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Priority date: 1992-06-25
Filing date: 1992-06-25
Publication date: 1994-01-21

Abstract

(57)【要約】【目的】本発明の目的は、各プログラム間の記憶保護を
確保した上で、より柔軟な記憶保護機構を提供する事に
ある。【構成】キー制御記憶保護機構を具備する情報処理装置
に於いて、１６ビットのマスクレジスタを設ける。マス
クレジスタの各ビットは主記憶キーの０から１５に対応
し、「１」であるビットに対応する主記憶キーに対して
はアクセス許可されるようにする。さらに、識別キーレ
ジスタを設け、保護キーと識別キーが一致したときのみ
マスクレジスタによるアクセス許可が行われる。【効果】マスクレジスタと識別キーレジスタに設定する
値を変更する事により、本記憶保護構成の具体的キーの
値を柔軟に変更する事ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置の記憶保
護機構に係わり、とりわけ、柔軟性のある主記憶保護機
構を具備する情報処理装置の提供に好適な記憶保護機構
に係わる。

【０００２】

【従来の技術】計算機のソフトウェア利用状況におい
て、マルチタスプログラミングはごく一般に行われてい
る。このような状況の中では、各プログラム間の記憶保
護が重要である。大型計算機に於ける記憶保護機構は複
数のメカニズムが採用されているが、その基本となるの
は、多重仮想空間によるプログラム動作空間の分割と、
キー制御記憶保護である。

【０００３】多重仮想空間によるプログラム動作空間の
分割により、各プログラム間の記憶保護は完全に達成さ
れる。しかしながら、一つのプログラム空間内に於いて
もユーザープログラムとシステムプログラムが混在する
のが通常であり、それらプログラム間での記憶保護を実
現するため、キー制御記憶保護が用いられる。

【０００４】このキー制御記憶保護機構の基本的動作は
以下の通りである。

【０００５】(１)主記憶装置を４０９６バイトの大きさ
のブロックに分割されており、 (２)各ブロックには、主記憶キーが設定され、 (３)主記憶アクセス元装置には保護キーが割り当てられ
る。

【０００６】(４)主記憶アクセス時には、アクセス元の
保護キーと被アクセス主記憶ブロックの主記憶キーが比
較され、基本的には、両者が一致しないと該アクセスは
許可されない。

【０００７】

【発明が解決しようとする課題】一つのプログラムが動
作するときには、スーパーバイザプログラムにより、該
プログラムに割り当てた主記憶領域には然るべき主記憶
キーが設定され、該プログラムに対しても然るべき保護
キーの使用が許可される。

【０００８】もし同一空間内に、特権レベルの異なるプ
ログラムが混在する場合は、各プログラムの主記憶領域
には別々の主記憶キーが設定される。たとえば、特権レ
ベルＡのプログラムに割り当てられた領域には主記憶キ
ーとして１４が設定され、特権レベルＢのプログラムに
割り当てられた領域には主記憶キーとして１５が設定さ
れる。

【０００９】さきに述べた従来技術によれば、例えば特
権レベルＡのプログラムが両プログラムの領域をアクセ
スしようとする場合、その都度保護キーを書き換える必
要がある。例えば、特権レベルＡのプログラムが自分自
身の主記憶領域をアクセスするときには、保護キーとし
て１４を使用しなければならない。一方、特権レベルＡ
のプログラムが特権レベルＢの主記憶領域をアクセスす
るときには、保護キーとして１５を使用しなければなら
ない。すなわち、いちいち保護キーを変更する必要があ
るのであって、これは、プログラムの性能上無視できな
いオーバーヘッドとなりうる。

【００１０】ここで、若干の考察を行ってみよう。かか
る事態の中で、以下事実、および、要求はもっともなも
のであろう。

【００１１】(１)一般論としてシステムプログラムはユ
ーザープログラムよりも信頼性が高い、 (２)システムプログラムはユーザープログラム領域を場
合によっては頻繁にアクセスする必要がある。

【００１２】(３)ユーザープログラムの不良によってシ
ステムプログラム領域を破壊される事態だけは避けた
い。

【００１３】もし、記憶保護機構を改造し、たとえば、
リング記憶保護の概念を導入すれば解決できる事は明ら
かである。

【００１４】しかし、それは、多大なハードウェアの変
更を伴うものである事は想像にかたくない。

【００１５】ならば、特定の保護キーと主記憶キーとの
組み合わせのみ例外的にアクセスを許可する事でかかる
事態を乗り切ろうとする事は、汎用大型計算機を設計し
ている立場からみると、かなり現実的な話しである。

【００１６】例えば、目下、先にあげた理由により性能
的に問題となっているプログラムがあり、そのプログラ
ムは、特権レベルＡのサブプログラムと、特権レベルＢ
のサブプログラムからなり、それぞれに割り当てられた
主記憶領域の主記憶キーがそれぞれ１４と１５と判明し
ているならば、その組み合わせに限ったハードウェアの
変更を行えばよい。具体的には、保護キーが１４なら
ば、従来の主記憶キー１４のみならず、主記憶キー１５
もアクセス許可されるようにする。

【００１７】これならば、さほどハードウェアの変更を
伴わなくても実現できる。が、保護キーと主記憶キーの
他の組み合わせについては全く対応できない。どうして
も対応せざるをえないならば、再度のハードウェアの変
更を実施しなければならない。

【００１８】本発明の目的とするところは、従来のキー
制御記憶保護機構より柔軟な記憶保護機構を、従来のキ
ー制御記憶保護機構ハードウェアに大幅な変更を加える
事なく実現する事にある。

【００１９】より具体的な本発明の目的は、以下の点に
ある。

【００２０】(１）従来からのキー制御記憶保護機構を
具備する計算機システムに於いて、主記憶装置をアクセ
スする際、アクセス元が使用する一つの保護キーとは異
なる主記憶キーが設定されている記憶ブロックをアクセ
スできる様にする事。

【００２１】(２)上記目的を、大幅なハードウェアの変
更なく実現すること。しいては、ハードウェアコストの
増加を招くことなく実現すること。

【００２２】(３)任意の保護キーと主記憶キーの組み合
わせでも、(１)の目的を達成できる事。

【００２３】(４)前記第３の目的を、ハードウェアの変
更を行う事無く、達成できる事。

【００２４】

【課題を解決するための手段】

(１)アクセス元が使用しうる保護キーと、被アクセス主
記憶ブロックに設定しうる主記憶キーとの全ての組み合
わせごとに固有の、あるいは、一部の組み合わせごとに
固有の、記憶保護判定情報を保持する第１の手段。

【００２５】(２)主記憶装置のアクセスが行われる際、
前記第１の手段により保持されており、アクセス元の使
用する保護キーと被アクセス主記憶ブロックが保持する
主記憶キーによって決定される、唯一の記憶保護判定情
報を読み出す第２の手段。

【００２６】(３)前記第２の手段で読み出された記憶保
護判定情報に従って、当該アクセスの妥当性を決定する
第３の手段。

【００２７】

【作用】前記第１の手段は、アクセス元が使用しうる保
護キーと、被アクセス主記憶ブロックに設定しうる主記
憶キーとの全ての組み合わせごとに固有の、あるいは、
一部の組み合わせごとに固有の、記憶保護判定情報を保
持する。

【００２８】アクセス元が主記憶装置をアクセスする
際、アクセス元が使用する保護キーと、被アクセス主記
憶ブロックに設定されている主記憶キーとにより、前記
第２の手段は、前記第１の手段が保持している、当該保
護キーと主記憶キーの組み合わせに唯一の記憶保護判定
を読みだす。

【００２９】第２の手段により読み出された記憶保護判
定情報に従い、前記第３の手段は当該アクセスの妥当性
を判定する。

【００３０】

【実施例】本発明の一実施例を、図１を用いて説明す
る。

【００３１】図１は、本発明の１実施例を説明するため
の機能ブロック図である。

【００３２】中央処理装置（以下ＣＰＵと略す）１０１
は、本実施例に示す情報処理装置の中心を成すものであ
る。

【００３３】主記憶装置（以下ＭＳＵと略す）１０２
は、ＣＰＵ１０１が実行すべき命令を保持し、また、そ
の命令に必要なデータを保持する。

【００３４】ＣＰＵ１０１はＭＳＵ１０２に格納されて
いる命令を読みだし、解読し、実行する。命令の実行に
際しては、多くの場合、やはりＭＳＵ１０２に格納され
ているデータをアクセス（参照あるいは更新）する。

【００３５】主記憶制御装置（以下ＭＣＵと略す）１０
３は、ＣＰＵ１０１がＭＳＵ１０２をアクセスする際の
制御を行う。

【００３６】記憶保護制御装置（以下ＰＣＵと称す）１
０４は、ＣＰＵ１０１がＭＳＵ１０２をアクセスする
際、そのアクセスの権限をチェックする。

【００３７】以下、順次各装置についての詳細を説明す
る。

【００３８】〔中央処理装置１０１〕中央処理装置（Ｃ
ＰＵ）１０１は、本実施例に示す情報処理装置の中心を
なす装置である。

【００３９】マイクロプログラム１１０は、ＣＰＵ１０
１全体の制御を行う。

【００４０】主記憶装置アクセス要求回路（以下ＲＥＱ
と称す）１１１は、ＣＰＵ１０１がＭＳＵ１０２に対し
てアクセス動作を行う際の制御を行う。

【００４１】プロセキサー（以下ＰＫＹと称す）１１２
は、ＣＰＵ１０１がＭＳＵ１０２をアクセスする際の保
護キーの値を保持するレジスタであり、信号線１０を介
してマイクロプログラム１１０によりデータの設定・読
みだしが行われる。

【００４２】データアドレスレジスタ（以下ＤＡＲと略
す）１１３は、ＣＰＵ１０１がＭＳＵ１０２をアクセス
する際のデータアドレスを保持するレジスタである。

【００４３】ＣＰＵ１０１がＭＳＵ１０２をアクセスす
る時、ＲＥＱ１１１は、ＰＫＹ１１２が保持する保護キ
ーと、ＤＡＲ１１３が保持するデータアドレスとそれぞ
れ信号線１１，１２を介してＭＣＵ１０３へ送出する。

【００４４】ＣＴＲ１１４は、マイクロプログラム１１
０により読み書きされるレジスタである。本実施例に於
いて、ＣＴＲ１１４は３２ビットのレジスタであり、各
々のビットを順にビット０、ビット１・・・ビット３
０、ビット３１として識別する。ＣＴＲ１１４ビット０
の保持する値は、信号線１４を介してＰＣＵ１０４へ送
出される。なお、ＣＴＲ１１４ビット０の値は、以下説
明に於いて大切な役割をはたすが、本発明に固有のもの
ではない。

【００４５】主記憶装置（ＭＳＵ）１０２は、ＣＰＵ１
０１が実行すべき命令を保持し、また、その命令の実行
に必要なデータを保持する。

【００４６】ＭＳＵ１０２が保持するデータは、ＭＣＵ
１０３によってその読み書きが制御される。

【００４７】ＭＳＵ１０２は、記憶保護機能を実現する
ために複数の記憶ブロックに分割されている。本実施例
に於いては、各記憶ブロックは４０９６バイトの大きさ
である。各記憶ブロックは、それぞれに固有の主記憶キ
ーを設定することができる。実際には、各記憶ブロック
に設定されている主記憶キーは、ＰＣＵ１０４内に保持
されている。

【００４８】主記憶制御回路（ＭＣＵ）１０３は、ＣＰ
Ｕ１０１がＭＳＵ１０２をアクセスする際の制御を行
う。

【００４９】テンポラリキーレジスタ１０３（以下ＴＫ
Ｒ１３０と称す）は、ＣＰＵ１０１内のＰＫＹ１１２か
ら信号線１１を介して送出されてくる保護キーを一時的
に保持するレジスタである。その保持する値は、信号線
２０を介してＰＣＵ１０４へ送出される。

【００５０】テンポラリアドレスレジスタ１３１（以下
ＴＡＲ１３１と称す）は、ＣＰＵ１０１内のＤＡＲ１１
３から信号線１２を介して送出されてくるアドレスを一
時的に保持するレジスタである。その保持する値は、Ｍ
ＳＵ１０２へアクセス制御に用いられる。さらに、その
保持する値は、信号線２１を介してＰＣＵ１０４へ送出
される。

【００５１】記憶保護制御装置（ＰＣＵ）１０４は、Ｃ
ＰＵ１０１がＭＳＵ１０２をアクセスする際、そのアク
セスの権限をチェックする。

【００５２】主記憶キーアレイ（以下ＳＫＡと略す）１
４０は、ＭＳＵ１０２の各記憶ブロックごとの主記憶キ
ーを保持するメモリである。

【００５３】デコーダー（以下ＤＥＣと略す）１４１
は、ＭＣＵ１０３から信号線２１を介して送出されてく
るアドレスをデコードし、そのアドレスの記憶ブロック
に対応する主記憶キーを選択するデコーダである。選択
された主記憶キーは、信号線４０へ送出される。

【００５４】比較回路（以下ＣＭＰと略す）１４２は、
ＴＫＲ１３０から信号線２０，４２と経由して入力され
る値と、ＳＫＡ１４０から信号線４０，４１と経由して
入力される値とを比較し、比較結果が等しいならば
「１」なる値を、等しくないならば「０」なる値を信号
線４３へ出力する比較回路である。

【００５５】識別キーレジスタ（以下ＩＫＹと略す）１
４３は、信号線１５，４４を介してマイクロプログラム
１１０によりその値を設定・読み出しされるレジスタで
ある。その保持する値は、信号線４５を介して比較回路
１４４へ出力される。

【００５６】比較回路（ＣＭＰ）１４４は、ＴＫＲ１３
０から信号線２０，４６と経由して入力される値と、Ｉ
ＫＹ１４３から信号線４５を介して入力される値とを比
較し、比較結果が等しいならば「１」なる値を、等しく
ないならば「０」なる値を信号線４７へ出力する比較回
路である。

【００５７】アクセスマスクレジスタ（以下ＡＭＲと略
す）１４５は、信号線１５，４８を介してマイクロプロ
グラム１１０によりその値を設定・読み出しされるレジ
スタである。本実施例に於いては、ＡＭＲ１４５は１６
ビットのレジスタであり、各々のビットを順にビット
０、ビット１・・・ビット１４、ビット１５として識別
する。各ビットが保持する値は「０」か「１」であり、
それらの値は信号線群４９を介して選択回路１４６へ出
力される。

【００５８】信号線群４９は、各々がＡＭＲ１４５の各
ビットに対応した１６本の信号線であり、ＡＭＲ１４５
が保持する各ビットの値をＳＥＬ１４６へ入力する。

【００５９】選択回路（以下ＳＥＬと略す）１４６は、
ＳＫＡ１４０から信号線４０，５１を経由して入力され
る値に従い、信号線ＡＭＲ１４５から信号線群４９を介
して入力される１６個の入力から１つを選択して信号線
５０へ出力する選択回路である。本実施例に於いては、
信号線５１は４ビット幅であり、従って、そのとりうる
値は０から１５（１０進）までの１６種類である。そし
て、この値がｎの時ＡＭＲ１４５のビットｎから送出さ
れてくる値を信号線５０へ出力する。例えば、この値が
３ならば、ＡＭＲ１４５のビット３から送出されてくる
値を、この値が１４ならば、ＡＭＲ１４５のビット１４
から送出されてくる値を出力する。

【００６０】論理積回路（以下ＡＮＤと略す）１４７
は、ＣＭＰ１４４から信号線４７を介して入力される値
と、ＳＥＬ１４６から信号線５０を介して入力される値
との論理積をとり、その結果を信号線５２へ出力する２
入力の論理積回路である。２つの入力が共に「１」の時
のみ「１」なる値を、そうでないならば「０」なる値を
出力する。

【００６１】ここで、ＩＫＹ１４３，ＣＭＰ１４４，Ａ
ＭＲ１４５，ＳＥＬ１４６，ＡＮＤ１４７は、本発明に
固有の効果をもたらす為に、きわめて重要な役割をはた
す。これらがいかにして本発明の効果をもたらすかは、
以下の説明の中で明らかになるであろう。

【００６２】論理積回路（ＡＮＤ）１４８は、ＣＴＲ１
１４から信号線１４を介して入力される値と、ＡＮＤ１
４７から信号線５２を介して入力される値との論理積を
とり、その結果を信号線５３へ出力する２入力の論理積
回路である。２つの入力が共に「１」の時のみ「１」な
る値を、そうでないならば「０」なる値を出力する。論
理和回路（以下ＯＲと略す）１４９は、ＣＭＰ１４２か
ら信号線４３を介して入力される値と、ＡＮＤ１４８か
ら信号線５３を介して入力される値との論理和をとり、
その結果を信号線５４へ出力する２入力の論理和回路で
ある。２つの入力のいずれかが「１」ならば「１」なる
値を、そうでないならば「０」なる値を出力する。

【００６３】判定回路１５０は、ＯＲ１４９から信号線
５４を介して入力される値を元にアクセス権限の判定を
行う判定回路である。本実施例に於いては、信号線５４
から入力される値が「１」ならばアクセスを許可し、
「０」でならば不許可とする。判定が不許可の場合、
「１」なる値をアクセス不許可信号として信号線５５へ
出力する。

【００６４】このアクセス不許可信号は、信号線５５，
５６を経由してＭＣＵ１０３へ伝達される。信号線５６
よりアクセス不許可信号を受けとったばあい、ＭＣＵ１
０３は、目下のＭＳＵ１０２に対するアクセス動作を中
止する。

【００６５】また、アクセス不許可信号は、信号線５
５，５７を経由してＲＥＱ１１１へ伝達される。信号線
５７よりアクセス不許可信号を受けとったばあい、ＲＥ
Ｑ１１１は、記憶保護例外処理を行う。

【００６６】では次に、以上述べてきた各機能部位が、
いかなる役割を果たすかを説明する。

【００６７】いま、ＣＰＵ１０１がＭＳＵ１０２をアク
セスしようとしている。そして、そのアクセス対象とな
るアドレスを含む記憶ブロックをＳＢとする。さらに、
当該記憶ブロックに対応する主記憶キー：ＳＫＹはＳＫ
Ａ１４０に設定されているものとする。

【００６８】また、ＣＰＵ１０１の目下のアクセス権を
示す保護キー：ＰＫＹがＰＫＹ１１２に設定されている
ものとする。

【００６９】なお、今回の場合、ＣＴＲ１１４ビット０
には「０」なる値が設定されているものとする。

【００７０】先ず、ＰＫＹ１１２の保持する保護キー：
ＰＫＹが、信号線１１を介してＭＣＵ１０３へ送出され
る。同時に、アクセス対象となるアドレスがＤＡＲ１１
３へ設定され、さらに、そのアドレスは信号線１２を介
してＭＣＵ１０３へ送出される。

【００７１】ＭＣＵ１０３は、信号線１１，１２を介し
て伝達される保護キー：ＰＫＹとアクセス対象アドレス
とをそれぞれＴＫＲ１３０，ＴＡＲ１３１に保持する。
そしてＴＡＲ１３１の保持するアドレスに従い、ＭＳＵ
１０２のアクセス動作を開始する。

【００７２】同時にＭＣＵ１０３は、ＴＫＲ１３０が保
持する保護キー：ＰＫＹと、ＴＡＲ１３１が保持するア
クセス対象アドレスは、それぞれ信号線２０，２１を介
してＰＣＵ１０４へ送出する。

【００７３】ＰＣＵ１０４は、信号線２１を介して伝達
されるアクセス対象アドレスをＤＥＣ１４１へ入力す
る。ＤＥＣ１４１は、ＳＫＡ１４０が保持している多数
の主記憶キーの中から、アクセス対象ブロックＳＢに対
応する主記憶キー：ＳＫＹを選択し、信号線４０，４１
を経由してＣＭＰ１４２へ入力する。

【００７４】ＣＭＰ１４２のもう一方の入力は、ＴＫＲ
１３０から信号線２０，４２を経由して伝達される保護
キー：ＰＫＹである。

【００７５】ＣＭＰ１４２は、上記２入力の比較を行
い、信号線４３に出力する。すなわち、「主記憶キー：ＳＫＹ」＝「保護キー：ＰＫＹ」なる条件が成立したときのみ信号線４３へ「１」なる値
が出力され、「主記憶キー：ＳＫＹ」≠「保護キー：ＰＫＹ」ならば、信号線４３へは「０」なる値が出力される。

【００７６】ＣＭＰ１４２の出力信号は信号線４３を介
してＯＲ１４９へ入力される。ＯＲ１４９のもう一方の
入力は、信号線５３を介して入力されるＡＮＤ１４８の
出力である。ＡＮＤ１４８の一つの入力は信号線１４を
介して入力されるＣＴＲ１１４ビット０の値であるが、
ＣＴＲ１１４ビット０には前もって「０」なる値が設定
されているのでＡＮＤ１４８の出力は常に「０」であ
り、その値が信号線５３を介してＯＲ１４９へ入力され
ている。従って、ＯＲ１４９の出力は信号線４３を介し
て入力されるＣＭＰ１４２の出力信号の値となり、それ
は、信号線５４を介して判定回路１５０へ入力される。

【００７７】判定回路１５０は、信号線５４を介して入
力される値が「１」ならばアクセス許可と判定し、
「０」ならばアクセス不許可と判定するのであるから、
以上まとめるとアクセス許可となる条件は以下のように
なる。

【００７８】『「主記憶キー：ＳＫＹ」と「保護キー：
ＰＫＹ」とが等しい』・・・（条件１）次に、本発明に
固有の働きについて説明する。

【００７９】先ず、一般的な動作を図１に即して説明す
る。

【００８０】いま、ＣＰＵ１０１がＭＳＵ１０２をアク
セスしようとしている。そして、そのアクセス対象とな
るアドレスを含む記憶ブロックをＳＢとする。さらに、
当該記憶ブロックに対応する主記憶キー：ＳＫＹはＳＫ
Ａ１４０に設定されているものとする。

【００８１】またＣＰＵ１０１の目下のアクセス権を示
す保護キー：ＰＫＹがＰＫＹ１１２に設定されているも
のとする。

【００８２】なお、今回の場合、ＣＴＲ１１４ビット０
には「１」なる値が設定されているものとする。ＣＴＲ
１１４のビット０に「１」になる値を設定することで、
本発明に固有の効果を有効にすることができる。

【００８３】先ず、ＰＫＹ１１２の保持する保護キー：
ＰＫＹが、信号線１１を介してＭＣＵ１０３へ送出され
る。同時にアクセス対象となるアドレスがＤＡＲ１１３
へ設定され、さらに、そのアドレスは信号線１２を介し
てＭＣＵ１０３へ送出される。

【００８４】ＭＣＵ１０３は、信号線１１，１２を介し
て伝達される保護キー：ＰＫＹとアクセス対象アドレス
とそれぞれＴＫＲ１３０，ＴＡＲ１３１に保持する。そ
して、ＴＡＲ１３１の保持するアドレスに従い、ＭＳＵ
１０２のアクセス動作を開始する。

【００８５】同時にＭＣＵ１０３は、ＴＫＲ１３０が保
持する保護キー：ＰＫＹと、ＴＡＲ１３１が保持するア
クセス対象アドレスは、それぞれ信号線２０，２１を介
してＰＣＵ１０４へ送出する。

【００８６】ＰＣＵ１０４は、信号線２１を介して伝達
されるアクセス対象アドレスをＤＥＣ１４１へ入力す
る。ＤＥＣ１４１は、ＳＫＡ１４０が保持している多数
の主記憶キーの中から、アクセス対象ブロックＳＢに対
応する主記憶キー：ＳＫＹを選択し、信号線４０，４１
を経由してＣＭＰ１４２へ入力する。

【００８７】ＣＭＰ１４２のもう一方の入力は、ＴＫＲ
１３０から信号線２０，４２を経由して伝達される保護
キー：ＰＫＹである。

【００８８】ＣＭＰ１４２は、上記２入力の比較を行
い、信号線４３に出力する。

【００８９】すなわち、ＣＭＰ１４２の出力値は、
『「主記憶キー：ＳＫＹ」と「保護キー：ＰＫＹ」とが
等しい』・・・(条件１）という「条件１」が成り立つ
時のみ「１」となり、そうでないならば「０」となる。

【００９０】これは、既に説明したとおりであり、本発
明に固有の動作ではない。上記で説明した動作と並行し
て進行する、本発明に固有の動作を引き続き説明する。

【００９１】ＰＣＵ１０４は、信号線２０を介して伝達
されるＴＫＲ１３０の保持する保護キー：ＰＫＹを、信
号線４６を介してＣＭＰ１４４へ入力する。ＣＭＰ１４
４のもう一方の入力は、信号線４５を介して入力される
ＩＫＹ１４３が保持している識別キー：ＩＫＹである。

【００９２】従って、ＣＭＰ１４４の出力値は、「識別
キー：ＩＫＹ」＝「保護キー：ＰＫＹ」なる条件が成立
したときのみ「１」となり、「識別キー：ＩＫＹ」≠
「保護キー：ＰＫＹ」ならば、「０」となる。

【００９３】同時にＤＥＣ１４１によって選択された主
記憶キー：ＳＫＹは、信号線４０，５１を経由してＳＥ
Ｌ１４９へ伝達される。ＳＥＬ１４６は、信号線５１を
介して入力される値に従って信号線群４９を介して入力
される１６個の信号から１つを選択して信号線５０へ出
力する。信号線４９は、それぞれＡＭＲ１４５に保持さ
れている各ビットの値をＳＥＬ１４６へ伝達している。

【００９４】従って、ＳＥＬ１４６の出力値は、「主記
憶キー：ＳＫＹ」の値「ｎ」に対応するＡＭＲ１４５の
ビットｎの値が「１」である時「１」となり、「主記憶
キー：ＳＫＹ」の値「ｎ」に対応するＡＭＲ１４５のビ
ットｎの値が「０」ならば、「０」となる。

【００９５】上記説明したＣＭＰ１４４の出力値とＳＥ
Ｌ１４６の出力値は、それぞれ信号線４７，５０を介し
てＡＮＤ１４７へ入力され、ＡＮＤ１４７は両入力の論
理積をとって信号線５２へ出力する。

【００９６】すなわち、ＡＮＤ１４７の出力値は、
『「識別キー：ＩＫＹ」と「保護キー：ＰＫＹ」とが等
しく、かつ「主記憶キー：ＳＫＹ」の値「ｎ」に対応す
るＡＭＲ１４５のビットｎの値が「１」、である』・・
・・・（条件２）という「条件２」が成り立つ時のみ
「１」となり、そうでないならば「０」となる。

【００９７】ＡＮＤ１４７の出力は信号線５２を介して
ＡＮＤ１４８へ入力される。ＡＮＤ１４８のもう一方の
入力は信号線１４を介して入力されるＣＴＲ１１４ビッ
ト０の値であるが、ＣＴＲ１１４ビット０には前もって
「１」なる値が設定されている。

【００９８】従って、ＡＮＤ１４８は信号線５２を介し
て入力されるＡＮＤ１４７の出力値をそのまま信号線５
３へ出力し、ＯＲ１４９へ入力する。

【００９９】ＯＲ１４９は、信号線４３を介して入力さ
れるＣＭＰ１４２の出力値と、信号線５３を介して入力
されるＡＮＤ１４８の出力値との論理和値を信号線５４
を介して判定回路１５０へ入力する。すなわち、上記
「条件１」か「条件２」のいずれかが成り立つときＯＲ
１４９は「１」なる値を、そうでないならば「０」なる
値を判定回路１５０へ入力する。

【０１００】判定回路１５０は、信号線５４を介して入
力される値が「１」ならばアクセス許可と判定し、
「０」ならばアクセス不許可と判定するものであるか
ら、以上まとめるとアクセス許可となる条件は以下のよ
うになる。

【０１０１】『「主記憶キー：ＳＫＹ」と「保護キー：
ＰＫＹ」とが等しい、または、「識別キー：ＩＫＹ」と
「保護キー：ＰＫＹ」とが等しく、かつ、「主記憶キ
ー：ＳＫＹ」の値「ｎ」に対応するＡＭＲ１４５のビッ
トｎの値が「１」、である』・・・・・（条件３）な
お、今回はＣＴＲ１１４ビット０の値を「１」に前もっ
て設定していたが、もし「０」に設定しているならば、
ＡＮＤ１４８の出力する値は、信号線５２を介して入力
されるＡＮＤ１４７の出力値に拘らず「０」となる。従
って、ＯＲ１４９が出力する値は常に信号線４３を介し
て入力されるＣＭＰ１４２の出力値であり、この場合、
本発明に固有の動作は、アクセス条件判定になんら影響
を与えないことは明らかである。

【０１０２】さて、最後に、具体的な説明をつけ加えよ
う。

【０１０３】先に説明したように、従来技術による限
り、保護キー以外の値を主記憶キーとして設定された記
憶ブロックをアクセスすることは不可能であった。

【０１０４】たとえば保護キー：ＰＫＹとして１４（１
６進表記で「Ｅ」）なる値が設定されている場合、主記
憶キー：ＳＫＹとして１５（１６進表記で「Ｆ」）なる
値が設定されている記憶ブロックをアクセスすることは
不可能であった。そのため、主記憶キー：ＳＫＹとして
１５（１６進表記で「Ｆ」）なる値が設定されている記
憶ブロックをどうしてもアクセスしたいのならば、保護
キー：ＰＫＹを１５に再設定するしか手だてはなかっ
た。

【０１０５】本発明によれば、保護キー：ＰＫＹを１４
のままで、主記憶キー：ＳＫＹとして１５（１６進表記
で「Ｆ」）なる値が設定されている記憶ブロックをアク
セスすることができる。

【０１０６】そのために、マイクロプログラム１１０
は、以下の初期設定を行う。

【０１０７】(１)ＩＫＹ１４３に１４なる値を設定す
る。・・・（初期設定１） (２)ＡＭＲ１４５に「０００１」（１６進表記）なる値
を設定する。すなわち、ＡＭＲ１４５のビット０〜ビッ
ト１４にそれぞれ「０」なる値を、ビット１５に「１」
なる値を設定する。・・・（初期設定２）この初期設定は、たとえば、本実施例に示す情報処理装
置の電源投入時に既に行われているものとする。

【０１０８】ＣＰＵ１０１がＭＳＵ１０２の記憶ブロッ
クＳＢをアクセスしようとする。

【０１０９】このとき、「主記憶キー：ＳＫＹ」＝１５
であり、「保護キーＰＫＹ」＝１４である。

【０１１０】このとき、さきに説明した「条件１」、
『「主記憶キーＳＫＹ」と「保護キー：ＰＫＹ」とが等
しい』・・・（条件１）は成り立たないので、従来技術
による限りは本アクセスは許可されない。

【０１１１】しかし、「条件３」、『「主記憶キー：Ｓ
ＫＹ」と「保護キー：ＰＫＹ」とが等しい、または、
「識別キー：ＩＫＹ」と「保護キー：ＰＫＹ」とが等し
く、かつ、「主記憶キー：ＳＫＹ」の値「ｎ」に対応す
るＡＭＲ１４５のビットｎの値が「１」、である。』・
・・・（条件３）は成り立つ。

【０１１２】なぜならば、「初期設定１」により「識別
キー：ＩＫＹ」には１４が設定されているため、『「識
別キー：ＩＫＹ（＝１４）」と「保護キー：ＰＫＹ（＝
１４）」とが等しく』、かつ、「初期設定２」によりＡ
ＭＲ１４５のビット１５の値が「１」に設定されている
ため、『「主記憶キー：ＳＫＹ（＝１５）」の値「ｎ
（＝１５）」に対応するＡＭＲ１４５のビット１５の値
が「１」である』、からである。

【０１１３】そして、この具体例に於いては、保護キ
ー：ＰＫＹを１４のままで、主記憶キー：ＳＫＹとして
１５なる値が設定されている記憶ブロックをアクセスす
ることができる事を示した。しかしながら、既に明らか
な事であろうが、本発明の固有の効果として、「初期設
定１」と「初期設定２」の設定内容を変更する事によ
り、何等ハードウェアを変更する事なく、保護キー：Ｐ
ＫＹと主記憶キー：ＳＫＹの組み合わせを変更する事が
できる。

【０１１４】たとえば、保護キー：ＰＫＹを８のまま
で、主記憶キー：ＳＫＹとして９なる値が設定されてい
る記憶ブロックをアクセスできるようにしたいならば、
マイクロプログラム１１０は以下の様に初期設定すれば
よい。

【０１１５】(１)ＩＫＹ１４３に８なる値を設定する。

【０１１６】(２)ＡＭＲ１４５に「００４０」（１６進
表記）なる値を設定する。すなわち、ＡＭＲ１４５のビ
ット０〜ビット８、ビット１０〜ビット１５にそれぞれ
「０」なる値を、ビット９に「１」なる値を設定する。

【０１１７】さらに付け加えるならば、本発明の固有の
効果として、「初期設定１」と「初期設定２」の設定内
容を変更する事により、何等ハードウェアを変更する事
なく、ある保護キー：ＰＫＹのままで複数の相異なる主
記憶キー：ＳＫＹが設定されている記憶ブロックをアク
セスできるように変更する事ができる。

【０１１８】たとえば、保護キー：ＰＫＹを８のまま
で、主記憶キー：ＳＫＹとして９，１０，１１なる値が
設定されている複数の記憶ブロックをアクセスできるよ
うにしたいならば、マイクロプログラム１１０は以下の
様に初期設定すればよい。

【０１１９】(１)ＩＫＹ１４３に８なる値を設定する。

【０１２０】(２)ＡＭＲ１４５に「００７０」（１６進
表記）なる値を設定する。すなわち、ＡＭＲ１４５のビ
ット０〜ビット８、ビット１２〜ビット１５にそれぞれ
「０」なる値を、ビット９〜ビット１１、に「１」なる
値を設定する。

【０１２１】

【発明の効果】以上説明してきたように、本発明によれ
ば、従来のキー制御記憶保護機構より柔軟な記憶保護機
構を、従来のキー制御記憶保護機構ハードウェアに大幅
な変更を加える事なく実現する事ができる。

【０１２２】より具体的には、 (１)従来からのキー制御記憶保護機構を具備する計算機
システムに於いて、主記憶装置をアクセスする際、アク
セス元が使用する一つの保護キーとは異なる主記憶キー
が設定されている記憶ブロックをアクセスできる様にす
る事ができる。

【０１２３】(２)上記効果を、大幅なハードウェアの変
更なく達成できる。しいては、ハードウェアコストの増
加を招くことなく達成できる。

【０１２４】(３)任意の保護キーと主記憶キーの組み合
わせでも、（１）の目的を達成できる。

【０１２５】(４)前記第３の目的を、ハードウェアの変
更を行う事無く、達成できる。

【図面の簡単な説明】

【図１】本発明の１実施例を説明するための機能ブロッ
ク図である。

【符号の説明】ＣＰＵ１０１…中央処理装置、ＭＳＵ１０２…主記憶装置、ＭＣＵ１０３…主記憶制御装置、ＰＣＵ１０４…記憶保護制御装置、ＩＫＹ１４３…識別キーレジスタ、ＣＭＰ１４４…比較回路、ＡＭＲ１４５…アクセスマスクレジスタ、ＳＥＬ１４６…セレクタ、ＡＮＤ１４７…論理積回路。

Claims

【特許請求の範囲】

【請求項１】少なくとも１つの中央処理装置と、主記憶
装置を有する情報処理装置であって、該中央処理装置は保護キーを具備し、該主記憶装置は複数のブロックに分割され、各ブロック
は主記憶キーを具備し、該中央処理装置が該主記憶装置をアクセスする際、該保
護キーと主記憶キーとが比較され、それが一致したか否かで主記憶装置アクセスの許可不許
可を決定する記憶保護機構を具備した情報処理装置にお
いて、前記保護キーと前記主記憶キーとの組み合わせで決定さ
れる唯一の記憶保護判定情報を、前記保護キーと前記主
記憶キーとの全ての、もしくは、一部の組み合わせで保
持する第１の手段と、前記中央処理装置が前記主記憶装置をアクセスする際、
前記中央処理装置が保持する前記保護キーと、被アクセ
ス主記憶ブロックが保持する前記主記憶キーとの組み合
わせに従い、前期第１の手段に保持されている、当該保
護キーと主記憶キーの組み合わせに唯一の該記憶保護判
定情報を読み出す第２の手段と、前第２の手段で読み出された記憶保護判定情報に従っ
て、当該アクセスの妥当性を決定する第３の手段とを具
備することを特徴とする情報処理装置の記憶保護方式。