JPS6273347A - アドレス変換装置 - Google Patents
アドレス変換装置Info
- Publication number
- JPS6273347A JPS6273347A JP60212383A JP21238385A JPS6273347A JP S6273347 A JPS6273347 A JP S6273347A JP 60212383 A JP60212383 A JP 60212383A JP 21238385 A JP21238385 A JP 21238385A JP S6273347 A JPS6273347 A JP S6273347A
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、仮想記憶装置を有する計算機システムのアド
レス変換装置に関するものである。
レス変換装置に関するものである。
近年の計算機システムでは、仮想記憶方式が一般に使用
されている。この仮想記憶方式とは、主記憶装置および
二次記憶装置を利用して、巨大な論理的な記憶装置（仮
想記憶装置または仮想記憶空間）を作り出し、該仮想記
憶装置上にプログラムを置く事により、プログラムに対
し記憶装置サイズの制限を緩和すると共に主記憶装置（
または実記憶装置）の有効利用を図る事を目的とする。
されている。この仮想記憶方式とは、主記憶装置および
二次記憶装置を利用して、巨大な論理的な記憶装置（仮
想記憶装置または仮想記憶空間）を作り出し、該仮想記
憶装置上にプログラムを置く事により、プログラムに対
し記憶装置サイズの制限を緩和すると共に主記憶装置（
または実記憶装置）の有効利用を図る事を目的とする。
該仮想記憶装置内のアドレスを仮想アドレスと言い、実
行時には実記憶装置−ヒのアドレス（実アドレス）に変
換される。この仮想記憶空間の構成を第１図ａ、ｂに示
す６ ＩＢＭ社のシステム／３７０計算機のアーキテクチャに
おいては、仮想記憶空間は固定サイズのページおよび該
ページの集合であるセグメントの単位で管理するのが一
般的である。この仮想記憶空間のページは実記憶空間ま
たは外部記憶装置上にその実体は存在しており、ページ
ングと呼ばれる入出力動作により実記憶空間と外部記憶
装置間とのページの転送が行われる。外部記憶装置上に
存在するページは該ページの参照または該ページに存在
するプログラムの実行時に、実記憶空間上に転送される
。仮想記憶空間内のアドレスである仮想アドレス１０（
第１図ｂ）は、仮想記憶空間内のセグメント番号を示し
たセグメントインデクス（Ｓｒ）、該セグメント内のペ
ージ番号を示したページインデクス（ＰＩ）、該ページ
内の相対番地であるバイトインデックス（ＢＩ）に分か
れる。この仮想アドレス１０が、プログラムの実行時に
動的に実アドレスに変換され実記憶空間のページにアク
セスされるが、その変換を行うのが動的アドレス変換機
構（ダイナミック・アドレス・トランスレーション：
Ｄｙｎａｍｉｃ ＡｄｄｒｅｓｓＴｒａｎｓｌａｔｉｏ
ｎ ： Ｄ Ａ Ｔ機構）と呼ばれるハードウェアであ
る。このＤＡＴ機構におけるアドレス変換方式を第２図
に示す。
行時には実記憶装置−ヒのアドレス（実アドレス）に変
換される。この仮想記憶空間の構成を第１図ａ、ｂに示
す６ ＩＢＭ社のシステム／３７０計算機のアーキテクチャに
おいては、仮想記憶空間は固定サイズのページおよび該
ページの集合であるセグメントの単位で管理するのが一
般的である。この仮想記憶空間のページは実記憶空間ま
たは外部記憶装置上にその実体は存在しており、ページ
ングと呼ばれる入出力動作により実記憶空間と外部記憶
装置間とのページの転送が行われる。外部記憶装置上に
存在するページは該ページの参照または該ページに存在
するプログラムの実行時に、実記憶空間上に転送される
。仮想記憶空間内のアドレスである仮想アドレス１０（
第１図ｂ）は、仮想記憶空間内のセグメント番号を示し
たセグメントインデクス（Ｓｒ）、該セグメント内のペ
ージ番号を示したページインデクス（ＰＩ）、該ページ
内の相対番地であるバイトインデックス（ＢＩ）に分か
れる。この仮想アドレス１０が、プログラムの実行時に
動的に実アドレスに変換され実記憶空間のページにアク
セスされるが、その変換を行うのが動的アドレス変換機
構（ダイナミック・アドレス・トランスレーション：
Ｄｙｎａｍｉｃ ＡｄｄｒｅｓｓＴｒａｎｓｌａｔｉｏ
ｎ ： Ｄ Ａ Ｔ機構）と呼ばれるハードウェアであ
る。このＤＡＴ機構におけるアドレス変換方式を第２図
に示す。
本アドレス変換方式では、仮想アドレス空間内のページ
の実アドレスを持つページテーブル（ＰＴ）２０、該ペ
ージテーブルを管理するためのセグメントテーブル（Ｓ
Ｔ）２１．および該ＳＴの起点アドレスを保持する制御
レジスタ２２より構成される。そしてアドレス変換の手
順は、仮想アドレス１０の８１と制御レジスタ２２の内
容を加算する事により目的のセグメントのセグメントテ
ーブルエントリ （ＳＴＥ）を求める。該ＳＴＥには、
該セグメントに属するページの実アドレスを保持したＰ
Ｔの起点でアドレスが保持されているので、該ＰＴ起点
アドレスと仮想アドレスのＰＩを加算する事により、ペ
ージテーブルエントリを求め、該エントリ内に保持され
ている実ページアドレスを得る事が出来る。この実ペー
ジアドレスと仮想アドレス１０のページ内相対番地ＢＩ
を組み合わせる事により、実アドレス２３を得る事が出
来る。また仮想記憶空間内に未使用（空き）セグメント
が存在する場合には、該当のセグメントのＳＴＥ内に無
効表示（インヴアリツドビット： Ｉｎｖａｌｉｄ ｂ
ｉｔを立てる）をし、ＰＴを保持しない事で変換テーブ
ルの容量を削減している。
の実アドレスを持つページテーブル（ＰＴ）２０、該ペ
ージテーブルを管理するためのセグメントテーブル（Ｓ
Ｔ）２１．および該ＳＴの起点アドレスを保持する制御
レジスタ２２より構成される。そしてアドレス変換の手
順は、仮想アドレス１０の８１と制御レジスタ２２の内
容を加算する事により目的のセグメントのセグメントテ
ーブルエントリ （ＳＴＥ）を求める。該ＳＴＥには、
該セグメントに属するページの実アドレスを保持したＰ
Ｔの起点でアドレスが保持されているので、該ＰＴ起点
アドレスと仮想アドレスのＰＩを加算する事により、ペ
ージテーブルエントリを求め、該エントリ内に保持され
ている実ページアドレスを得る事が出来る。この実ペー
ジアドレスと仮想アドレス１０のページ内相対番地ＢＩ
を組み合わせる事により、実アドレス２３を得る事が出
来る。また仮想記憶空間内に未使用（空き）セグメント
が存在する場合には、該当のセグメントのＳＴＥ内に無
効表示（インヴアリツドビット： Ｉｎｖａｌｉｄ ｂ
ｉｔを立てる）をし、ＰＴを保持しない事で変換テーブ
ルの容量を削減している。
このアドレス方式の特徴は、アドレス変換テーブルをＳ
ＴとＰＴの二段構造にし、変換デープルサイズの削減を
図っている事であるが、その半面欠点としては、アドレ
ス変換のために、ＳＴおよびＰＴのメモリ参照が二回発
生する事になる。特に、仮想記憶空間が１セグメント以
内に収まるようなアドレス空間サイズの小さいシステム
にとっては、アドレス変換テーブルはＰＴだけで良く、
アドレス変換時のＳＴへのアクセスは余分なオーバヘッ
ドとなる。
ＴとＰＴの二段構造にし、変換デープルサイズの削減を
図っている事であるが、その半面欠点としては、アドレ
ス変換のために、ＳＴおよびＰＴのメモリ参照が二回発
生する事になる。特に、仮想記憶空間が１セグメント以
内に収まるようなアドレス空間サイズの小さいシステム
にとっては、アドレス変換テーブルはＰＴだけで良く、
アドレス変換時のＳＴへのアクセスは余分なオーバヘッ
ドとなる。
本発明は、上記オーバヘッドを改善するために、空間サ
イズの小さい仮想記憶空間上のプログラムを実行の際に
は変換テーブルの段数を減らし、アドレス変換処理の高
速化を図る事を目的とする。
イズの小さい仮想記憶空間上のプログラムを実行の際に
は変換テーブルの段数を減らし、アドレス変換処理の高
速化を図る事を目的とする。
上記目的を達成するために１本発明では次の方式を採用
した。
した。
（１）仮想記憶空間サイズに応じて使用するアドレス変
換テーブルの段数を決定し、該段数を示し、た表示子を
制御レジスタもしくはプログラムの実行管理を行うＰＳ
Ｗ（プログラム・スティタス豊ワード： Ｐｒｏｇｒａ
ｍ ５ｔａｔｕｓ Ｗｏｒｄ）内に設ける。
換テーブルの段数を決定し、該段数を示し、た表示子を
制御レジスタもしくはプログラムの実行管理を行うＰＳ
Ｗ（プログラム・スティタス豊ワード： Ｐｒｏｇｒａ
ｍ ５ｔａｔｕｓ Ｗｏｒｄ）内に設ける。
（２）アドレス変換装置では、上記表示子の判定により
仮想アドレスで変換に使用する有効桁数を決定し、該桁
数内にある変換テーブルのインデクスと、制御レジスタ
内に保持された変換テーブルの起点アドレスを加算する
事により、実ページアドレスを求め、仮想アドレス内の
ページ内相対番地ＢＩを組み合わせる事により実アドレ
スを入手する。
仮想アドレスで変換に使用する有効桁数を決定し、該桁
数内にある変換テーブルのインデクスと、制御レジスタ
内に保持された変換テーブルの起点アドレスを加算する
事により、実ページアドレスを求め、仮想アドレス内の
ページ内相対番地ＢＩを組み合わせる事により実アドレ
スを入手する。
このように、本発明では、従来ＳＴおよびＰＴの二段の
変換テーブルを用いてアドレス変換を行っていたものを
、仮想記憶空間サイズに応じて変換テーブルの段数を制
御可能なように１段数表示子を設け、該段数でのみアド
レス変換を実施し、アドレス変換オーバヘッドの削減を
可能にした事に特徴を持つ。
変換テーブルを用いてアドレス変換を行っていたものを
、仮想記憶空間サイズに応じて変換テーブルの段数を制
御可能なように１段数表示子を設け、該段数でのみアド
レス変換を実施し、アドレス変換オーバヘッドの削減を
可能にした事に特徴を持つ。
以下、本発明を実施例にて説明する。
第３図は、セグメントサイズやページサイズの制御を行
う変換形式情報および割り込みマスクなどのハードウェ
ア制御情報を持つ制御レジスタ０内にアドレス変換テー
ブルの段数表示子（以下Ｌビットと略す）を設けた例で
あり、本Ｌビットは次の意味を持つ。
う変換形式情報および割り込みマスクなどのハードウェ
ア制御情報を持つ制御レジスタ０内にアドレス変換テー
ブルの段数表示子（以下Ｌビットと略す）を設けた例で
あり、本Ｌビットは次の意味を持つ。
・Ｌビットが１の場合：仮想記憶空間サイズは、１セグ
メント以内であり、 使用するアドレス変換子 −プルはＰＴだけである。
メント以内であり、 使用するアドレス変換子 −プルはＰＴだけである。
・Ｌビットが０の場合：仮想記憶空間サイズは、１セグ
メントより大であ り、変換テーブルは、 ＳＴとＰＴの二段を使用 する。
メントより大であ り、変換テーブルは、 ＳＴとＰＴの二段を使用 する。
つまりＬビットがＯの場合は、従来のアドレス変換方式
と同じである。本Ｌビットは仮想記憶空間の作成時、つ
まりアドレス変換テーブルの作成時と同時にそのサイズ
に応じて設定するものであり、該仮想記憶空間のプログ
ラムが実行される時に制御レジスタ内にセットする。そ
して該丁７ビツトが１ （オン）である場合には、変換
テーブルの起点アドレスを保持する制御レジスタ２２に
は、下位の変換テーブル（第２図のＰＴ）アドレスをセ
ットしておく。この制御レジスタ２２へのセットは、Ｌ
ビットのセットと同様仮想記憶空間内のプログラムに制
御を渡す時にＯ８（オペレーティングシステム）により
行う。
と同じである。本Ｌビットは仮想記憶空間の作成時、つ
まりアドレス変換テーブルの作成時と同時にそのサイズ
に応じて設定するものであり、該仮想記憶空間のプログ
ラムが実行される時に制御レジスタ内にセットする。そ
して該丁７ビツトが１ （オン）である場合には、変換
テーブルの起点アドレスを保持する制御レジスタ２２に
は、下位の変換テーブル（第２図のＰＴ）アドレスをセ
ットしておく。この制御レジスタ２２へのセットは、Ｌ
ビットのセットと同様仮想記憶空間内のプログラムに制
御を渡す時にＯ８（オペレーティングシステム）により
行う。
本Ｌビットを適用したアドレス変換装置を第４図に示す
。
。
アドレス変換装置では、制御レジスタ内のＩ、ビット３
０を判定する回路４１を設け、該ビットが０（オフ）の
場合には、本発明の従来方式で示したようなＳＴおよび
ＰＴの二段のアドレス変換テーブルを使用して実アドレ
スに変換する。つまり、変換テーブルの起点アドレスで
ある制御レジスタ２２の内容と仮想アドレスのセグメン
トインデクスＳＩを加算して、ＰＴの起点アドレスを求
め、＋ＣＩＥ Ｐ Ｔ起点アドレスと仮想アドレス内の
ページインディクスＰ１を加算して目的のページテーブ
ルエントリＰＴＥを求め、該ＰＴＥ内の実ページアドレ
スとページ内相対番地Ｂ１を組み合わせて実アドレス２
３を得る方式である。
０を判定する回路４１を設け、該ビットが０（オフ）の
場合には、本発明の従来方式で示したようなＳＴおよび
ＰＴの二段のアドレス変換テーブルを使用して実アドレ
スに変換する。つまり、変換テーブルの起点アドレスで
ある制御レジスタ２２の内容と仮想アドレスのセグメン
トインデクスＳＩを加算して、ＰＴの起点アドレスを求
め、＋ＣＩＥ Ｐ Ｔ起点アドレスと仮想アドレス内の
ページインディクスＰ１を加算して目的のページテーブ
ルエントリＰＴＥを求め、該ＰＴＥ内の実ページアドレ
スとページ内相対番地Ｂ１を組み合わせて実アドレス２
３を得る方式である。
次に、Ｌビットが１ （オン）の場合には、仮想記憶空
間サイズは１セグメント以内である事が判断される。こ
の場合、制御レジスタ２２はＰ Ｔ起点アドレスを保持
しているため、参照するテーブルはＰＴ一つであり、該
ＰＴ起点アドレスと仮想アドレス内のＰＩを加算するこ
とにより、ＰＴＥを求め、実アドレス２３を得る事が出
来る。この場合、仮想アドレスの変換の対象となる有効
範囲はＰＩとＢＩのフィールドだけとなり、上位のＳＩ
フィールドは無視される。
間サイズは１セグメント以内である事が判断される。こ
の場合、制御レジスタ２２はＰ Ｔ起点アドレスを保持
しているため、参照するテーブルはＰＴ一つであり、該
ＰＴ起点アドレスと仮想アドレス内のＰＩを加算するこ
とにより、ＰＴＥを求め、実アドレス２３を得る事が出
来る。この場合、仮想アドレスの変換の対象となる有効
範囲はＰＩとＢＩのフィールドだけとなり、上位のＳＩ
フィールドは無視される。
以上により、本発明を適用する事により、従来１セグメ
ント内に収まる仮想記憶空間だけで実行していたシステ
ムにおいては、余分なセグメントテーブルＳＴを作成す
る必要がなくなると共に、アドレス変換時に行うメモリ
参照もページテーブルＰＴの一回で済み変換処理の高速
化を図る事が出来る。
ント内に収まる仮想記憶空間だけで実行していたシステ
ムにおいては、余分なセグメントテーブルＳＴを作成す
る必要がなくなると共に、アドレス変換時に行うメモリ
参照もページテーブルＰＴの一回で済み変換処理の高速
化を図る事が出来る。
第１図は、仮想記憶空間と仮想アドレスの概要図、第２
図は従来のアドレス変換装置、第３図は本発明のアドレ
ス変換装［αを制御するための制御ビットを収めたレジ
スタ図、！￥ｌＦｊは本発明を適用した場合のアドレス
変換装置の説明図である。 １０・・・仮想アドレス、２０．２１・・・アドレス変
換テーブル、３０・・・表示子、４１・・・ＡＮＤ回路
、２４．２５．４２・・・加算器。
図は従来のアドレス変換装置、第３図は本発明のアドレ
ス変換装［αを制御するための制御ビットを収めたレジ
スタ図、！￥ｌＦｊは本発明を適用した場合のアドレス
変換装置の説明図である。 １０・・・仮想アドレス、２０．２１・・・アドレス変
換テーブル、３０・・・表示子、４１・・・ＡＮＤ回路
、２４．２５．４２・・・加算器。
Claims (1)
- 仮想記憶装置の最小制御単位であるページおよび該ペー
ジの集合としてのセグメントを識別し、仮想アドレスの
上位ビットにて、該セグメント番号およびページ番号を
規定する事により、多段のアドレス変換テーブルを構成
し、該アドレス変換テーブルの起点アドレスを保持する
制御レジスタと仮想アドレスを入力として実アドレスを
求めるアドレス変換装置において、該アドレス変換テー
ブルの段数を示す表示子を備え、該表示子の値により仮
想アドレスの有効桁数を決定し、該桁数内の数値と上記
制御レジスタで示すアドレス変換テーブルを用い、該表
示子で示される段数分にてアドレス変換を実施する事を
特徴とするアドレス変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212383A JPS6273347A (ja) | 1985-09-27 | 1985-09-27 | アドレス変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212383A JPS6273347A (ja) | 1985-09-27 | 1985-09-27 | アドレス変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273347A true JPS6273347A (ja) | 1987-04-04 |
Family
ID=16621667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60212383A Pending JPS6273347A (ja) | 1985-09-27 | 1985-09-27 | アドレス変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273347A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4992936A (en) * | 1987-11-11 | 1991-02-12 | Hitachi, Ltd. | Address translation method and apparatus therefor |
| JP2013537658A (ja) * | 2010-06-23 | 2013-10-03 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 入力／出力アドレスをメモリ・アドレスに変換するための方法、コンピュータ・システム、およびコンピュータ・プログラム |
| US9134911B2 (en) | 2010-06-23 | 2015-09-15 | International Business Machines Corporation | Store peripheral component interconnect (PCI) function controls instruction |
| US9195623B2 (en) | 2010-06-23 | 2015-11-24 | International Business Machines Corporation | Multiple address spaces per adapter with address translation |
| US9213661B2 (en) | 2010-06-23 | 2015-12-15 | International Business Machines Corporation | Enable/disable adapters of a computing environment |
| US9342352B2 (en) | 2010-06-23 | 2016-05-17 | International Business Machines Corporation | Guest access to address spaces of adapter |
-
1985
- 1985-09-27 JP JP60212383A patent/JPS6273347A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4992936A (en) * | 1987-11-11 | 1991-02-12 | Hitachi, Ltd. | Address translation method and apparatus therefor |
| JP2013537658A (ja) * | 2010-06-23 | 2013-10-03 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 入力／出力アドレスをメモリ・アドレスに変換するための方法、コンピュータ・システム、およびコンピュータ・プログラム |
| US9134911B2 (en) | 2010-06-23 | 2015-09-15 | International Business Machines Corporation | Store peripheral component interconnect (PCI) function controls instruction |
| US9195623B2 (en) | 2010-06-23 | 2015-11-24 | International Business Machines Corporation | Multiple address spaces per adapter with address translation |
| US9213661B2 (en) | 2010-06-23 | 2015-12-15 | International Business Machines Corporation | Enable/disable adapters of a computing environment |
| US9342352B2 (en) | 2010-06-23 | 2016-05-17 | International Business Machines Corporation | Guest access to address spaces of adapter |
| US9383931B2 (en) | 2010-06-23 | 2016-07-05 | International Business Machines Corporation | Controlling the selectively setting of operational parameters for an adapter |
| US9626298B2 (en) | 2010-06-23 | 2017-04-18 | International Business Machines Corporation | Translation of input/output addresses to memory addresses |
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