JPS59117620A - 計算機システム - Google Patents
計算機システムInfo
- Publication number
- JPS59117620A JPS59117620A JP57226129A JP22612982A JPS59117620A JP S59117620 A JPS59117620 A JP S59117620A JP 57226129 A JP57226129 A JP 57226129A JP 22612982 A JP22612982 A JP 22612982A JP S59117620 A JPS59117620 A JP S59117620A
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- JP
- Japan
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- register
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- real
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、仮想計算機（以下、ｖＭと略称する。）の高
性能化のだめの計算機システム、特に、ＶＭＫおける人
出力（以下、工１０と略称する。）実行を支援するため
のハードウェア装置に関する。
性能化のだめの計算機システム、特に、ＶＭＫおける人
出力（以下、工１０と略称する。）実行を支援するため
のハードウェア装置に関する。
ここでいうＶＭとは、実計算機とほぼ同一アーキテクチ
ャを有する論理的な計算機をいう。
ャを有する論理的な計算機をいう。
第１図は従来の中央処理装置（ＣＰＵＩ ）、及びチャ
ネル１００の機能ブロック図を示す。
ネル１００の機能ブロック図を示す。
この動作方法を第２図（ａ）〜＜Ｃ）のフローチャート
に示す。
に示す。
なお、第２図の動作の前提条件は次の通シであるとする
。 。
。 。
（１）実メモリ２のプレフイクスエリアＰＳＡのアドレ
スαがブレフィクスレジスタ（ＰＸＲ）５にセットされ
ている。
スαがブレフィクスレジスタ（ＰＸＲ）５にセットされ
ている。
（２）ＳＩＯ（Ｆ）命令のときは、エリアＰＳＡのチャ
ネル・アドレスワードＣＡＷにチャネルコマンドワード
ＣＣＷのアドレス（実アドレス）δがセットされている
ものとする。
ネル・アドレスワードＣＡＷにチャネルコマンドワード
ＣＣＷのアドレス（実アドレス）δがセットされている
ものとする。
（３）仮想チャネルコマンドワードＣＣＷを実行させた
いときは、メモリアドレス変換テーブルβ・〜β、が実
メモリ２内に構成されているものとする。
いときは、メモリアドレス変換テーブルβ・〜β、が実
メモリ２内に構成されているものとする。
（４）ＣＰＵＩのレジスタ１１には、ＣＰＵＩの使用す
るメモリアドレス変換テーブルのアドレスβ。
るメモリアドレス変換テーブルのアドレスβ。
がセットされているものとする。
（５）ＣＰＵＩは動的アドレス変換装置（ＤＡＴ）９、
プレフイクス変換回路１３を用いて、実メモリ２へのア
クセスを行なっているものとする。
プレフイクス変換回路１３を用いて、実メモリ２へのア
クセスを行なっているものとする。
（６）プログラムで使用する論理アドレスは、論理アド
レスレジスタ（ＬＡＲ）３にセットされるものとする。
レスレジスタ（ＬＡＲ）３にセットされるものとする。
この従来方法の問題点は、
（１）仮想装置アドレスによりＩ１０命令を実行するこ
とができない。各ＶＭは、自分用のＩ１０装置アドレス
（すなわち仮想装置アドレス）の体系を持っているので
、そのアドレスを使ってＩ１０命令を発行する。ところ
が、それらは、ノ・−ドウエアの実装蓋アドレスとは異
なるため、直接実行することはできない。そのため、現
在では、ＶＭシステムの制御プログラムによシ、仮想装
置アドレスを実装置アドレスに変換している。
とができない。各ＶＭは、自分用のＩ１０装置アドレス
（すなわち仮想装置アドレス）の体系を持っているので
、そのアドレスを使ってＩ１０命令を発行する。ところ
が、それらは、ノ・−ドウエアの実装蓋アドレスとは異
なるため、直接実行することはできない。そのため、現
在では、ＶＭシステムの制御プログラムによシ、仮想装
置アドレスを実装置アドレスに変換している。
（２）各ＶＭは固有のプレフイクスエリアを持つが、実
ハードウェアは唯一のプレフイクスエリアを持つのみで
ある。Ｉ１０命令を実行する場合、プレフイクスエリア
ＰＳＡにＣＣＷ等のアドレスをセットして実行しなけれ
ばならない。各ＶＭは、自分固有のプレフイクスエリア
を使用するため、ＶＭシステムの制御プログラムが、当
該ＶＭ （Ｉ１０実行しようとしているＶＭ）のグレフ
ィクス情報を実プレフィクス領域へ移すまたは作る等の
作業が必要となる。
ハードウェアは唯一のプレフイクスエリアを持つのみで
ある。Ｉ１０命令を実行する場合、プレフイクスエリア
ＰＳＡにＣＣＷ等のアドレスをセットして実行しなけれ
ばならない。各ＶＭは、自分固有のプレフイクスエリア
を使用するため、ＶＭシステムの制御プログラムが、当
該ＶＭ （Ｉ１０実行しようとしているＶＭ）のグレフ
ィクス情報を実プレフィクス領域へ移すまたは作る等の
作業が必要となる。
さらに、ｖＭは複数台同時走行しているので、ひとつの
実装置につけられる仮想装置アドレスは何種類も存在す
ることを考慮しなければならない。
実装置につけられる仮想装置アドレスは何種類も存在す
ることを考慮しなければならない。
本発明は、（１）複数の仮想装置アドレスによるＩ１０
命令の実行を可能にし、（２）複数のプレフイクスエリ
アをサポートするＩ１０命令を可能とし、ＶＭＳにおけ
る工１０シミュレーションオーバヘッドを削減する計算
機システムを提供することにある。
命令の実行を可能にし、（２）複数のプレフイクスエリ
アをサポートするＩ１０命令を可能とし、ＶＭＳにおけ
る工１０シミュレーションオーバヘッドを削減する計算
機システムを提供することにある。
このような目的を達成するために、本発明では、複数の
仮想装置アドレスによる入出力の実行と、複数の仮想プ
レフィクス領域による人出力の実行を可能とするために
動作中の仮想計算機標識と、実装置アドレスに従って、
プレフィクス領域を動的に１択する手段と、仮想装置ア
ドレスを実装置アドレスに動的に変換する手段とを設け
たことに特徴がある。
仮想装置アドレスによる入出力の実行と、複数の仮想プ
レフィクス領域による人出力の実行を可能とするために
動作中の仮想計算機標識と、実装置アドレスに従って、
プレフィクス領域を動的に１択する手段と、仮想装置ア
ドレスを実装置アドレスに動的に変換する手段とを設け
たことに特徴がある。
第３図に本発明による装置の一実施例の構成を示す。こ
の動作方法を第４図（ａ）、 （ｂ）のフローチャート
に示す。以下に、このフローチャートに基づき動作を説
明する。
の動作方法を第４図（ａ）、 （ｂ）のフローチャート
に示す。以下に、このフローチャートに基づき動作を説
明する。
なお、第４図において、第２図と同じステップは同じ番
号で示し、はぼ同じステップは′をつけた同じ番号で示
しである。
号で示し、はぼ同じステップは′をつけた同じ番号で示
しである。
（１）レジスタ４０００には、現在走行中のＶＭの番号
ｋがセットされている。ｋ＝０のときは、実計算機モー
ドで動作していることを示す。この値は、制御プログラ
ムによりセットされる。
ｋがセットされている。ｋ＝０のときは、実計算機モー
ドで動作していることを示す。この値は、制御プログラ
ムによりセットされる。
（２）実メモリ２上には、ｎ＋１１１のプにフィクスエ
リアＰＳＡｏ ｔ ＰＳＡｔ ＋ ・・””、ＰＳＡｍ
（そのアドレスα０．α１．・・・・・・、α、）
があシ、そのアドレスがプレフィクスレジスタ群５００
０に各々セットされているものとする。これらの値も、
制御プログラムによりセットされる。この個数ｎは、同
時走行可能々ＶＭの台数を表わすものであり、本実施例
ではプレフイクスレジスタ（ＰＸＲ）の個数により決定
されているものである。ＰＸＲ群５０００をメモリ２に
持ち、その先頭アドレスを唯一のＰＸＲで指し示すよう
にすれば、この台数ｎの制限はなくすことができる。
リアＰＳＡｏ ｔ ＰＳＡｔ ＋ ・・””、ＰＳＡｍ
（そのアドレスα０．α１．・・・・・・、α、）
があシ、そのアドレスがプレフィクスレジスタ群５００
０に各々セットされているものとする。これらの値も、
制御プログラムによりセットされる。この個数ｎは、同
時走行可能々ＶＭの台数を表わすものであり、本実施例
ではプレフイクスレジスタ（ＰＸＲ）の個数により決定
されているものである。ＰＸＲ群５０００をメモリ２に
持ち、その先頭アドレスを唯一のＰＸＲで指し示すよう
にすれば、この台数ｎの制限はなくすことができる。
（３）ＶＭ−ｋが５ＩＯ（Ｆ’）命令を発行するときは
、プレフイクスエリアＰ ８ Ａ ｂのＣＡ Ｗ ｈに
ＣＣＷの先頭アドレス（実または仮想）がセットされて
いるものとする。この値もまだ、制御プログラムにより
セットされる。
、プレフイクスエリアＰ ８ Ａ ｂのＣＡ Ｗ ｈに
ＣＣＷの先頭アドレス（実または仮想）がセットされて
いるものとする。この値もまだ、制御プログラムにより
セットされる。
（４）各ＶＭの使用する装置アドレス（仮想装置アドレ
ス）と実装置アドレスとの対応表、すなわち、デバイス
用アドレス変換テーブル群γＱ１ｒｌ＋・・・・・・Ｉ
ｒｍが、実メモリ２にＶＭの個数分用意されているもの
とする。これもまた、制御プログラムによシ用意される
ものである。
ス）と実装置アドレスとの対応表、すなわち、デバイス
用アドレス変換テーブル群γＱ１ｒｌ＋・・・・・・Ｉ
ｒｍが、実メモリ２にＶＭの個数分用意されているもの
とする。これもまた、制御プログラムによシ用意される
ものである。
（５）ＣＰＵ１のレジスタ１１には、ＣＰＵｌ０使用す
るメモリアドレス変換テーブルのアドレスβ。
るメモリアドレス変換テーブルのアドレスβ。
がセットされているものとする。これもまた制御プログ
ラムによυセットされる。
ラムによυセットされる。
（６）プログラムで使用する論理アドレスは、論理アド
レスレジスタ３にセットされているものとする。
レスレジスタ３にセットされているものとする。
（７） Ｖ Ｍ −ｋが使用するデバイス用アドレス変
換テーブルｒｋがレジスタ７０００にセットされている
。
換テーブルｒｋがレジスタ７０００にセットされている
。
これもまた、制御プログラムによシセットされる。
以上の前提の下に、第３図は次のように動作される。
（８） Ｉ ／ Ｏ命令が発行され、レジスタ６にセッ
トされる（ステップ８１）。Ｉ１０命令の起動時、該当
メモリアドレス変換テーブルのアドレスβ凰がレジスタ
８にセットされる（ステップ８２）。このアドレスβ１
は制御プログラムによりセットされる。Ｉ１０命令コー
ドＣ０ＤＥが線２ｏを経由してチャネル１００のレジス
タ７にセットされる（ステップ８３）。
トされる（ステップ８１）。Ｉ１０命令の起動時、該当
メモリアドレス変換テーブルのアドレスβ凰がレジスタ
８にセットされる（ステップ８２）。このアドレスβ１
は制御プログラムによりセットされる。Ｉ１０命令コー
ドＣ０ＤＥが線２ｏを経由してチャネル１００のレジス
タ７にセットされる（ステップ８３）。
（９） Ｉ ／ Ｏ命令の対象となる仮想装置アドレス
ＣＨＤＶが線２１を経由してチャネルのレジスタ７０に
セットされる（ステップ８４）。また、レジスタ８のメ
モリアドレス変換テーブルのアドレスβｉがチャネルの
レジスタ７６にセットされる（ステップ８５）。
ＣＨＤＶが線２１を経由してチャネルのレジスタ７０に
セットされる（ステップ８４）。また、レジスタ８のメ
モリアドレス変換テーブルのアドレスβｉがチャネルの
レジスタ７６にセットされる（ステップ８５）。
ＱＩＶＭ−ｋに対応するエリアＰ Ｓ Ａ ｋのアドレ
スαｋが選択回路６０００により選択され、ＣＰＵＩの
グレフィクスレジスタ３０００にセットされる。
スαｋが選択回路６０００により選択され、ＣＰＵＩの
グレフィクスレジスタ３０００にセットされる。
これはまた、チャネルのレジスタ５ｏｏｏにもセットさ
れる（ステップ８６′ ）。
れる（ステップ８６′ ）。
Ｑｌ）ＶＭ−に用デバイスアドレス変換テーブルのアド
レスγｋが線２２を経由して、チャネルのレジスタ７０
００にセットされる（ステップ８１８）。
レスγｋが線２２を経由して、チャネルのレジスタ７０
００にセットされる（ステップ８１８）。
ａ躇仮想装置アドレス（レジスタ７０の内容）と、デバ
イスアドレス変換テーブルのアドレスｒｂ（レジスタ７
０００の内存）がデバイスアドレス変換回路（ＤＡＴ）
９０００に送られ、実装置アドレスＣＨＤＶに変換され
る。レジスタ９１００に変換後の実チヤネル番号ＣＨ及
び実装置番号Ｄｖがセットされる（ステップ５１９）。
イスアドレス変換テーブルのアドレスｒｂ（レジスタ７
０００の内存）がデバイスアドレス変換回路（ＤＡＴ）
９０００に送られ、実装置アドレスＣＨＤＶに変換され
る。レジスタ９１００に変換後の実チヤネル番号ＣＨ及
び実装置番号Ｄｖがセットされる（ステップ５１９）。
αＪレジスタ９１００の実装置番号ＤＶが線５４を経由
して人力制御回路４５′に送られる（ステップ８７′）
。
して人力制御回路４５′に送られる（ステップ８７′）
。
（１４）人力制御回路４５′は線８２，８３．８４の入
力ヲコントロールする。プレフィクス値αに、メモリア
ドレス変換テーブルアドレスβ＋、Ｉ１０命令コードＣ
０ＤＥ （各々レジスタ８０００．７６ 。
力ヲコントロールする。プレフィクス値αに、メモリア
ドレス変換テーブルアドレスβ＋、Ｉ１０命令コードＣ
０ＤＥ （各々レジスタ８０００．７６ 。
７７にセットされている）を実装置番号ＤＶに対応する
サブチャネルレジスタ４４′の中の１セツトにセットす
る（ステップ８８′）。
サブチャネルレジスタ４４′の中の１セツトにセットす
る（ステップ８８′）。
ａ９レジスタ９１００の実ＣＨＤＶは線５３を経由して
、Ｉ１０起動回路４２′へ送られる（ステップ８９′）
。
、Ｉ１０起動回路４２′へ送られる（ステップ８９′）
。
ａｌ１９サブチャネル群４４′の中の実装置番号ＤＶに
対応するグレフィクス値αに、メモリアドレス変換テー
ブルβ＋、Ｉ１０命令コードＣ０ＤＥが線５６を経由し
てＩ１０起動回路４２′へ送られる（ステップ８１０’
）。
対応するグレフィクス値αに、メモリアドレス変換テー
ブルβ＋、Ｉ１０命令コードＣ０ＤＥが線５６を経由し
てＩ１０起動回路４２′へ送られる（ステップ８１０’
）。
ａでＩ１０起動回路４２′は実装置番号ＤＶに対応する
プレフィクス値αに、メモリアドレス変換テーブルβ１
を線５０を経由してレジスタ７３゜７２にセットする（
ステップ８１１’）。
プレフィクス値αに、メモリアドレス変換テーブルβ１
を線５０を経由してレジスタ７３゜７２にセットする（
ステップ８１１’）。
（１８Ｉ１０起動回路４２′は、メモ１）アクセス用Ｄ
ＡＴ ７４ 、プレフイクス変換回路７８を使って、論
理アドレスを絶対アドレスになおし、線５７ｆ経由して
実メモリ２をアクセスする（ステップ５１２）。
ＡＴ ７４ 、プレフイクス変換回路７８を使って、論
理アドレスを絶対アドレスになおし、線５７ｆ経由して
実メモリ２をアクセスする（ステップ５１２）。
α９工１０起動回路４２′は該当プレフイクスエリアの
ＣＡＷ（チャネルアドレス語、この内容はチャネルコマ
ンド語ＣＣＷ列のアドレスを含む。）をメモリよりリー
ドする（ステップＳ１３’ｌ。
ＣＡＷ（チャネルアドレス語、この内容はチャネルコマ
ンド語ＣＣＷ列のアドレスを含む。）をメモリよりリー
ドする（ステップＳ１３’ｌ。
（２１以下ＣＣＷアドレスがメモリアクセス用ＤＡＴ７
４により変換され、メモリ上のＣＣＷが、次々とチャネ
ルに読み込まれ、ＣＣＷに含まれるデータアドレスもま
た、メモリアクセス用ＤＡＴ７４によシ次々と変換され
る。このようにチャネルによ、ｂｃｃｗが実際に実行さ
れて行く（ステップ８１４〜５１７）。
４により変換され、メモリ上のＣＣＷが、次々とチャネ
ルに読み込まれ、ＣＣＷに含まれるデータアドレスもま
た、メモリアクセス用ＤＡＴ７４によシ次々と変換され
る。このようにチャネルによ、ｂｃｃｗが実際に実行さ
れて行く（ステップ８１４〜５１７）。
この実施例は、第１図の従来図と比較して以下の特徴を
有する。
有する。
（１）ＣＰＵ−１に各ＶＭのグレフィクスレジスタ５０
００と、現在走行中のＶＭの番号ｋが、レジスタ４００
０に記憶されていること。このレジスタは制御プログラ
ムによりセットされる。１（＝Ｑはネイティブモードを
意味する。
００と、現在走行中のＶＭの番号ｋが、レジスタ４００
０に記憶されていること。このレジスタは制御プログラ
ムによりセットされる。１（＝Ｑはネイティブモードを
意味する。
（２）プレフイクス値の選択回路６０００を有すること
。
。
（３）仮想装置アドレスを実装置アドレスに変換する変
換テーブル（これは実メモリ２のγ０．γｌ。
換テーブル（これは実メモリ２のγ０．γｌ。
・・・・・・、ｒ、）の先頭アドレスを記憶するレジス
タ７０００が存在すること。このレジスタは制御プログ
ラムによシセットされる。
タ７０００が存在すること。このレジスタは制御プログ
ラムによシセットされる。
（４）チャネル１００の装置対応レジスタ４４′に、グ
レフィクス値を記憶する領域があり、常Ｋ、このグレフ
ィクス値によりグレフィクス変換を行ないながら、実メ
モリへのアクセスを行なうこと。
レフィクス値を記憶する領域があり、常Ｋ、このグレフ
ィクス値によりグレフィクス変換を行ないながら、実メ
モリへのアクセスを行なうこと。
なお、この実施例では、グレフィクスレジスタ群５００
０の個数により、同時走行のＶＭの台数が制限されるが
、その制限を緩和するために、グレフィクス値を含む連
続領域を実メモリ２に持ち、その先頭アドレスを唯ひと
つのレジスタで指し示すようＫしても良い。Ｉ１０命令
の起動時に、該当ブレフィクス値を実メモリから読んで
くれば良いので性能的には問題はない。
０の個数により、同時走行のＶＭの台数が制限されるが
、その制限を緩和するために、グレフィクス値を含む連
続領域を実メモリ２に持ち、その先頭アドレスを唯ひと
つのレジスタで指し示すようＫしても良い。Ｉ１０命令
の起動時に、該当ブレフィクス値を実メモリから読んで
くれば良いので性能的には問題はない。
本発明によシ以下の効果がある。
（１） Ｖ Ｍ固有の仮想装置アドレス（仮想チャネル
。
。
仮想装置アドレスからなる）、仮想プレフィクスエリア
が使え、ｖＭのＩ１０命令の直接実行（ＶＭＳの制御プ
ログラムの介入なしという意味）が可能となる。
が使え、ｖＭのＩ１０命令の直接実行（ＶＭＳの制御プ
ログラムの介入なしという意味）が可能となる。
（２） Ｖ Ｍ ＳのＩ１０要求シミュレーションオー
バヘッド（現在全オーバヘッドの１０％程度）をほとん
どなくすことができる。
バヘッド（現在全オーバヘッドの１０％程度）をほとん
どなくすことができる。
第１図は従来の中央処理装置と人出力チャネル装置の構
成図、第２図は第１図の動作フローを示すフローチャー
ト、第３図は本発明の中央処理装置と人出力チャネル装
置の一実施例の構成図、第４図は第３図の動作フローを
示すフローチャートである。 ＰＳＡ・・・プレフイクスエリア、ＣＣＷ・・・チャネ
ルコマンドワード、ＤＡＴ・・・動的アドレス変換回路
、ＰＸＲ・・・プレフイクスレジスタ、ＣＨ・・・チャ
ネル第 ２ 図 （月 ′ｆ１２ Ｉｌｉｉｌ（ｔ） ’７３ Ｚ Ｉｎ （Ｃ）％４（Ｎ（１
） 冨 ４ ｎ （句
成図、第２図は第１図の動作フローを示すフローチャー
ト、第３図は本発明の中央処理装置と人出力チャネル装
置の一実施例の構成図、第４図は第３図の動作フローを
示すフローチャートである。 ＰＳＡ・・・プレフイクスエリア、ＣＣＷ・・・チャネ
ルコマンドワード、ＤＡＴ・・・動的アドレス変換回路
、ＰＸＲ・・・プレフイクスレジスタ、ＣＨ・・・チャ
ネル第 ２ 図 （月 ′ｆ１２ Ｉｌｉｉｌ（ｔ） ’７３ Ｚ Ｉｎ （Ｃ）％４（Ｎ（１
） 冨 ４ ｎ （句
Claims (1)
- 中央処理装置、実メモリ、入出力系よシなる計算機シス
テムにおいて、複数の仮想装置アドレスによる人出力の
実行と、複数の仮想グレフィクス領域による入出力の実
行を可能とするために、動作中の仮想計算機標識と、実
装置アドレスに従って、グレフィクス領域を動的に選択
する手段と、仮想装置アドレスを実装置アドレスに動的
に変換する手段とを有することを特徴とする計算機シス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226129A JPS59117620A (ja) | 1982-12-24 | 1982-12-24 | 計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226129A JPS59117620A (ja) | 1982-12-24 | 1982-12-24 | 計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117620A true JPS59117620A (ja) | 1984-07-07 |
Family
ID=16840294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226129A Pending JPS59117620A (ja) | 1982-12-24 | 1982-12-24 | 計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117620A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113339A (ja) * | 1988-10-24 | 1990-04-25 | Fujitsu Ltd | 仮想計算機制御方式 |
| CN103270502A (zh) * | 2010-12-14 | 2013-08-28 | 超威半导体公司 | 输入输出存储器管理单元(iommu)两层寻址 |
-
1982
- 1982-12-24 JP JP57226129A patent/JPS59117620A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113339A (ja) * | 1988-10-24 | 1990-04-25 | Fujitsu Ltd | 仮想計算機制御方式 |
| CN103270502A (zh) * | 2010-12-14 | 2013-08-28 | 超威半导体公司 | 输入输出存储器管理单元(iommu)两层寻址 |
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