JPH01155451A - 仮想計算機システム - Google Patents
仮想計算機システムInfo
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- JPH01155451A JPH01155451A JP62313608A JP31360887A JPH01155451A JP H01155451 A JPH01155451 A JP H01155451A JP 62313608 A JP62313608 A JP 62313608A JP 31360887 A JP31360887 A JP 31360887A JP H01155451 A JPH01155451 A JP H01155451A
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- 238000000034 method Methods 0.000 abstract description 13
- 230000001133 acceleration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、仮想計算機システムに関し、特に、複数の仮
想計算機におけるアドレス変換処理を高速に行うように
した仮想計算機システムに関するものである。
想計算機におけるアドレス変換処理を高速に行うように
した仮想計算機システムに関するものである。
仮想計算機システムは、１台の実計算機上にあたかも複
数の計算機（仮想計算機）が存在するかのように制御す
る計算機システムである。仮想計算機システムにおいて
は、１台の実計算機の資源をホスト制御プログラム（仮
想計算機制御プログラム）が制御し、このホスト制御プ
ログラム上で複数の仮想計算機（Ｖ Ｍ ： Ｖｉｒｔ
ｕａｌ Ｍａｃｈｉｎｅと略称する）が生成される。
数の計算機（仮想計算機）が存在するかのように制御す
る計算機システムである。仮想計算機システムにおいて
は、１台の実計算機の資源をホスト制御プログラム（仮
想計算機制御プログラム）が制御し、このホスト制御プ
ログラム上で複数の仮想計算機（Ｖ Ｍ ： Ｖｉｒｔ
ｕａｌ Ｍａｃｈｉｎｅと略称する）が生成される。
ＶＭの記憶装置は、実計算機の主記憶装置上にホスト制
御プログラムの作るアドレス変換テーブルに従って、主
記憶装置上の所定位置と対応づけられる。ＶＭ上におけ
るオペレイティングシステムであるゲストＯ８が、仮想
アドレス記憶方式を具現している場合、ゲストＯ８の管
理する仮想アドレス空間は、ＶＭの記憶装置上でゲスト
Ｏ８が作るアドレス変換テーブルに従って、ＶＭの記憶
装置上の位置と対応づけられる。
御プログラムの作るアドレス変換テーブルに従って、主
記憶装置上の所定位置と対応づけられる。ＶＭ上におけ
るオペレイティングシステムであるゲストＯ８が、仮想
アドレス記憶方式を具現している場合、ゲストＯ８の管
理する仮想アドレス空間は、ＶＭの記憶装置上でゲスト
Ｏ８が作るアドレス変換テーブルに従って、ＶＭの記憶
装置上の位置と対応づけられる。
したがって、ゲストＯ８の仮想記憶の１ページを実計算
機の主記憶装置上の位置と対応付けるためには、ゲスト
Ｏ８のアドレス変換テーブルとホスト制御プログラムの
アドレス変換テーブルを使った２段階のアドレス変換処
理が行われる。すなわち、第２図に示すように、ＶＭの
仮想アドレス記憶空間２０は、アドレス変換部３０がゲ
ストＯ８のアドレス変換テーブル３１により、アドレス
変換を行い、ＶＭの実アドレス記憶空間４０となる。こ
のＶＭの実アドレス記憶空間４０は、ホスト制御プログ
ラムにおいて実計算機の仮想アドレス記憶空間４１と同
じである。次に、この実計算機の仮想アドレス記憶空間
４１は、アドレス変換部５０がホスト制御プログラムの
アドレス変換テーブル５１によりアドレス変換を行い、
実計算機の実アドレス記憶空間６０となる。このように
、２段階のアドレス変換処理が行われて、ＶＭの仮想ア
ドレス空間２０から実計算機の実アドレス記憶空間６０
への対応付けがなされる。このため、仮想計算機システ
ムにおいては処理速度が遅くなる。
機の主記憶装置上の位置と対応付けるためには、ゲスト
Ｏ８のアドレス変換テーブルとホスト制御プログラムの
アドレス変換テーブルを使った２段階のアドレス変換処
理が行われる。すなわち、第２図に示すように、ＶＭの
仮想アドレス記憶空間２０は、アドレス変換部３０がゲ
ストＯ８のアドレス変換テーブル３１により、アドレス
変換を行い、ＶＭの実アドレス記憶空間４０となる。こ
のＶＭの実アドレス記憶空間４０は、ホスト制御プログ
ラムにおいて実計算機の仮想アドレス記憶空間４１と同
じである。次に、この実計算機の仮想アドレス記憶空間
４１は、アドレス変換部５０がホスト制御プログラムの
アドレス変換テーブル５１によりアドレス変換を行い、
実計算機の実アドレス記憶空間６０となる。このように
、２段階のアドレス変換処理が行われて、ＶＭの仮想ア
ドレス空間２０から実計算機の実アドレス記憶空間６０
への対応付けがなされる。このため、仮想計算機システ
ムにおいては処理速度が遅くなる。
仮想計算機システムを高速化するためには、この２段階
のアドレス変換処理の機構をハードウェア機構として実
現する。このハードウェア機構に関しては、「アイ・ビ
ー・エム システム／３７０エクステンプイツト アー
キテクチャ インタプリティブ エクセキューション（
ニス・ニー２２−７０９５−０）、１９８４年１月第１
版発行［Ｉ ＢＭ Ｓｙｓｔｅｍ／３７０ Ｅｘｔｅｎ
ｄｅｄ ＡｒｃｈｉｔｅｃｔｕｒａＩ ｎｔｅｒｐｒｅ
ｔｉｖｅ Ｅ ｘｅｃｕｔｉｏｎ （ＳＡ２２−７０９
５−０） Ｆ １ｒｓｔＥｄｉｔｉｏｎ、Ｊａｎｕａｒ
ｙ １９８４］ Ｊに論じられている。
のアドレス変換処理の機構をハードウェア機構として実
現する。このハードウェア機構に関しては、「アイ・ビ
ー・エム システム／３７０エクステンプイツト アー
キテクチャ インタプリティブ エクセキューション（
ニス・ニー２２−７０９５−０）、１９８４年１月第１
版発行［Ｉ ＢＭ Ｓｙｓｔｅｍ／３７０ Ｅｘｔｅｎ
ｄｅｄ ＡｒｃｈｉｔｅｃｔｕｒａＩ ｎｔｅｒｐｒｅ
ｔｉｖｅ Ｅ ｘｅｃｕｔｉｏｎ （ＳＡ２２−７０９
５−０） Ｆ １ｒｓｔＥｄｉｔｉｏｎ、Ｊａｎｕａｒ
ｙ １９８４］ Ｊに論じられている。
ここでのＶＭのアドレス変換処理を行うハードウェア機
構は、仮想計算機システムにおける高速化手法である［
Ｖ＝Ｒ］ ＶＭ （プリファードゲスト）をハードウェ
ア機能の１つとして実現しており、唯一のＶＭのみの高
速化が行なわれている。
構は、仮想計算機システムにおける高速化手法である［
Ｖ＝Ｒ］ ＶＭ （プリファードゲスト）をハードウェ
ア機能の１つとして実現しており、唯一のＶＭのみの高
速化が行なわれている。
これは、ＶＭの記憶装置を実計算機の主記憶装置に割り
つけるに際し、そのアドレスを実計算機の主記憶装置の
ゼロから始まる低位アドレスと等しく連続的に常駐化さ
せて割りつけるものであり、ホスト制御プログラムでア
ドレス変換処理、ページング処理を不要にすることによ
りＶＭの高速化を行うものである。［Ｖ＝Ｒ］ ＶＭは
、その性質上システムに唯一個しか実現することができ
ない。
つけるに際し、そのアドレスを実計算機の主記憶装置の
ゼロから始まる低位アドレスと等しく連続的に常駐化さ
せて割りつけるものであり、ホスト制御プログラムでア
ドレス変換処理、ページング処理を不要にすることによ
りＶＭの高速化を行うものである。［Ｖ＝Ｒ］ ＶＭは
、その性質上システムに唯一個しか実現することができ
ない。
また、複数のＶＭに対する高速化の一手法として「常駐
ＶＭＪがある。これは１例えば、第３図に示すように、
ＶＭの記憶装置を実計算機の主記憶装置に割りつけるに
際し、常駐ＶＭ領領域設けておき、Ｖ＝Ｒ領域以外の実
計算機の主記憶装置上に連続的に常駐化させて割りつけ
るものである。
ＶＭＪがある。これは１例えば、第３図に示すように、
ＶＭの記憶装置を実計算機の主記憶装置に割りつけるに
際し、常駐ＶＭ領領域設けておき、Ｖ＝Ｒ領域以外の実
計算機の主記憶装置上に連続的に常駐化させて割りつけ
るものである。
ＶＭの記憶装置が割りつけられる実計算機の主記憶装置
のアドレスは、ＶＭの記憶装置上のアドレスに該常駐Ｖ
Ｍが割りつけられている領域の先頭アドレスを加えたも
のに等しい。このような常駐ＶＭでは、［Ｖ＝Ｒ］ Ｖ
％と同様に、ホスト制御プログラムによるページング処
理が不要である。
のアドレスは、ＶＭの記憶装置上のアドレスに該常駐Ｖ
Ｍが割りつけられている領域の先頭アドレスを加えたも
のに等しい。このような常駐ＶＭでは、［Ｖ＝Ｒ］ Ｖ
％と同様に、ホスト制御プログラムによるページング処
理が不要である。
しかし、ここでは、ソフトウェア手段により実現するた
めアドレス変換処理（実際はアドレス加算処理）は必要
となっている。
めアドレス変換処理（実際はアドレス加算処理）は必要
となっている。
ところで、従来の仮想様算機システムにおいては、高速
化のためのハードウェア機構を備えてはいるものの、こ
の機構は、唯一のＶＭを高速に実行するためだけのもの
であり、複数のＶＭを高速に実行するための機構は備え
ていない。
化のためのハードウェア機構を備えてはいるものの、こ
の機構は、唯一のＶＭを高速に実行するためだけのもの
であり、複数のＶＭを高速に実行するための機構は備え
ていない。
一方、複数のＶＭに対するものとして、１段のアドレス
変換機構を使って、複数のＶＭをある程度高速に実行す
る機能（常駐ＶＭ）を実現しているが、制御プログラム
のソフトウェア手段により実現される機能であり、その
高速実行性には限界があるという問題点があった。
変換機構を使って、複数のＶＭをある程度高速に実行す
る機能（常駐ＶＭ）を実現しているが、制御プログラム
のソフトウェア手段により実現される機能であり、その
高速実行性には限界があるという問題点があった。
本発明の目的には、高速性において互いに等価な複数の
常駐ＶＭを実行する機構およびその制御方法を実現し、
かつ必要なハードウェア量の増加を最少限に抑えること
にある。
常駐ＶＭを実行する機構およびその制御方法を実現し、
かつ必要なハードウェア量の増加を最少限に抑えること
にある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
上記目的を達成するため、本発明においては、第１段目
のアドレス変換を行う第１アドレス変換手段と、第１ア
ドレス変換手段の出力を受けて第２段目のアドレス変換
する第２アドレス変換手段と、第１アドレス変換手段の
出力または第２アドレス変換手段の出力を選択する選択
手段と、選択手段に選択指示を与える指示手段から成り
、２段のアドレス変換機構を備えた仮想計算機システム
において、ゼロを含むアドレス定数を保持する保持手段
と、第１アドレス変換手段の出力を第１入力とし、保持
手段の出力を第２入力とする加算手段を設け、加算手段
の出力を第２アドレス変換手段の入力および前記選択手
段の第１入力とし、保持手段の保持する値を切換えて、
複数の異なる領域のアドレス変換を行うことを特徴とす
る。
のアドレス変換を行う第１アドレス変換手段と、第１ア
ドレス変換手段の出力を受けて第２段目のアドレス変換
する第２アドレス変換手段と、第１アドレス変換手段の
出力または第２アドレス変換手段の出力を選択する選択
手段と、選択手段に選択指示を与える指示手段から成り
、２段のアドレス変換機構を備えた仮想計算機システム
において、ゼロを含むアドレス定数を保持する保持手段
と、第１アドレス変換手段の出力を第１入力とし、保持
手段の出力を第２入力とする加算手段を設け、加算手段
の出力を第２アドレス変換手段の入力および前記選択手
段の第１入力とし、保持手段の保持する値を切換えて、
複数の異なる領域のアドレス変換を行うことを特徴とす
る。
前記手段によれば、常駐ＶＭの実現のためのアドレス加
算を含むアドレス変換処理をハードウェア機構により行
う。これにより、ＶＭにおけるアドレス変換を高速に行
うことができる。また、複数種類のＶＭのアドレス変換
処理に際しては、アドレス加算を含むアドレス変換機構
を切換えて使用することにより、特に、［Ｖ＝Ｒ］ Ｖ
Ｍを領域先頭アドレスがゼロに割つけられた常駐ＶＭで
あるとして扱うことにより、アドレス変換機構を統一的
に使用することができ、必要なハードウェア量の増加を
最少限に抑えることができる。
算を含むアドレス変換処理をハードウェア機構により行
う。これにより、ＶＭにおけるアドレス変換を高速に行
うことができる。また、複数種類のＶＭのアドレス変換
処理に際しては、アドレス加算を含むアドレス変換機構
を切換えて使用することにより、特に、［Ｖ＝Ｒ］ Ｖ
Ｍを領域先頭アドレスがゼロに割つけられた常駐ＶＭで
あるとして扱うことにより、アドレス変換機構を統一的
に使用することができ、必要なハードウェア量の増加を
最少限に抑えることができる。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
第１図は、本発明の一実施例にががる仮想計算機システ
ムのアドレス変換処理を説明するブロック図である。仮
想計算機システムにおいて、ＶＭ上のゲストＯ８の実行
に際し、一般に２段階のアドレス変換が必要であること
は前述のとおりである。ここでＶＭ種別が［Ｖ＝Ｖ］
ＶＭの場合、ＶＭ上のゲストＯ８が生成する仮想記憶空
間のアドレスが対応する実計算機の主記憶装置のアドレ
スに変換される過程は次の通りである。
ムのアドレス変換処理を説明するブロック図である。仮
想計算機システムにおいて、ＶＭ上のゲストＯ８の実行
に際し、一般に２段階のアドレス変換が必要であること
は前述のとおりである。ここでＶＭ種別が［Ｖ＝Ｖ］
ＶＭの場合、ＶＭ上のゲストＯ８が生成する仮想記憶空
間のアドレスが対応する実計算機の主記憶装置のアドレ
スに変換される過程は次の通りである。
ＶＭの仮想アドレス１は、アドレス変換部２によりゲス
トＯ８のアドレス変換テーブル２ａを参照しながら、Ｖ
Ｍの実アドレス３に変換される。
トＯ８のアドレス変換テーブル２ａを参照しながら、Ｖ
Ｍの実アドレス３に変換される。
ＶＭの実アドレス３は、続いて、ゲストプリフィックス
変換部４によりプリフィックス変換され、ＶＭの絶対ア
ドレス５となる。このＶＭの絶対アドレス５は、実計算
機の仮想記憶空間アドレス（実ＣＰＵの仮想アドレス６
）に等しい。この実ＣＰＵの仮想アドレス６は、アドレ
ス定数加算部７により、アドレス定数保持部８に保持さ
れる［Ｖ＝Ｖ］ ＶＭの割つけられるページング領域の
ホスト仮想記憶空間における先頭アドレスが加算されて
、アドレス変換部９の入力となる。これが、ホスト制御
プログラムのアドレス変換テーブル９ａを参照しながら
、アドレス変換部９により、実ＣＰＵの実アドレス１１
に変換される。実ＣＰＵの実アドレス１１は、ホストプ
リフィックス変換部１２により、プリフィックス変換さ
れる０選択手段であるセレクタ部１４は、ＶＭ種別指示
ビット１３を［Ｖ＝Ｖ］ ＶＭを示す値（’０’）にセ
ットすることにより、第２の入力を選択出方し、ホスト
プリフィックス変換部１２の出力を実ＣＰＵの絶対アド
レス１５とする。
変換部４によりプリフィックス変換され、ＶＭの絶対ア
ドレス５となる。このＶＭの絶対アドレス５は、実計算
機の仮想記憶空間アドレス（実ＣＰＵの仮想アドレス６
）に等しい。この実ＣＰＵの仮想アドレス６は、アドレ
ス定数加算部７により、アドレス定数保持部８に保持さ
れる［Ｖ＝Ｖ］ ＶＭの割つけられるページング領域の
ホスト仮想記憶空間における先頭アドレスが加算されて
、アドレス変換部９の入力となる。これが、ホスト制御
プログラムのアドレス変換テーブル９ａを参照しながら
、アドレス変換部９により、実ＣＰＵの実アドレス１１
に変換される。実ＣＰＵの実アドレス１１は、ホストプ
リフィックス変換部１２により、プリフィックス変換さ
れる０選択手段であるセレクタ部１４は、ＶＭ種別指示
ビット１３を［Ｖ＝Ｖ］ ＶＭを示す値（’０’）にセ
ットすることにより、第２の入力を選択出方し、ホスト
プリフィックス変換部１２の出力を実ＣＰＵの絶対アド
レス１５とする。
次に、ＶＭ種別が常駐ＶＭの場合について、説明する。
この場合、ＶＭ上のゲストｏｓが生成する仮想記憶空間
のアドレスが対応する実計算機の主記憶装置のアドレス
に変換される過程は次の通りである。ＶＭの仮想アドレ
スがＶＭの絶対アドレスに変換されるまでの過程は、［
Ｖ＝Ｖ］ ＶＭの場合と同様である。常駐ＶＭでは、Ｖ
Ｍの記憶装置アドレスからホストの実記憶装置アドレス
への変換は、該常駐ＶＭが割つけられたホストの実記憶
装置上領域の先頭アドレスを加算することで行える。こ
のため、アドレス定数保持部８には、該常駐ＶＭが割り
つけられた実計算機の実記憶装置上の領域の先頭アドレ
スを設定する。これは、ゼロを含む実計算機の絶対アド
レスである。ＶＭ種別指示ビット１３は、常駐ＶＭを示
す値（’１’）にセットする。これにより、セレクタ部
１４は、第１の入力を選択出力し、アドレス定数加算部
７の出力そのものを実ＣＰＵの絶対アドレス１５とする
。
のアドレスが対応する実計算機の主記憶装置のアドレス
に変換される過程は次の通りである。ＶＭの仮想アドレ
スがＶＭの絶対アドレスに変換されるまでの過程は、［
Ｖ＝Ｖ］ ＶＭの場合と同様である。常駐ＶＭでは、Ｖ
Ｍの記憶装置アドレスからホストの実記憶装置アドレス
への変換は、該常駐ＶＭが割つけられたホストの実記憶
装置上領域の先頭アドレスを加算することで行える。こ
のため、アドレス定数保持部８には、該常駐ＶＭが割り
つけられた実計算機の実記憶装置上の領域の先頭アドレ
スを設定する。これは、ゼロを含む実計算機の絶対アド
レスである。ＶＭ種別指示ビット１３は、常駐ＶＭを示
す値（’１’）にセットする。これにより、セレクタ部
１４は、第１の入力を選択出力し、アドレス定数加算部
７の出力そのものを実ＣＰＵの絶対アドレス１５とする
。
これにより、従来の［Ｖ＝Ｒ］ ＶＭを含む常駐ＶＭに
おいて、ＶＭの仮想アドレスからホストの絶対アドレス
を求めるのに、ソフトウェアに介在なくハードウェアで
自動的に１回のアドレス変換と１回のアドレス定数加算
により行うことができ、アドレス変換が高速化される。
おいて、ＶＭの仮想アドレスからホストの絶対アドレス
を求めるのに、ソフトウェアに介在なくハードウェアで
自動的に１回のアドレス変換と１回のアドレス定数加算
により行うことができ、アドレス変換が高速化される。
さらに、アドレス定数保持部８に、ＶＭが切換わる毎に
その常駐ＶＭが割りつけられているホストの実記憶装置
上の領域の先頭アドレスを設定することにより、１種類
のハードウェアによって従来の［Ｖ＝Ｒ］ ＶＭ、常駐
ＶＭの高速化を達成することができ、かつ均一な高速性
を達成することができる。
その常駐ＶＭが割りつけられているホストの実記憶装置
上の領域の先頭アドレスを設定することにより、１種類
のハードウェアによって従来の［Ｖ＝Ｒ］ ＶＭ、常駐
ＶＭの高速化を達成することができ、かつ均一な高速性
を達成することができる。
以上、本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
以上、説明したように１本発明によれば、ソフトウェア
の介在なくハードウェア機構によりＶＭ上のゲストＯ８
の実行に必要なアドレス変換を行い、かつ複数のＶＭの
アドレス変換の高速化に必要な情報をＶＭ切換え時に設
定可能としているため、高速性において互いに等価な複
数のＶＭの実行環境をもつ仮想計算機システムを実現で
きる。
の介在なくハードウェア機構によりＶＭ上のゲストＯ８
の実行に必要なアドレス変換を行い、かつ複数のＶＭの
アドレス変換の高速化に必要な情報をＶＭ切換え時に設
定可能としているため、高速性において互いに等価な複
数のＶＭの実行環境をもつ仮想計算機システムを実現で
きる。
第１図は１本発明の一実施例にかかる仮想計算機システ
ムのアドレス変換処理を説明するブロック図、 第２図は、仮想計算機システムにおけるアドレス変換処
理の概念図、 第３図は、仮想計算機システムにおける記憶領域の割り
っけの一例を示す図である。 図中、２．９．３０．５０・・・アドレス変換部、２
ａ ＋３１・・・ゲストＯ８のアドレス変換テーブル、
７・・・アドレス定数加算器、８・・・アドレス定数保
持部、９ａ、５１・・・ホスト制御プログラムのアドレ
ス変換テーブル、１３・・・ＶＭ種別指示ビット、１４
・・・セレクタ部。
ムのアドレス変換処理を説明するブロック図、 第２図は、仮想計算機システムにおけるアドレス変換処
理の概念図、 第３図は、仮想計算機システムにおける記憶領域の割り
っけの一例を示す図である。 図中、２．９．３０．５０・・・アドレス変換部、２
ａ ＋３１・・・ゲストＯ８のアドレス変換テーブル、
７・・・アドレス定数加算器、８・・・アドレス定数保
持部、９ａ、５１・・・ホスト制御プログラムのアドレ
ス変換テーブル、１３・・・ＶＭ種別指示ビット、１４
・・・セレクタ部。
Claims (1)
- １、第１段目のアドレス変換を行う第１アドレス変換手
段と、第１アドレス変換手段の出力を受けて第２段目の
アドレス変換する第２アドレス変換手段と、第１アドレ
ス変換手段の出力または第２アドレス変換手段の出力を
選択する選択手段と、選択手段に選択指示を与える指示
手段から成り、２段のアドレス変換機構を備えた仮想計
算機システムにおいて、ゼロを含むアドレス定数を保持
する保持手段と、第１アドレス変換手段の出力を第１入
力とし、保持手段の出力を第２入力とする加算手段を設
け、加算手段の出力を第２アドレス変換手段の入力およ
び前記選択手段の第１入力とし、保持手段の保持する値
を切換えて、複数の異なる領域のアドレス変換を行うこ
とを特徴とする仮想計算機システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62313608A JP2615103B2 (ja) | 1987-12-11 | 1987-12-11 | 仮想計算機システム |
| US07/281,334 US5077654A (en) | 1987-12-11 | 1988-12-08 | Virtual machine system which translates virtual address from a selected virtual machine into real address of main storage |
| DE3841602A DE3841602C2 (de) | 1987-12-11 | 1988-12-09 | Verfahren und Vorrichtung zur Adreßübersetzung in einem virtuellen Maschinensystem |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62313608A JP2615103B2 (ja) | 1987-12-11 | 1987-12-11 | 仮想計算機システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01155451A true JPH01155451A (ja) | 1989-06-19 |
| JP2615103B2 JP2615103B2 (ja) | 1997-05-28 |
Family
ID=18043367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62313608A Expired - Fee Related JP2615103B2 (ja) | 1987-12-11 | 1987-12-11 | 仮想計算機システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5077654A (ja) |
| JP (1) | JP2615103B2 (ja) |
| DE (1) | DE3841602C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016067429A1 (ja) * | 2014-10-30 | 2016-05-06 | 株式会社日立製作所 | 仮想計算機システムの制御方法及び仮想計算機システム |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276815A (en) * | 1988-10-24 | 1994-01-04 | Fujitsu Limited | Input and output processing system for a virtual computer |
| CA1311063C (en) * | 1988-12-16 | 1992-12-01 | Tokumichi Murakami | Digital signal processor |
| JPH02205953A (ja) * | 1989-02-03 | 1990-08-15 | Nec Corp | アドレス変換装置 |
| US5410671A (en) * | 1990-05-01 | 1995-04-25 | Cyrix Corporation | Data compression/decompression processor |
| JP2708608B2 (ja) * | 1990-05-25 | 1998-02-04 | 富士通株式会社 | 仮想計算機のｉｐｌ処理方式 |
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