JPS6184754A - 拡張アドレス変換装置 - Google Patents
拡張アドレス変換装置Info
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- JPS6184754A JPS6184754A JP59206219A JP20621984A JPS6184754A JP S6184754 A JPS6184754 A JP S6184754A JP 59206219 A JP59206219 A JP 59206219A JP 20621984 A JP20621984 A JP 20621984A JP S6184754 A JPS6184754 A JP S6184754A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 48
- 230000010365 information processing Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
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- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/65—Details of virtual memory and virtual address translation
- G06F2212/651—Multi-level translation tables
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は仮想アドレスの実アドレスへのアドレス変換を
高速に行うための変換バッファ装置に係り、特に仮想ア
ドレスが拡張され多段階のアドレス変換テーブルを用い
る場合に変換処理を高速化するのに好適なアドレス変換
装置に関する。
高速に行うための変換バッファ装置に係り、特に仮想ア
ドレスが拡張され多段階のアドレス変換テーブルを用い
る場合に変換処理を高速化するのに好適なアドレス変換
装置に関する。
従来、仮想アドレスから実アドレスに変換するために階
層構造のアドレス変換テーブルについては、ＩＢＭマニ
ュアル； Ｓｙｓｔｅｍ ３７０Ｐｒｉｎｃｉｐｌｅｓ
ｏｆ ０ｐｅｒａｔｉｏｎ （Ｇ Ａ ２２−７００
０−８ ）のＤｉｎａｍｉｃ Ａｄｄｒｅｓｓ Ｔｒａ
ｎｓｌａｔｉｏｎの章で示すように、２段階のものが用
いられてきた。
層構造のアドレス変換テーブルについては、ＩＢＭマニ
ュアル； Ｓｙｓｔｅｍ ３７０Ｐｒｉｎｃｉｐｌｅｓ
ｏｆ ０ｐｅｒａｔｉｏｎ （Ｇ Ａ ２２−７００
０−８ ）のＤｉｎａｍｉｃ Ａｄｄｒｅｓｓ Ｔｒａ
ｎｓｌａｔｉｏｎの章で示すように、２段階のものが用
いられてきた。
しかし、仮想アドレスを３１ビツトから大巾に（例えば
６４ビツトに）拡張した場合には、階層構造は２段階で
は不十分であり、５段階程度の多段階階層構造とするの
が自然である。その理由はアドレス拡張を２段階のまま
で実現すると、変換テーブルの必要エントリ数がぼう大
となり、変換テーブルのために連続したぼう大なメモリ
領域の確保が必要となるためであり、多段階にすること
によって、連続して確保すべきメモリ領域を少なくする
ことができる。
６４ビツトに）拡張した場合には、階層構造は２段階で
は不十分であり、５段階程度の多段階階層構造とするの
が自然である。その理由はアドレス拡張を２段階のまま
で実現すると、変換テーブルの必要エントリ数がぼう大
となり、変換テーブルのために連続したぼう大なメモリ
領域の確保が必要となるためであり、多段階にすること
によって、連続して確保すべきメモリ領域を少なくする
ことができる。
しかし、多段階にすることによる欠点として、変換の高
速化のために設けられる変換用バッファに該当エントリ
が存在しない場合の処理性能が悪化する問題がある。２
段階の場合、２度のメモリ要求が出るのに対し、５段階
の場合、５回のメモリ要求が必要となる。
速化のために設けられる変換用バッファに該当エントリ
が存在しない場合の処理性能が悪化する問題がある。２
段階の場合、２度のメモリ要求が出るのに対し、５段階
の場合、５回のメモリ要求が必要となる。
本発明の目的は、アドレス変換の高速化のために設ける
変換用バッファ装置に変換すべき仮想アドレスと一致す
るエントリがない場合に行われる多段階のアドレス変換
テーブル群の参照回数を減少し、アドレス変換に要する
時間を短縮するアドレス変換装置を提供することにある
。
変換用バッファ装置に変換すべき仮想アドレスと一致す
るエントリがない場合に行われる多段階のアドレス変換
テーブル群の参照回数を減少し、アドレス変換に要する
時間を短縮するアドレス変換装置を提供することにある
。
従来の変換用バッファ装置には、仮想アドレスと実アド
レスの対のみが登録されていたので、変換が失敗した場
合には、アドレス変換を最上位の変換テーブルから開始
せざるを得なかった。もし各段階の変換テーブルのアド
レスも記録しておけば、仮想アドレスが一致する部分ま
での変換テーブルはアクセスする必要がなくなり、変換
速度が向上できる。しかも各段階の変換テーブルのアド
レスは変換を行う過程で読込んだものであり負荷になら
ない。
レスの対のみが登録されていたので、変換が失敗した場
合には、アドレス変換を最上位の変換テーブルから開始
せざるを得なかった。もし各段階の変換テーブルのアド
レスも記録しておけば、仮想アドレスが一致する部分ま
での変換テーブルはアクセスする必要がなくなり、変換
速度が向上できる。しかも各段階の変換テーブルのアド
レスは変換を行う過程で読込んだものであり負荷になら
ない。
以下、本発明の一実施例を第１図〜第４図を用いて説明
する。
する。
第１図は、仮想アドレスを対応する実アドレスに変換す
るアドレス変換テーブルの構成を示す６本実施例では仮
想アドレスは６４ビツトであり、仮想アドレスは次の６
組に分解される。
るアドレス変換テーブルの構成を示す６本実施例では仮
想アドレスは６４ビツトであり、仮想アドレスは次の６
組に分解される。
（１）Ｂｌパート
（２）Ｂ２パート
（３）Ｂ３パート
（４）Ｓパート
（５）Ｐパート
（６）Ｄパート
制御レジスタ１は、階層構造をなす変換テーブル群の先
頭アドレスを指すために用いられる。制御レジスタ１の
内容に、仮想アドレスのＢｌパート部の内容の８倍の値
を加えた値が、Ｂ１パートに対応するエントリのアドレ
スであり、そのエントリには、Ｂ２パート用変換テーブ
ルの先頭アドレスが含まれている。Ｂ２パート用変換テ
ーブルの先頭アドレスに、仮想アドレス内のＢ２パート
の内容の８倍の値を加えた値が、Ｂ２パートに対応する
エントリのアドレスであり、そのエントリには、Ｂ３パ
ート用変換テーブルの先頭アドレスが含れている。以下
、同様にして、Ｓパート用変換テーブルの先頭アドレス
、Ｐパート用変換テーブルの先頭アドレスを得る。Ｐパ
ート用変換テーブル内のＰバートの内容に対応するエン
トリには。
頭アドレスを指すために用いられる。制御レジスタ１の
内容に、仮想アドレスのＢｌパート部の内容の８倍の値
を加えた値が、Ｂ１パートに対応するエントリのアドレ
スであり、そのエントリには、Ｂ２パート用変換テーブ
ルの先頭アドレスが含まれている。Ｂ２パート用変換テ
ーブルの先頭アドレスに、仮想アドレス内のＢ２パート
の内容の８倍の値を加えた値が、Ｂ２パートに対応する
エントリのアドレスであり、そのエントリには、Ｂ３パ
ート用変換テーブルの先頭アドレスが含れている。以下
、同様にして、Ｓパート用変換テーブルの先頭アドレス
、Ｐパート用変換テーブルの先頭アドレスを得る。Ｐパ
ート用変換テーブル内のＰバートの内容に対応するエン
トリには。
実ページ番号（ＲＰＮ）が含まれている。ＲＰＮと、仮
想アドレス内のＤパートを連結した値が、当該仮想アド
レスに対応する実アドレスとなる。
想アドレス内のＤパートを連結した値が、当該仮想アド
レスに対応する実アドレスとなる。
なお、上記の過程において、各変換テーブルのエントリ
の下位部分にはインバリッド（Ｉｒｒｖａｌｉｄ）ビッ
トがあり、それが１の時には、仮想アドレスが実メモリ
に割当てられていないと見なされ、アドレス変換例外の
プログラム割込みが発生する。
の下位部分にはインバリッド（Ｉｒｒｖａｌｉｄ）ビッ
トがあり、それが１の時には、仮想アドレスが実メモリ
に割当てられていないと見なされ、アドレス変換例外の
プログラム割込みが発生する。
第２図は、変換用バッファによるアドレス変換の回路を
示す。変換用バッファの１エントリの中には、次の１０
種の情報が含まれている。
示す。変換用バッファの１エントリの中には、次の１０
種の情報が含まれている。
（１）仮想アドレスの８１パート
（２）仮想アドレスの８２パート
（３）仮想アドレスの８３パート
（４）仮想アドレスのＳパート
（５）仮想アドレスのＰパート
（６）Ｂ２Ｔテーブルの先頭アドレス
（７）Ｂ３Ｔテーブルの先頭アドレス
（８）ＳＴ子テーブル先頭アドレス
（９）ＰＴ子テーブル先頭アドレス
（１０）仮想アドレスに対する実ページ番号ＲＰＮ変換
すべき仮想アドレスと変換用バッファ・エントリとの比
較は次のように実施されるっ即ち、仮想アドレスと変換
用バッファ・エントリ内の対応する５つのバードがそれ
ぞれ比較器Ｃ工、Ｃ２゜ｃ、、Ｃ，、Ｃｓ によって比
較され、一致すればオン、不一致ならばオフが出力され
る。５本の出力信号線はデコーダＤＥＣに入力される。
すべき仮想アドレスと変換用バッファ・エントリとの比
較は次のように実施されるっ即ち、仮想アドレスと変換
用バッファ・エントリ内の対応する５つのバードがそれ
ぞれ比較器Ｃ工、Ｃ２゜ｃ、、Ｃ，、Ｃｓ によって比
較され、一致すればオン、不一致ならばオフが出力され
る。５本の出力信号線はデコーダＤＥＣに入力される。
デコーダＤＥＣの出力の１つは、選択器ＳＥＬのための
選択情報として使われる。デコーダＤＥＣの他の１つの
出力は、出力レベルのコード情報として使われる。デコ
ーダＤＥＣの５つの入力線の値°と出力情報との関係は
、回内の表に示すとおりである。
選択情報として使われる。デコーダＤＥＣの他の１つの
出力は、出力レベルのコード情報として使われる。デコ
ーダＤＥＣの５つの入力線の値°と出力情報との関係は
、回内の表に示すとおりである。
次に、第３図を用いて、アドレス変換処理の流れを説明
する。
する。
（１）変換用バッファから、仮想アドレスと一致する部
分が上位から数えて最も長いものを見つける。そのため
の回路を第４図に示す１図において、変換用バッファは
多面で構成される。各面には複数のエントリが格納され
ている。仮想アドレスの中の一部分のビットが圧縮器に
より選択され、変換用バッファの各面に入力され、圧縮
されたビットで指定された位置の内容がそれぞれの面で
出力される。それらは選択回路への入力となる。選択回
路では、仮想アドレスの上位から最も長く一致するもの
が選択される。選択回路は第２図のように比較器、デコ
ーダ、セレクタによって構成される。
分が上位から数えて最も長いものを見つける。そのため
の回路を第４図に示す１図において、変換用バッファは
多面で構成される。各面には複数のエントリが格納され
ている。仮想アドレスの中の一部分のビットが圧縮器に
より選択され、変換用バッファの各面に入力され、圧縮
されたビットで指定された位置の内容がそれぞれの面で
出力される。それらは選択回路への入力となる。選択回
路では、仮想アドレスの上位から最も長く一致するもの
が選択される。選択回路は第２図のように比較器、デコ
ーダ、セレクタによって構成される。
（２）選択されたエントリの出力レベルが０か調べる。
０であれば、該当エントリが見つかったことを意味し、
アドレス変換成功として終了する。
アドレス変換成功として終了する。
（３）出力レベルがＯでなければ、出力レベルと出力ア
ドレスを、ワーク・レジスタｌｙＪにそれぞれセットし
、以下の処理（４）〜（８）を繰り返す。
ドレスを、ワーク・レジスタｌｙＪにそれぞれセットし
、以下の処理（４）〜（８）を繰り返す。
（４）レジスタｉの値に従って、仮想アドレスの中の対
応するパートの情報を得、ワーク・レジスタｋにセット
する。例えば出力レベルが２であれば、第２図における
Ｓパートの内容をレジスタｋにセットする。
応するパートの情報を得、ワーク・レジスタｋにセット
する。例えば出力レベルが２であれば、第２図における
Ｓパートの内容をレジスタｋにセットする。
（５）レジスタにの内容の８倍とレジスタｊの内容の和
をアドレスとして、メモリ′１Ｊ１６８Ｂのデータを読
み出す。
をアドレスとして、メモリ′１Ｊ１６８Ｂのデータを読
み出す。
（６）読み出したデータの中のＩｎｖａｌｉｄ ｂｉｔ
が１かどうか調べる。１であれば、プログラム割込み処
理に制御を渡し、処理を終了する。
が１かどうか調べる。１であれば、プログラム割込み処
理に制御を渡し、処理を終了する。
（７）１でなければ、レジスタで（出力レベル）から１
を減じる。
を減じる。
（８）レジスタ１が０でなければ、処理（４）に行く。
（９）レジスタｉがＯになれば、アドレス変換が成功し
たことになる。その場合には変換用バッファに登録する
処理を行う。すなわち、従来より知られたリプレースメ
ント・アルゴリズムを使って、登録すべきエントリ位置
を決定する。
たことになる。その場合には変換用バッファに登録する
処理を行う。すなわち、従来より知られたリプレースメ
ント・アルゴリズムを使って、登録すべきエントリ位置
を決定する。
（１０）そして、決定されたエントリ位置に次の情報を
登録し、アドレス変換処理を終了する。
登録し、アドレス変換処理を終了する。
（ａ）仮想アドレスのＢ１．Ｂ２．Ｂ”３．’Ｓ、Ｐ。
の各パート。
（ｂ）Ｂ２Ｔテーブル、Ｂ３Ｔテーブル、ＳＴ子テーブ
ルＰＴ子テーブル各先頭アドレス、これらの情報は、（
１）で選択されたエントリに含まれていた情報のうち有
効なレベルまでの情報、および（５）で順次読み出され
た情報である。
ルＰＴ子テーブル各先頭アドレス、これらの情報は、（
１）で選択されたエントリに含まれていた情報のうち有
効なレベルまでの情報、および（５）で順次読み出され
た情報である。
以上１本発明の一実施例を説明した。本実施例は、６４
ビツトの仮想アドレスが６個のパートに分割される例を
述べたが、他の長さの仮想アドレスや分割のしかたを変
えた場合に適用することは容易であることを言及してお
く。
ビツトの仮想アドレスが６個のパートに分割される例を
述べたが、他の長さの仮想アドレスや分割のしかたを変
えた場合に適用することは容易であることを言及してお
く。
本実施例によれば、変換すべき仮想アドレスが変換用バ
ッファ装置内に見つからない場合のアドレス変換を高速
に処理できる。本例では５回のメモリ参照を１〜５回に
することができる。
ッファ装置内に見つからない場合のアドレス変換を高速
に処理できる。本例では５回のメモリ参照を１〜５回に
することができる。
本発明によれば、変換用バッファ装置の各エントリに１
階層構造の変換テーブルの各段階の先頭アドレスが含ま
れており、変換用バッファから変換すべき仮想アドレス
に最も近いエントリを得ることができるので、変換用バ
ッファ内に位置アドレスが完全に一致するエントリが見
つからなかった場合にはそれに最も近いエントリ内に記
録された各段階の変換テーブルの先頭アドレスを利用す
ることができる。その結果、変換用バッファに該当する
エントリがない場合のアドレス変換処理の速度を向上す
ることができるという効果がある。
階層構造の変換テーブルの各段階の先頭アドレスが含ま
れており、変換用バッファから変換すべき仮想アドレス
に最も近いエントリを得ることができるので、変換用バ
ッファ内に位置アドレスが完全に一致するエントリが見
つからなかった場合にはそれに最も近いエントリ内に記
録された各段階の変換テーブルの先頭アドレスを利用す
ることができる。その結果、変換用バッファに該当する
エントリがない場合のアドレス変換処理の速度を向上す
ることができるという効果がある。
第１図は本発明が有効に適用される拡張された仮想アド
レスと、その実アドレスへの変換テーブルの階層構造を
示す図、第２図は変換用バッファのエントリの構成図、
第３図はアドレス変換の処理の流れを示す図、第４図は
変換用バッファの全体の構成８図である。 １・・・アドレス変換のための制御レジスタ、２・・・
仮想アドレス、３〜７・・・変換テーブル、８・・・変
換された実アドレス、１０・・・変換用バッファ・エン
トリ、１１〜１５・・・−数比較器、１６・・・デコー
ダ、１７・・・セレクタ、１８・・・変換用バッファ出
力、２０・・・変換用バッファ、３０・・・選択回路、
４０・・・第 １ 区 ４２ 区 遁 ３ 図
レスと、その実アドレスへの変換テーブルの階層構造を
示す図、第２図は変換用バッファのエントリの構成図、
第３図はアドレス変換の処理の流れを示す図、第４図は
変換用バッファの全体の構成８図である。 １・・・アドレス変換のための制御レジスタ、２・・・
仮想アドレス、３〜７・・・変換テーブル、８・・・変
換された実アドレス、１０・・・変換用バッファ・エン
トリ、１１〜１５・・・−数比較器、１６・・・デコー
ダ、１７・・・セレクタ、１８・・・変換用バッファ出
力、２０・・・変換用バッファ、３０・・・選択回路、
４０・・・第 １ 区 ４２ 区 遁 ３ 図
Claims (1)
- 仮想アドレスから実アドレスへの変換を、階層構造のア
ドレス変換テーブル群を用いて行い、かつ当該アドレス
変換の高速化のために仮想アドレスおよび該仮想アドレ
スに対応する実アドレスの対を複数個記憶する変換用バ
ツフア装置を有する情報処理装置において、（１）上記
階層構造の変換テーブル群の各階層の変換テーブルの先
頭アドレス群を上記仮想アドレスと実アドレスの対とと
もに記録する変換用バツフア装置を設け、（２）該変換
用バツフア装置に登録されたエントリ群の中で仮想アド
レスの最も長い部分が一致するエントリを選択し、一致
する長さに応じて該エントリに記録されている先頭変換
テーブル群の１つまたは実アドレスのどちらかを出力す
る装置を設けたことを特徴とする拡張アドレス変換装置
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206219A JPS6184754A (ja) | 1984-10-03 | 1984-10-03 | 拡張アドレス変換装置 |
| US06/783,084 US4792897A (en) | 1984-10-03 | 1985-10-02 | Address translation unit for translation of virtual address to real address using translation tables of multi-level hierarchical structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206219A JPS6184754A (ja) | 1984-10-03 | 1984-10-03 | 拡張アドレス変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6184754A true JPS6184754A (ja) | 1986-04-30 |
Family
ID=16519736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59206219A Pending JPS6184754A (ja) | 1984-10-03 | 1984-10-03 | 拡張アドレス変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4792897A (ja) |
| JP (1) | JPS6184754A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2615103B2 (ja) * | 1987-12-11 | 1997-05-28 | 株式会社日立製作所 | 仮想計算機システム |
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Also Published As
| Publication number | Publication date |
|---|---|
| US4792897A (en) | 1988-12-20 |
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