JPS6046456B2 - デ−タアクセス装置 - Google Patents
デ−タアクセス装置Info
- Publication number
- JPS6046456B2 JPS6046456B2 JP55163680A JP16368080A JPS6046456B2 JP S6046456 B2 JPS6046456 B2 JP S6046456B2 JP 55163680 A JP55163680 A JP 55163680A JP 16368080 A JP16368080 A JP 16368080A JP S6046456 B2 JPS6046456 B2 JP S6046456B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- digital signal
- data
- access
- boundary value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/345—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes of multiple operands or results
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Executing Machine-Instructions (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、ランダムアクセス主記憶装置の境界をもつ連
続した番地領域（以下、「配列」という。
続した番地領域（以下、「配列」という。
）に格納されたデータを、計算によつて得られたインデ
ックス値と、当該配列の先頭番地とをもつて、高速にア
クセスするために用いる装置に関する。通常、計算され
たインデックス値を用いて、配列内の一つのデータをア
クセスするには、（１）当該インデックス値が配列の境
界値を越えないことをチェックする、（２）当該インデ
ックス値と配列の先頭番地から、データの格納されてい
る実際の番地を計算する、という二つの操作を必要とす
る。
ックス値と、当該配列の先頭番地とをもつて、高速にア
クセスするために用いる装置に関する。通常、計算され
たインデックス値を用いて、配列内の一つのデータをア
クセスするには、（１）当該インデックス値が配列の境
界値を越えないことをチェックする、（２）当該インデ
ックス値と配列の先頭番地から、データの格納されてい
る実際の番地を計算する、という二つの操作を必要とす
る。
従来、上記（１）の操作を行うことは、ソフトウェアに
よつていた。プログラムの実行中に配列が確保、削除、
あるいは境界値の変更が起るような計算の環境では、配
列を統一的に扱うために、第１図に示すようなデータ構
造を作り、ランダムアクセス主記憶装置１内に格納する
方法が知られている。プログラムは、配列２の先頭番地
をと境界値ｎの対（以下、「記述子３」という。）の格
納される番地Ｐとインデックス値ｉを中央演算処理装置
４で掌握し、次のようなステップで目的とするデータを
アクセスする。〔Ｓ・１〕 記述子の先頭番地をを、ラ
ンダムアクセス主記憶装置の番地ｐから読み出す。
よつていた。プログラムの実行中に配列が確保、削除、
あるいは境界値の変更が起るような計算の環境では、配
列を統一的に扱うために、第１図に示すようなデータ構
造を作り、ランダムアクセス主記憶装置１内に格納する
方法が知られている。プログラムは、配列２の先頭番地
をと境界値ｎの対（以下、「記述子３」という。）の格
納される番地Ｐとインデックス値ｉを中央演算処理装置
４で掌握し、次のようなステップで目的とするデータを
アクセスする。〔Ｓ・１〕 記述子の先頭番地をを、ラ
ンダムアクセス主記憶装置の番地ｐから読み出す。
〔Ｓ・２〕 記述子の境界値ｎを、ランダムアクセス主
記憶装置の番地ｐ＋１から読み出す。
記憶装置の番地ｐ＋１から読み出す。
〔Ｓ・３〕 ｎ（！■、ｉを比較する。
〔Ｓ・４〕 ｉ＞ｎの時は、アクセスを否とするステツ
プヘ移る。
プヘ移る。
〔Ｓ・５〕 を＋１を計算する。
〔Ｓ・６〕 〔Ｓ・５〕で得られた番地に格納される目
的とするデータをアクセスする。
的とするデータをアクセスする。
このようなソフトウェアに頼る方法は、本来、一つのス
テップ（〔Ｓ・６〕のステップ）が実質的な動作を行う
にもかゝわらず、〔Ｓ・１〜５・５〕の余分のステップ
を要することになり、多くの配列に格納されたデータを
多量に取扱う処理の所要計算時間を増大させることにな
つている。
テップ（〔Ｓ・６〕のステップ）が実質的な動作を行う
にもかゝわらず、〔Ｓ・１〜５・５〕の余分のステップ
を要することになり、多くの配列に格納されたデータを
多量に取扱う処理の所要計算時間を増大させることにな
つている。
本発明の目的は、このようなオーバヘッド（余分な処理
ステップ）を除去し、目的とするデータを高速にアクセ
スすることのできるデータアクセス装置を提供すること
である。この目的は、次の原理にしたがつて達成される
。
ステップ）を除去し、目的とするデータを高速にアクセ
スすることのできるデータアクセス装置を提供すること
である。この目的は、次の原理にしたがつて達成される
。
（１）本装置を備えた計算機のソフトウェアは、記述子
の先頭番地ではなく、データの格納されている配列の先
頭番地を掌握する。
の先頭番地ではなく、データの格納されている配列の先
頭番地を掌握する。
このため、記述子の読み出しによる配列の先頭番地を得
るステップを省略できる。（２）記述子を、ランダムア
クセス主記憶装置とは別個のアクセスバスをもつ連想記
憶装置に格納する。
るステップを省略できる。（２）記述子を、ランダムア
クセス主記憶装置とは別個のアクセスバスをもつ連想記
憶装置に格納する。
連想記憶装置は、既に格納された記述子の先頭番地と同
一の先頭番地の入力に呼応し、その記述子の境界値を出
力する。以下、添付図面を用いて、上記の原理に基づく
本発明のデータアクセス装置を説明する。
一の先頭番地の入力に呼応し、その記述子の境界値を出
力する。以下、添付図面を用いて、上記の原理に基づく
本発明のデータアクセス装置を説明する。
第２図は本発明の一例であつて、加算回路５、連想記憶
装置６、比較回路７、ランダムアクセス主記憶装置１、
判定装置８で構成され、次のようにして動作される。な
お、４は本発明装置に付加される中央演算処理装置であ
る。
装置６、比較回路７、ランダムアクセス主記憶装置１、
判定装置８で構成され、次のようにして動作される。な
お、４は本発明装置に付加される中央演算処理装置であ
る。
〔Ｔ・１〕 中央演算処理装置４から命令に基づ
きバス１，２にそれぞれ配列の先頭番 地ｂ１イン
デックス値１が入力され． る。
きバス１，２にそれぞれ配列の先頭番 地ｂ１イン
デックス値１が入力され． る。
〔Ｔ・２〕 入力値ｂをもつて、連想記憶装置６
が起動され、当該配列の境界値ｎを得 る。
が起動され、当該配列の境界値ｎを得 る。
同時に、加算回路５により番地ｂ ＋１が計算され
、ランダムアクセス主丁 記憶装置１にその番地が
アクセスされ る。〔Ｔ・３〕 インデックス値１
と境界値ｎが比較 回路７によつて比較される。
、ランダムアクセス主丁 記憶装置１にその番地が
アクセスされ る。〔Ｔ・３〕 インデックス値１
と境界値ｎが比較 回路７によつて比較される。
〔Ｔ・４〕 ランダムアクセス主記憶装置１から（
読み出されたデータの可否が、判定装 置８によ
つて、比較回路７の出力に基 づいて決められる。
読み出されたデータの可否が、判定装 置８によ
つて、比較回路７の出力に基 づいて決められる。
ランダムアクセス主記憶装置１の目的格納番地へのデー
タの書込みの場合は、上記〔Ｔ・３〕の比較後、アクセ
スの可否の判定を判定装置８にて行い、ランダム主記憶
装置への書込み可能信号の印加を行つて、処理は終了す
るものとする。本発明によれば、前述のソフトウェアに
よる〔Ｓ・１〜Ｓ・６〕の６段のステップを、１つのラ
ンダムアクセスのアクセスステップに置き換えることが
できる。アクセス速度の同上は、本発明装置に付加され
る中央演算処理装置４の命令の種ノ類によるが、５〜１
皓程度である。本発明では、先頭番地ｂとインデックス
値１の加算および和ｂ＋ｉを番地としてランダムアクセ
ス主記憶装置１へのアクセスを１つの系（系１とし、先
頭番地ｂをもつて連想記憶装置６をアクセスし、連想記
憶装置からの出力値ｎを得、Ｎ．ｌ！．１の比較を行う
他の系（系２）が並列に動作し、しかも、系２の出力が
系１の出力より時間的に速く得られるとき、本発明装置
の付加による、ランダムアクセス主記憶装置のデータ読
み出しアクセス時間の遅延はない。
タの書込みの場合は、上記〔Ｔ・３〕の比較後、アクセ
スの可否の判定を判定装置８にて行い、ランダム主記憶
装置への書込み可能信号の印加を行つて、処理は終了す
るものとする。本発明によれば、前述のソフトウェアに
よる〔Ｓ・１〜Ｓ・６〕の６段のステップを、１つのラ
ンダムアクセスのアクセスステップに置き換えることが
できる。アクセス速度の同上は、本発明装置に付加され
る中央演算処理装置４の命令の種ノ類によるが、５〜１
皓程度である。本発明では、先頭番地ｂとインデックス
値１の加算および和ｂ＋ｉを番地としてランダムアクセ
ス主記憶装置１へのアクセスを１つの系（系１とし、先
頭番地ｂをもつて連想記憶装置６をアクセスし、連想記
憶装置からの出力値ｎを得、Ｎ．ｌ！．１の比較を行う
他の系（系２）が並列に動作し、しかも、系２の出力が
系１の出力より時間的に速く得られるとき、本発明装置
の付加による、ランダムアクセス主記憶装置のデータ読
み出しアクセス時間の遅延はない。
したがつて、系２の連想記憶装置が高速に動作すること
が不可欠である。
が不可欠である。
しかも、ランダムアクセス主記憶装置内に、多数の配列
が作られることが多いため、大容量の連想記憶装置が必
要とされる。このような連想記憶装置として、第３図に
示す。
が作られることが多いため、大容量の連想記憶装置が必
要とされる。このような連想記憶装置として、第３図に
示す。
パッシングを利用した連想記憶装置が用いられる。第３
図の連想記憶装置は、ランダムアクセス記憶素子で構成
される記述子を格納するマルチバンク記憶部９、一致検
出回路１０、予約値検出回路１１、ハッシュ番地列生成
回路１２、選択回路１牡およびこれらの回路の制御を行
い、パッシング緒操作を実行する制御部１３より構成さ
れる。マルチバンク記憶部９は、容量に応じた読み出し
動作の多量度ｊをもつ。一致検出回路１０と予約値検出
回路１１は、ｊ個の一致回路を内蔵する。ハッシュ番地
列生成回路１２は、前述の先頭番地から、マルチバンク
記憶部をすべてアクセスできる番地を、重複なくすべて
生成する回路である。選択回路１４は、一致検出回路の
出力に基づき読み出したｊ個の記述子から所望の境界値
のみを選択する回路である。連想記憶装置は、記述子の
格納、配列の先頭番地による附随する境界値の連想探索
、記述子の削除、記述子の境界値の書きかえの４つの基
本動作を行う機能をもつ。
図の連想記憶装置は、ランダムアクセス記憶素子で構成
される記述子を格納するマルチバンク記憶部９、一致検
出回路１０、予約値検出回路１１、ハッシュ番地列生成
回路１２、選択回路１牡およびこれらの回路の制御を行
い、パッシング緒操作を実行する制御部１３より構成さ
れる。マルチバンク記憶部９は、容量に応じた読み出し
動作の多量度ｊをもつ。一致検出回路１０と予約値検出
回路１１は、ｊ個の一致回路を内蔵する。ハッシュ番地
列生成回路１２は、前述の先頭番地から、マルチバンク
記憶部をすべてアクセスできる番地を、重複なくすべて
生成する回路である。選択回路１４は、一致検出回路の
出力に基づき読み出したｊ個の記述子から所望の境界値
のみを選択する回路である。連想記憶装置は、記述子の
格納、配列の先頭番地による附随する境界値の連想探索
、記述子の削除、記述子の境界値の書きかえの４つの基
本動作を行う機能をもつ。
連想記憶装置に先頭番地が入力されると、ハッシュ番地
列生成回路１２が起動され、マルチバンク記憶部９をア
クセスするための個の番地を生成する。
列生成回路１２が起動され、マルチバンク記憶部９をア
クセスするための個の番地を生成する。
ｊ個の番地は、各々独立したものでも、相互に依存した
ものでも、いずれもよい。ｊ個の番地により、一度にマ
ルチバンク記憶のデータがｊ個読み出され、一致検出回
路１０と予約値検出回路１１に送られる。一致検出回路
１０は、読み出されたデータと、前述の先頭番地との一
致をチェックする。予約値検出回路１１は、入力された
データがマルチバンク記憶部のアクセスされた語が空の
状態かあるいは一時的な非占有状態（削除状態）かを調
べる。前述の４つの基本動作は、これらの回路の出力に
応じて、番地列を次々に生成することによつて行われる
。
ものでも、いずれもよい。ｊ個の番地により、一度にマ
ルチバンク記憶のデータがｊ個読み出され、一致検出回
路１０と予約値検出回路１１に送られる。一致検出回路
１０は、読み出されたデータと、前述の先頭番地との一
致をチェックする。予約値検出回路１１は、入力された
データがマルチバンク記憶部のアクセスされた語が空の
状態かあるいは一時的な非占有状態（削除状態）かを調
べる。前述の４つの基本動作は、これらの回路の出力に
応じて、番地列を次々に生成することによつて行われる
。
動作速度は、多重度ｊおよびマルチバンク記憶部の記憶
装置の占有度に依存し、例えば、Ｊ＝８で占有度が０．
８５以下では、マルチバンク記憶部の平均１〜２回のア
クセスで基本動作が終了することが理論的に導びかれる
。したがつて、マルチバンク記憶部のアクセス時間をラ
ンダム主記憶装置の約１１２以下としたとき、上記装置
は本発明を構成する連想記憶装置を実現できる。
装置の占有度に依存し、例えば、Ｊ＝８で占有度が０．
８５以下では、マルチバンク記憶部の平均１〜２回のア
クセスで基本動作が終了することが理論的に導びかれる
。したがつて、マルチバンク記憶部のアクセス時間をラ
ンダム主記憶装置の約１１２以下としたとき、上記装置
は本発明を構成する連想記憶装置を実現できる。
本発明のデータアクセス装置は、プログラム実行中に、
配列の境界が動的に変動したり、あるいは、多数の配列
が生成、消去されるような場合における、行列計算、線
型リスト、ベクトルの高速アクセスに有効に利用するこ
とができる。
配列の境界が動的に変動したり、あるいは、多数の配列
が生成、消去されるような場合における、行列計算、線
型リスト、ベクトルの高速アクセスに有効に利用するこ
とができる。
第１図はソフトウェアによる従来のデータアクセス法の
説明図、第２図は本発明のデータアクセス装置の構成の
一例を示す図、第３図は本発明に用いる連想記憶装置の
構成の一例を示す図。
説明図、第２図は本発明のデータアクセス装置の構成の
一例を示す図、第３図は本発明に用いる連想記憶装置の
構成の一例を示す図。
Claims (1)
- １ 先頭番地を表わす第１のディジタル信号とインデッ
クスを表わす第２のディジタル信号との和を計算する加
算回路、先頭番地と各先頭番地に附随する領域境界値と
を収納し、前記の第１のディジタル信号に応答して先頭
番地を探索し、その探索された先頭番地に附随する領域
境界値を出力する連想記憶装置、この連想記憶装置から
の出力信号と前記の第２のディジタル信号とを比較する
比較回路、および前記の加算回路の出力に従う主記憶装
置の特定領域の所望データへのアクセスを、前記の比較
回路の比較が第２のディジタル信号は領域境界値を越え
ないことを示している場合に可とし、前記の比較が第２
のディジタル信号は領域境界値を越えることを示してい
る場合に否とする判定装置を備えることを特徴とするデ
ータアクセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55163680A JPS6046456B2 (ja) | 1980-11-20 | 1980-11-20 | デ−タアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55163680A JPS6046456B2 (ja) | 1980-11-20 | 1980-11-20 | デ−タアクセス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5788599A JPS5788599A (en) | 1982-06-02 |
| JPS6046456B2 true JPS6046456B2 (ja) | 1985-10-16 |
Family
ID=15778550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55163680A Expired JPS6046456B2 (ja) | 1980-11-20 | 1980-11-20 | デ−タアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046456B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6279097U (ja) * | 1985-11-06 | 1987-05-20 | ||
| JPS6359761U (ja) * | 1986-10-09 | 1988-04-21 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62237527A (ja) * | 1986-04-09 | 1987-10-17 | Matsushita Electric Ind Co Ltd | デイジタル情報処理装置 |
| US4819165A (en) * | 1987-03-27 | 1989-04-04 | Tandem Computers Incorporated | System for performing group relative addressing |
-
1980
- 1980-11-20 JP JP55163680A patent/JPS6046456B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6279097U (ja) * | 1985-11-06 | 1987-05-20 | ||
| JPS6359761U (ja) * | 1986-10-09 | 1988-04-21 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5788599A (en) | 1982-06-02 |
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