JP2590866B2

JP2590866B2 - データ検索装置

Info

Publication number: JP2590866B2
Application number: JP62071994A
Authority: JP
Inventors: 敦宮内; 郁夫塚越
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-03-26
Filing date: 1987-03-26
Publication date: 1997-03-12
Anticipated expiration: 2012-03-12
Also published as: JPS63238621A

Description

【発明の詳細な説明】

以下の順序で説明する。Ａ産業上の利用分野Ｂ発明の概要Ｃ従来の技術Ｄ発明が解決しようとする問題点Ｅ問題点を解決するための手段（第１図）Ｆ作用Ｇ実施例（第１図〜第８図）Ｈ発明の効果Ａ産業上の利用分野この発明はデータ検索装置に関する。Ｂ発明の概要この発明は、パイプライン処理化により二分検索を実
行するハードウェアにおいて、サーチ用メモリの中間レ
ベルからテーブルデータをロードする機構、中間レベル
からサーチキーを投入する機構及びこれらロードないし
サーチを並列処理する機構を設けることにより、サーチ
の同時並列処理及びパイプライン処理の最適化などを実
現したものである。Ｃ従来の技術データサーチをハードウェアにより高速に行う方法と
して二分サーチ法がある。第９図はその二分サーチ法の一例を示すもので、同図
Ａに示すように、アドレステーブルにサーチの対象とな
るデータ、すなわち、テーブルデータが例えば昇順に用
意されるとともに、同図Ｂに示すように、２進木構造の
メモリが設けられる。なお、このメモリにおいて、○印
はノード，〔１〕〜〔15〕はノード番号を示し、ノード
〔８〕がレベル１（根レベル），ノード〔１〕，〔３〕
…〔15〕がレベル４（葉レベル）である。そして、同図Ｂに示すように、テーブルデータが、木
構造メモリのノードに対してノード〔１〕〜〔15〕の順
に、すなわち、中間順にロードされる。次に、同図Ｃに示すように、サーチすべきデータ，す
なわち、サーチキー、ここではサーチキー「19」が木構
造のレベル１のノード〔８〕に投入され、このノード
〔８〕のデータ「17」と大小比較される。そして、今の
場合、サーチキーの方が大きいので、サーチはレベル２
の右側のノード〔12〕に進むとともに、サーチが右側に
進んだので、結果フラグPSLTが“1"にセットされる。ま
た、レベル１の一致フラグは“0"にセットされる。続いて、レベル２においてノード〔12〕のデータ「3
1」とサーチキー「19」とが大小比較され、この場合に
は、サーチキーの方が小さいので、サーチはレベル３の
左側のノード〔10〕に進むとともに、サーチが左側に進
んだので、結果フラグRSLTのLSB側に“0"が連結されてR
SLT＝“10"とされる。また、レベル１の一致フラグは
“0"にセットされる。さらに、レベル3,4においても同様の処理が行われ、
サーチキー「19」がノードの値よりも大きければ、サー
チは下位レベルの右側のノードに進むとともに、結果フ
ラグRSLTのLSB側に“0"が連結され、小さければ、サー
チは下位レベルの左側のノードに進むとともに、フラグ
RSLTのLSB側“1"が連結される。そして、今の場合には、レベル４においてノード

〔９〕のデータ「19」がサーチキー「19」に一致するの
で、サーチは仮想上のレベル５の左側のノードに進んで
RSLT＝“1000"とされるとともに、レベル４の一致フラ
グが“1"とされ、サーチを終了する。そして、この場合、RSLT＝“1000"は10進値の「８」
であり、これはアドレステーブルにおいてテーブルデー
タ「19」のストアされているアドレスにほかならない。
つまり、サーチキーのデータが見つかると、対応するレ
ベルの一致フラグが“1"にセットされるとともに、レベ
ル５のときのフラグRSLTがアドレステーブルのアドレス
を示している。したがって、このサーチ法によれば、サーチをハード
ウェアにより高速に行うことができる。文献：「日経エレクトロニクス」1983年８月１日号Ｄ発明が解決しようとする問題点ところで、二分サーチ法を実現するハードウェア、い
わゆるサーチエンジンについては、いくつか提案されて
いるが、サーチ用メモリ（木構造メモリ）の容量はハー
ドウェアの仕様により固定化されるので、第10図に示す
酔うに、テーブルデータ（斜線部分）が少ないときには
サーチ用メモリに空きエリアを生じ、この空きエリアが
無駄になってしまう。また、サーチは、サーチ用メモリのレベル１から最下
位レベルまで行われるので、サーチ用メモリの容量をＮ
レベル，テーブルデータをＭレベル（Ｍ≦Ｎ）とすれ
ば、テーブルデータの多少にかかわらず１つのサーチキ
ーに対してlog₂ N回の比較処理が必要となり、テーブル
データのないレベル１〜レベル（Ｎ−Ｍ）のため全体て
しての処理速度が遅くなってしまう。しかし、そうかといって、サーチ用メモリのレベル
（容量）を小さくすれば、テーブルデータが多いとき問
題を生じてしまう。この発明は、以上のような問題点を解決しようとする
ものである。Ｅ問題点を解決するための手段本発明のデータ検索装置は、複数の階層レベルを有す
る２進木構造のメモリと、上記メモリにデータ検索の対
象となる検索データをロードする検索対象データロード
手段と、上記メモリに検索すべきデータとなる検索キー
を投入する検索キー投入手段と、上記検索データと上記
検索キーとを比較して一致するまで二分探索法によりロ
ードおよび検索を行うデータ検索装置において、上記検
索対象データロード手段により上記メモリに上記検索デ
ータをロードする際に上記メモリの上記複数の階層レベ
ルのうち中間レベルからロードを開始するようにロード
開始レベルを指定するロード開始レベル指定手段と、上
記検索キー投入手段により上記メモリに上記検索キーを
投入する際に上記複数の階層レベルのうちロードされた
上記検索データの最上位レベルから上記検索キーを投入
するように投入レベルを決定する投入レベル決定手段
と、を設け、上記投入レベル決定手段により決定された
投入レベルより上位の他の中間レベルから上記ロード開
始レベル指定手段による他の検索データのロードを開始
するようにして、複数の検索データに対してロードおよ
び検索の同時並行処理を行うようにしたものである。Ｆ作用複数のグループのテーブルデータに対して並列に処理
が行われるので、全体として処理が高速になる。Ｇ実施例まず、第２図によりこの発明における処理方法につい
て説明しよう。この図において、（１）はサーチ用のメモリを示し、
この例においては、このメモリ（１）は６レベル（Ｎ＝
６）の容量を有している。また、LSRはロードスタート
レジスタで、これは、メモリ（１）にテーブルデータを
ロードするとき、そのロードの開始レベルを指定するた
めのものである。このため、レジスタLSRはメモリ
（１）のレベル数に対応して６ビット長とされ、そのMS
Bがレベル1,LSBがレベル６を担当するものとされ、テー
ブルデータがメモリ（１）にロードされるとき、レジス
タLSTのビットが“1"であるレベルから中間順にロード
され、サーチが完了するまで、その“1"のビットは保持
される。さらに、FRはフラグレジスタで、これはテーブルデー
タのロードが終了したとき、そのロード中に示した最上
位のレベルを検出し、このテーブルデータに対応するサ
ーチキーの投入レベルを決定するためのものである。し
たがって、フラグレジスタFRも６ビットのレジスタで構
成され、MSBがレベル1,LSBがレベル６を担当するものと
され、ビットが“1"のレベルが今ロードしたテーブルデ
ータに対応するサーチキーの投入レベルとされる。また、SPはサーニポンタレジスタで、複数のテーブル
データがロードされたとき、各テーブルに対応するサー
チキーの投入レベルを保持しておくためのものであり、
各テーブルデータのロード終了時のレジスタFRの値に基
づき生成される。このポインタSPも６ビットのレジスタ
で構成され、MSBがレベル1,LSBがレベル６を担当し、ビ
ットが“1"のレベルが各テーブルデータに対するサーチ
キーの投入レベルを示す。そして、テーブルデータのロード及びサーチは、以上
のレジスタLSR,FR,SPの内容にしたがって次のように行
う。すなわち、Ｉメモリ（１）にＡグループのテーブルデータをロー
ドする（第２図Ａ）。この場合、テーブルデータのロードは、レジスタLSR
の指定するレベル６からスタートし、第９図Ｂと同様に
左下から順に各レベルのノードへ中間順に行われてい
く。 II Ａグループのテーブルデータのロードを終了する
（同図Ｂ）。この例においては、レベル４までデータはロードさ
れ、データのロード中にレジスタFRの最上位レベルはレ
ベル４に達しているので、ポインタSPの4SBが“1"にセ
ットされる。 III ロードされたテーブルデータに対して、その最上
位レベルにサーチキーを投入し、このレベルのノードか
らサーチを開始する（同図Ｃ）。この場合、II頃によりポインタSPはレベル４を示して
いるので、サーチはこのレベル４のノードから開始され
る。 IV Ｂグループのテーブルデータを、メモリ（１）の空
きエリアにロードする（同図Ｄ）。この場合、まず、ポインタSPの示すレベル４よりも１
レベル上位のレベル３がレジスタLSRにセットされ、次
にＩ項と同様に、レジスタLSRの指定するレベル３から
グループＢのテーブルデータが中間順にロードされる。ＶＢグループのテーブルデータのロードを終了する
（同図Ｅ）。この例においては、レベル１までデータはロードさ
れ、したがってポインタSPのMSBが“1"にセットされ
る。 VI ロードされたＢグループのテーブルデータに対し
て、ポインタSPはIV項によりレベル１を指定しているの
で最上位レベル（レベル１）のノードからサーチを開始
する（同図Ｆ）。 VII Ａグループのテーブルデータのサーチ結果は、そ
の最下位レベル（レベル６）から取り出す（同図Ｇ）。この場合、Ａグループのテーブルデータのサーチ中、
その最下位レベル（レベル６）に達したことは、Ａグル
ープに対するレジスタLSRの値を見ることにより、すな
わち、レジスタLSRのレベル６の値が“1"になっている
ので、これとサーチ中のレベルとを比較することによ
り、検出される。以下各サーチキーに対して同様に行わ
れる。そして、第11図に示すように、サーチキー内に設定さ
れたサーチ終了フラグＦをみて、これがセットされると
Ａグループについてのサーチは終ったことを意味し、Ａ
グループのテーブルデータに関するレジスタLSR,FR及び
ポインタSPのビットはクリアされる。 VIII Ｃグループのテーブルデータを、Ａ頃のＡグルー
プのテーブルデータと同様にしてレベル６からロードす
る（同図Ｈ）。 IX 以後、II〜VI頃と同様の処理を繰り返す。第１図はこの発明の一例を示すもので、サーチ用メモ
リ（１）は、レベル１のブロック（11）さらレベルＮの
ブロック（1N）までにより構成され、これらブロック
（11）〜（1N）間は、サーチキー及びアドレス用のバス
で接続されている。また、（２）はメインのコントロールブロックで、こ
のブロック（２）とメモリブロック（11）〜（1N）との
間で、テーブルデータ，サーチキー，アドレスなどがア
クセスされる。なお、（３）はローカルCPUで、これは
コントロールブロック（２）の一部をサポートする。さらに、（４）はテーブルデータのストアされている
記憶手段、例えばハードディスク装置である。また、
（５）はホスト機器で、このホスト機器（５）がサーチ
キーを出力し、そのサーチ結果を受け取る。すなわち、まず、コントロールブロック（２）により
記憶手段（４）からＡグループのテーブルデータが取り
出され、このテーブルデータがメモリ（１）のレベルブ
ロック（11）〜（1N）のうち、所定のレベルのものにロ
ードされる（第２図A,B）。続いて、サーチキーがホスト機器（５）からコントロ
ールブロック（２）に供給され、Ａグループに対するサ
ーチが開始される（同図Ｃ）。そして、このサーチ中に、コントロールブロック
（２）により記憶手段（４）からＢグループのテーブル
データが取り出されてメモリ（１）にロードされ、サー
チされる（同図Ｄ〜Ｆ）。Ａグループのテーブルデータのサーチが終了し、その
サーチキーに該当するデータが見つかると、そのアドレ
スがコントロールブロック（２）に返送され、このアド
レスに基づいて記憶手段（４）からサーチキーに対応す
るデータ（サーチ結果）が取り出され、これがホスト機
器（５）に送られる。第３図はコントロールブロック（２）の具体例を示
し、（201）はLSR（ロードスタートレジスタ），（20
2）はLR（レベルレジスタ）であり、メモリ（１）にテ
ーブルデータをロードするとき、そのロード先のレベル
を指定するものである。さらに、（203）はFR（フラグ
レジスタ），（204）はSP用のラッチである。また、（205）はレベルマスク回路で、これは、テー
ブルデータをメモリ（１）にロードするとき、すでに前
のグループのテーブルデータがロードされているレベル
をマスクするためのものである。さらに、（206）はレ
ベルチェック回路で、これは、メモリ（１）にテーブル
データをロードするとき、そのロード開始レベル及びロ
ード可能なレベル数（連続するレベルの数）を求めるた
めのものである。また、（207）は加算回路で、この加算回路（207）に
レベルチェック回路（06）の出力が供給されることによ
り、テーブルデータをメモリ（１）にロードするときの
レベル，すなわち、レベルブロック（11）〜（1N）を選
択するデータが形成され、このデータがデコーダ（20
8）によりバイナリコード変換されてからLR（202）にホ
ールドされ、そのホールド出力がメモリ（１）の各レベ
ルに供給される。さらに、例えば第２図Ｄ〜Ｆに示すように２つのグル
ープのテーブルデータがロード及びサーチされていると
きには、LSR（201）はその２グループのテーブルデータ
の各最下位レベルをホールドしている必要があるので、
LSR（201）の出力とレベルチェック回路（206）からの
ロード開始レベルのデータとがオア回路（211）及びマ
ルチプレクサ（212）を通じてLSR（201）に供給され
る。さらに、（214）は比較回路で、この比較回路（214）
において、LR（202）の入力データとFRレジスタ（203）
の出力データとが比較され、すなわち、LR（202）が指
定しているレベル（テーブルデータがロードされるレベ
ル）とFRレジスタ（203）がホールドしている以前のレ
ベルとが比較され、LR（202）が指定しているレベルの
方が上位レベルのときには、その比較出力により、LR
（202）が指定しているレベルがFRレジスタ（203）に新
しくホールドされる。したがって、テーブルデータのロ
ード終了時には、そのテーブルデータがロードされたと
きの最上位のレベルがFRレジスタ（203）にホールドさ
れていることになる。また、例えば第２図E,Fに示すように、２つのグルー
プのテーブルデータがロード及びサーチされていると
き、FRレジスタ（203）は後でロードされたテーブルデ
ータの最上位レベルだけを示し、前にロードされたテー
ブルデータの最上位レベルはリセットされてしまうの
で、SPラッチ（204）は、その両テーブルデータの最上
位レベルをラッチするにもうけられる。そして、SPラッ
チ（204）のデータと、FRレジスタ（203）のデータとが
オア回路（215）を通じ、さらに、ラッチ（225）及びマ
ルチプレクサ（216）を通じてSPラッチ（204）に供給さ
れ、そのラッチ出力がメモリ（１）の各レベルに供給さ
れる。さらに、（218），（219）は終了ビットクリア回路
で、これは、あるグループのテーブルデータのロード開
始時点及びサーチ終了時点に、LSR（201）及びSPラッチ
（204）のデータをそれぞれ更新するためのものであ
り、クリア回路（218）の出力はマルチプレクサ（212）
を通じてLSR（201）に供給され、クリア回路（219）の
出力はラッチ（226）及びマルチプレクサ（216）を通じ
てラッチ（204）に供給される。なお、（221）〜（227）はラッチ，（231）〜（234）
はタイミング補正用の遅延回路である。また、同期信号
は、テーブルデータをメモリ（１）にロードするときに
生成されるストローブ信号である。第４図は、コントロールブロック（２）のホスト機器
（５）からの入力インタフェース部を示し、（271）は
サーチキー用のバッファメモリで、同期信号をカウンタ
（272）がカウントすることによりメモリ（271）の読み
出しアドレスが形成され、その読み出されたサーチキー
がメモリ（１）の各レベルブロック（11）〜（1N）に供
給される。また、第５図は、コントロールブロック（２）のホス
ト機器（５）への出力インタフェース部を示し、（28
1）はサーチキー及びそのサーチ結果のアドレスをホス
ト機器（５）に返送するためのバッファメモリで、同期
信号をカウンタ（282）がカウントすることによりメモ
リ（281）の書き込みアドレスが形成される。そして、
その書き込まれるデータ，すなわち、サーチキー及びそ
のサーチ結果のアドレスは、メモリ（１）のレベルブロ
ック（11）〜（1N）の出力が、マルチプレクサ（283）
及びLSR（201）により選択されて得られる。さらに、第６図はコントロールブロック（２）のレベ
ルチェック回路（206）の一例を示す。このチェック回
路（206）はロード開始レベル及びロード可能なレベル
数を求めるものであるが、そのロード可能なレベル数N_L
は、で示されるデータ＊のうち、連続して“1"になっている
ビットの数に等しく、例えば第７図に示すとおりである
（この図はＮ＝8,N_L＝４の場合）。そして、チェック回路（206）において、（601）は並
列入力／直列出力のシフトレジスタで、このレジスタ
（601）によりラッチ（222）を通じて得られるレベルマ
スク回路（205）の出力が並列直列変換される。また、
（602）は比較回路で、この比較回路（602）において、
レジスタ（601）の出力ビットの“1",“0"がチェックさ
れることにより、対応するレベルにテーブルデータをロ
ードできるかできないかがチェックされるものであり、
“1"のときにはこれがカウンタ（603）によりカウント
されて“0"のときにラッチ（604）にラッチされる。さらに、（605）は比較回路，（606）はラッチで、ラ
ッチ（604），（606）の出力が比較回路（605）におい
て比較され、ラッチ（604）の出力が、ラッチ（606）の
出力よりも大きいときには、その比較出力が遅延用の単
安定マルチバイブレータ（607）を通じてラッチ（606）
に供給され、ラッチ（604）の出力がラッチ（606）に新
しくラッチされる。したがって、サーチ（606）には、
レベルマスク回路（205）から出力される非マスクビッ
トの最大値がラッチされることになる。そして、最終レベル検出回路（621）がカウンタによ
り構成され、これにより全レベル数（＝Ｎ）がカウント
されると、その出力が遅延回路（622）を通じてラッチ
（608）に供給され、ラッチ（606）にラッチされている
非マスクビットの最大値、すなわち、ロード可能なレベ
ル数がラッチ（608）にラッチされる。さらに、（611）はカウンタで、比較回路（602）が
“1"のビットを検出したとき、すなわち、テーブルデー
タをロードできるレベルのとき、カウンタ（611）のカ
ウント出力がラッチ（612）にラッチされ、このラッチ
出力がデコーダ（613）によりバイナリコードにデコー
ドされてからラッチ（614）にラッチされ、ロード開始
レベルを示すデータとして取り出される。また、第８図はレベルブロック（11）〜（1N）のうち
のレベルＪ（Ｊは任意）のレベルブロック（1J）を示
す。すなわち、（101）はテーブルデータ用のRAMで、ロ
ード時には、テーブルデータが、コントロールブロック
（２）からマルチプレクサ（102）を通じてRAM（101）
に供給されるとともに、レベル内アドレスカウンタ（10
3）が同期信号をカウントすることによりロード用のア
ドレス信号が形成され、このアドレス信号がマルチプレ
クサ（104）を通じてRAM（101）に供給される。さら
に、LR（202）からこのブロックレベル（1J）を担当す
るビットがRAM（101）にライトイネーブル信号として供
給される。したがって、レベルブロック（11）〜（1N）のうちLR
（202）の示すレベルブロックにテーブルデータがロー
ドされる。一方、サーチ時には、このレベルブロック（1J）より
も１レベル上位のレベルＩのレベルブロック（1I）から
結果フラグRSLTが供給され、このフラグRSLTがラッチ
（111）及びマルチプレクサ（104）を通じ、さらに、マ
ルチプレクサ（104）を通じてRAM（101）にリードアド
レスとして供給され、該当するアドレスからデータが読
みだされる。そして、このデータがマルチプレクサ（102）を通じ
て比較回路（113）に供給されるとともに、サーチキー
が１レベル上位のレベルブロック（1I）からマルチプレ
クサ（114）を通じて比較回路（113）に供給され、その
データとサーチキーとが大小比較される。そして、上述のように、データがサーチキー以上なら
ば、比較出力として“0"が出力され、データがサーチキ
ーよりも小さければ比較出力として“1"が出力され、こ
の比較出力が、ラッチ（115）においてレベルブロック
（1J）からの結果フラグRSLTのLSB側に連結されて新し
い結果フラグRSLTとされ、この新しいフラグRSLTが１レ
ベル下位のレベルブロック（1K）及びコントロールブロ
ック（２）に供給される。また、このとき、サーチキーもラッチ（116）を通じ
てレベルブロック（1K）及びコントロールブロック
（２）に供給される。なお、このレベルブロック（1J）があるテーブルデー
タに対して最上位レベルとなったときには、SPラッチ
（204）からのこのレベルブロック（1J）を担当するビ
ットによりマルチプレクサ（112），（114）が制御さ
れ、RSLT＝“オール0"がラッチ（115）に供給されると
ともに、コントロールブロック（２）からのサーチキー
がバッファ（117）及びラッチ（118）を通じて比較回路
（113）及びラッチ（116）に供給される。また、このとき、サーチキー自体は、第11図に示すよ
うにMSBが最後のサーチキーであるかどうかを示すフラ
グＦとされ、このMSBが“1"のときには、サーチを終了
し、これがラッチ（224）にラッチされる。Ｈ発明の効果こうして、この発明によれば、サーチ用のテーブルデ
ータを、二分探索用のハードウェアの中間レベルからセ
ットする機構、及びサーチキーも中間レベルから投入す
る機構を設けたので、同時並列サーチ処理を実行でき、
高速のサーチができる。また、テーブルデータのロードないしサーチを並列処
理で行うとともに、テーブルデータのデータ量にしたが
ったレベル数だけパイプラインを進ませればよいので、
ハードウェアに存在することなく、パイプライン処理の
最適化ができる。さらに、メモリの余分なエリアを少なくでき、あるい
はエリアを大きくすれば、それだけサーチの高速化を実
現できる。

【図面の簡単な説明】

第１図はこの発明の一例の系統図、第２図〜第11図はそ
の説明のための図である。（１）はメモリ，（11）〜（1N）はレベルブロック，
（２）はコントロールブロック，（３）はローカルCPU,
（４）は外部記憶装置，（５）はホスト機器である。

Claims

(57)【特許請求の範囲】

【請求項１】複数の階層レベルを有する２進木構造のメ
モリと、上記メモリにデータ検索の対象となる検索データをロー
ドする検索対象データロード手段と、上記メモリに検索すべきデータとなる検索キーを投入す
る検索キー投入手段と、上記検索データと上記検索キーとを比較して一致するま
で二分探索法によりロードおよび検索を行うデータ検索
装置において、上記検索対象データロード手段により上記メモリに上記
検索データをロードする際に上記メモリの上記複数の階
層レベルのうち中間レベルからロードを開始するように
ロード開始レベルを指定するロード開始レベル指定手段
と、上記検索キー投入手段により上記メモリに上記検索キー
を投入する際に上記複数の階層レベルのうちロードされ
た上記検索データの最上位レベルから上記検索キーを投
入するように投入レベルを決定する投入レベル決定手段
と、を設け、上記投入レベル決定手段により決定された投入
レベルより上位の他の中間レベルから上記ロード開始レ
ベル指定手段による他の検索データのロードを開始する
ようにして、複数の検索データに対してロードおよび検
索の同時並行処理を行うようにしたことを特徴とするデ
ータ検索装置。