JPH03139746A

JPH03139746A - 主記憶装置

Info

Publication number: JPH03139746A
Application number: JP1278975A
Authority: JP
Inventors: Kiyoshi Komoda; 薦田　潔
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-10-26
Filing date: 1989-10-26
Publication date: 1991-06-13
Anticipated expiration: 2015-04-10
Also published as: JP3030037B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔帝業上の利用分野〕この発明は、情報処理装置における仮想記憶制御方式を
採用した主記憶装置の改良に関するものである。

〔従来の技術〕

一般に、仮想記憶制御方式を採用した主記憶装置におい
ては中央処理装置から与えられる仮想アドレスを予め用
意されたアドレス変換テーブルにより実アドレスに変換
し、その実アドレスにより主記憶メモリに対してアクセ
スする。仮想アドレスから実アドレスに変換する変換速
度を速くするため２通常は上記アドレス変換テーブルの
内使用頻度の高い部分を選出しその写しをアドレス変換
バッファとして設け、アドレス変換テーブルを検索する
前に先ずアドレス変換バッファを検索することにより変
換速度を速くしている。

上記のような仮想記憶制御方式を採用した主記憶装置の
一例として第３図に示すものがある。第３図において、
（１）は中央処理装置（図示せず）から与えられる仮想
アドレスを格納する仮想アドレスレジスタで、ページア
ドレス部分（ＰＡ）とページ内アドレス部分（ＢＡ）と
から構成されている。Ｉ２）ｕ仮想アドレスのページア
ドレスとしての仮想ページアドレスを実アドレスのペー
ジアドレスとしての実ページアドレスに変換する変換テ
ーブル（３）が格納された主記憶メモ９．（４）ばこの
実記憶メモリ（２）に対するアクセスを保護するために
使用する保護キーが実ページアドレスに対応して設けら
れている保護キーメモリである。（５）は主記憶メモリ
（２）にアクセスする実アドレスを格納する物理アドレ
スレジスタ、（６）は上記変換テーブル（３）の内使用
頻度の高い部分の写しを保持したアドレス変換バッファ
で、仮想アドレスの１−１１ビツトと比較すぜためのイ
ンデックスフィールド（工ＮＤＸ）ト、実ページアドレ
スフィールド（ＲＡ）と、保護キーフィールド（ＫＹ）
と、アドレス変換バッファ（６）の各エントリが有効で
あることを示す有効ビット（Ｖ）とから構成されている
５（８）は保護キーフィールド（ＫＹ）に保護キーを書
き込むための保護キーライトデータレジスタ、（７）は
主記憶メモリ（２）の変換テーブル（３）でアドレス変
換された実ページアドレスを格納する実ページアドレス
レジスタである。、１９）ｉ保護キーメモリ１４）の内
使用頻度の高す部分の写しを保持した保護キーバッファ
で。

インデックスフィールド（工ＮＤＸ）と、保護キーフィ
ールド（ＫＹ）と、有効ビット（Ｖ）とから構成されて
いる。この保護キーバッファ（９）は仮想アドレスレジ
スタ（１）にアドレス変換する必要のない実アドレスが
与えられた場合、その実アドレスに対応する保護キーを
検索するものである。（１１は仮想アドレスの１−１１
ビツトとアドレス変換バッファ（６）のインデックスフ
ィールドとを比較する第一の比較器、ａυはこの第一の
比較！Ｈの出力と有効ビット（Ｖ）とのＡＮＤをとる第
一のＡＮＤゲートで、出力１のときがアドレス変換バッ
ファ（６）で求める変換情１１１が得られヒツトした状
態を表わす。保護キーバッファ（９）の場合も同様に、
ａｚは第二の比較ｉ、　（Ｉ３は第二のＡＮＤゲートで
ある。

（イ）は保護キーを別′に格納された保護ロックと照合
するために格納する保護キーリードデータレジスタ、　
ａ７１はこの保護キーリードデータレジスタ■に格納す
る保護キーを選択する第一のセレクタでアドレス変換モ
ードレジスタ翰により選択され、このアドレス変換モー
ドレジスタ彌はアドレス変換をする場合に１となりアド
レス変換バッファ（６）の保護キーを選択し、アドレス
変換をしない場合は０となり保護キーバッファ（９）の
保護キーを選択する。＠は第二のセレクタで、アドレス
変換モードレジスタ（イ）の状態によりアドレス変換バ
ッファ（６）の実ページアドレスフィールドまたは仮想
アドレスのページアドレスが選択される。Ｉ２４は以上
述べた装置の動作を制御する制御装置である。

次にこのものの動作について税関する。アドレス変換を
する仮想アドレスが仮想アドレスレジスタ（１）に与え
られると、その仮想アドレスの１２−１９ビツトが表わ
すアドレスによりアドレス変換バッファ（６）上を検索
し、そのアドレスに格納されている変換情報のインデッ
クスフィールドと仮想アドレスの１−１１ビツトとを第
一の比較器０１で比較し一致しなかった場合、求める変
換情報はアドレス変換バッファ（６）上には存在しない
ことになる７次に、主記憶メモリ（２）上の変換テーブ
ル（３）を検索し得られた実ページアドレスを実ページ
アドレスレジスタ（７）に格納し、その実ページアドレ
スをアドレス変換バッファ（６）の実ページアドレスフ
ィールドに格納する。次に、その実ページアドレスによ
り保護キーメモ１月４）で保護キーを検索し得られた保
護キーを保護キーライトデータレジスタ（８）に格納し
、更にその保護キーをアドレス変換バッファｔ６）の保
護キーフィルタド如格納する。次に仮想アドレスの１−
１１ビツトをアドレス変換バッファ（６）のインデック
スフィールドに格納するとともに有効ビット１を格納し
次回のアドレス変換のために変換情報を幣備する。アド
レス変換モードレジスタ（イ）け１となっているので、
アドレス変換バッファ（６）の保護キーが選択され保護
キーリードデータレジスタ（社）に格納する。この格納
された保護キーは別に格納されている保護ロックと照合
され、一致した場合は第二のセレクタ（ハ）においてア
ドレス定検モードレジスタ（至）が１となっているので
、アドレス変換バッファ（６）の実ページアドレスが選
択され仮想アドレスのページ内アドレスとともに実アド
レスとして物理アドレスレジスタ（５）如格納され主記
憶メモ１月２）のアクセスが行なわれる。

〔発明が解決しようとする課題〕

従来の主記憶装置は以上のように構成されているので、
アドレス変換する仮想アドレスに対応する実アドレスが
アドレス変換バッファ（６）になｔ、−ｈ＠合、変換テ
ーブルを検索し得られた上記実アドレスにより保護キー
メモリ１４）から保護キーを得なければならず、保護キ
ーメモリ１４）を検索して保護キーが得られるまでかな
りの時間がかかシその分装喧全体の処理時間が長（なる
という問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、保護キーの検索時間を短縮することにより装
置全体の処理時間が短い主記憶装置を得ることを目的と
する。

〔課題を解決するための手段〕

この発明に係わる主記憶装置は、仮想記憶制御方式にお
ける仮想アドレスを主記憶メモリ上の実アドレスに変換
する変換テーブルと、この変換テーブルの内偵用頻度の
高い部分の写しを設けたアドレス変換バッファと、上記
主記憶メモリに対するアクセスを可能とし上記実アドレ
スに対応して設けられた保護キーを格納する保護キーメ
モリと。

この保護キーメモリの内偵用頻度の高い部分の写しを設
けた保護キーバッファと、上記仮想アドレスに基づき上
記アドレス変調バッファから上記仮想アドレスに対応す
る上記実アドレスを検索し当該実アドレスが得られなか
った場合上記変換テーブルから当該実アドレスを検索し
得られた当該実アドレスに基づき上記保護キーバッファ
から当該実アドレスに対応する上記保護キーを検索する
制卿装置とを備えてなるものである。

〔作用〕

この発明における保護キーバッファは、実アドレスと仮
想アドレスのいずれの場合にも使用できるように共用と
したので、仮想アドレスをアドレス変換する場合に保護
キーを得るために上記保護キーバッファを検索すること
ができる。

〔発明の実施例〕以下、この発明による主記憶装置の一実施例を第１図お
よび第２図に基づいて説明する。第１図は主記憶装置の
主要部の回路図を示し１図においてｆｉｌは中央処理装
置から与えられプログラム上の論理アドレスから実アド
レスにアドレス変換される仮想アドレスまたはアドレス
変換する必要のない実アドレスを保持する仮想アドレス
バスジスタである。この仮想アドレスレジスタｆｉｌは
仮想アドレスのページアドレス（ＦＡ）を格納する部分
とページ内アドレス（ＢＡ）を格納する部分とから構成
されている。（２）は主記憶メモリ（ＭＭ　）で、仮想
アドレスの内ページ部分のアドレスである仮想ページア
ドレスを実アドレスの内ページ部分の実ページアドレス
に変換する変換テーブル（３）が格納されている。（４
）は主記憶メモリ２）に対する不正なアクセスを防止す
るために別に設けた保護ロックと一致したときにアクセ
スを可能とするページ単位の保護キーが上記実ページア
ドレスに対応して格納されている保護キーメモリであろ
っ（５）は主記憶メモ１月２）および保護キーメモ１月
４）をアクセスするための実アドレスを保持する物理ア
ドレスレジスタで、そのアクセスは共通のアドレスバス
を使用するため主記憶メモリ（２）および保護キーメモ
リ（４）を同時にはアクセスできない。１６）／ｄ変検
テーブル（３）の内偵用頻度の高い部分の写しを設けた
アドレス変換バッファで、仮想ページアドレスが格納さ
れてｂる工ＮＤＸフィールドとその仮想ページアドレス
に対応する実ページアドレスが格納されているＲＡフィ
ールドと保護キーが格納されているＫＹフィールドとア
ドレス変換バッファ（６）に格納されている変換情報１
件毎を表わす各エントリが有効であることを表わす有効
ピッ）Ｖとから構成されている。このアドレス変換バッ
ファ（６）には２５６エントリが格納されており、仮想
アドレスレジスタ（１）に保持されるページアドレスの
内１２−１９ピットの８ピツトが上記２５６エントリを
指示するアドレスを形成している。（７）は上記変換テ
ーブルから得られた実ページアドレスを保持する実ペー
ジアドレスレジスタ、（８）は保護キーメモ９１４）か
ら得られた保護キーを保持する保護キーライトデータレ
ジスタである。（９）は保護キーメモリ（４）の内側用
頻度の高い部分の写しを設けた保護キーバッファで、実
ページアドレスが格納されている工ＮＤＸフィールドと
その実ページアドレスに対応する保護キーが格納されて
ｂるＫＹフィールドと各エントリが有効であることを表
わす有効ビットＶからなるＶフィールドとから構成され
ている。αｌＩは第一の比較ｌで、仮想アドレスレジス
タ（１）に保持された仮想アドレスの１−１１ビツトド
アドレス変換バツフア（６）のＩＮＤＩフィールトドを
比較し一致した場合は１を出力し一致しない場合けＯを
出力する。

０υけこの出力と有効ビットとのＡＮＤをとる第一のＡ
ＮＤゲートで、この第一のＡＮＤゲートαυの出力が１
のときが求める変換情報がアドレス変換バッファ（６）
に存在したことを表わす。Ｑ２は第二の比較器で、実ペ
ージアドレスレジスタ（７）に保持された実ページアド
レスの１−１１ビツトまたは仮想アドレスレジスタ（１
）に保持された実アドレスの１−１１ビ”７トと保護キ
ーバッファ（９）の工ＮＤＸフィールドとを比較し一致
した場合け１を出力し一致しな−ｊ＃合は０を出力する
っ０はこの出力と有効ビットとのＡＮＤをとる第二のＡ
ＮＤゲートで、この第二のＡＮＤグーＮＩ３の出力が１
のときが求める保護キーが保護キーバッファ（９）に存
在したことを表わす。＋１４１は求める変換情報がアド
レス変換バッファ（６）になく、変換テーブル（３）か
ら実ページアドレスを得てその実ページアドレスがアド
レス変換バッファ（６）に格納されたとき１となりその
実ページアドレスへのアクセスが終了したとき０となる
ミスフラグレジスタ（Ｍ）である。０！９は実ページア
ドレスレジスタ（７）に保持された実ページアドレスの
１２−１９ビツトと仮想アドレスレジスタ（１）に保持
された実ページアドレスの１２−１９ビツトの内いずれ
かを選択する第一のセレクタで。

ミスフラグレジスタａ４が１のとき前者を選択し０の時
は後者を選択するように設定されている。ｒｉＯけ実ペ
ージアドレスレジスタ（７）に保持された実ページアド
レスの１−１１ビツトと仮想アドレスレジスタ（１）に
保持された実ページアドレスの１−１１ビツトの内いず
れかを選択する第二のセレクタで。

ミスフラグレジスタＩが１のとき前者を選択し０のとき
後者を選択するように設定されている。この第二のセレ
クタ＋ｔｅで選択された信号は、第二の比較器ａｚの一
方の入力と保護キーバッファ（９）のＩＮＤＩフィール
ドに接続されている。Ｑ？ｌは保護キーバッファ（９）
のＫＹフィールドとアドレス変換バッファ（６）のＫＹ
フィールドの内いずれかを選択する第三のセレクタで２
選択用入力が１のとき保護キーバッファ４９）のＫＹフ
ィールドが選択され。

選択用入力が０のときアドレス変換バッファ（６）のＫ
Ｙフィールドが選択されるように設定されている。（１
１６は一方の入力にＮＯＴ回路０９が接続されたＯＲゲ
ートで、ＮＯＴ回路へ９が接続された入力にアドレス変
換をする場合１でアドレス変換をしない場合０となるア
ドレス変換モードレジスタ■が接続され、他の入力には
ミスフラッグレジスタ■が接続されている。ｃ２Ｄは保
護キーリードデータレジスタ勾に保持された保護キーと
保護キーメモリ（４）から読出した保護キーの内いずれ
かを選択する第四のセレクタである。？３はアドレス変
換バッファ１６）の実ページアドレスと仮想アドレスレ
ジスタ（１）に保持された実ページアドレスの内いずれ
かを選択する第五のセレクタで、アドレス変換モードレ
ジスターが１のときアドレス変換バッファ（６）の実ペ
ージアドレスを選択し０のとき仮想アドレスレジスタ（
１）に保持された実ページアドレスを選択するように設
定されている。（２）は以上述べた装置の動作を制御す
る制御装置である。

次にこのものの動作について第２図のフローチャートを
参照しながら第１図に基づいて説明する。

先ず、ステップ２５においてアドレス変換が必要かどう
かすなわちアドレス変換モードが指定されているかどう
かが判定される。

ステップ２５においてアドレス変換モードが指定されて
いない場合、ミスフラグレジスタ■が０のため第二のセ
レクタ（１Ｇは仮想アドレスレジスタ（１）からの入力
を選択しステップ２６において仮想アドレスレジスタ（
１）に保持された実アドレスの１２−１９ビツトにより
保護キーバッファ１９）の該当するアドレスが検索され
、そのアドレスにおける工ＮＤＸフィールドのデータと
仮想アドレスレジスタｔｉ＋に保持された実アドレスの
１−１１ビツトとが一致しているかどうかが第二の比較
器ａ２でチエツクされ更に第二のＡＮＤゲート（１３に
てＶフィールドが１かどうかがチエツクされる。その結
果。

第二のＡＮＤゲート０埠の出力が１のときけ保護キーバ
ッファ（９）に当該保＃＊−が存在することを表わし、
第二のＡＮＤグー［１３の出力が００ときけ当該保護キ
ーが存在しないことを表わす。

ステップ２Ｂにおいて保護ギーバツファ（９）に当該保
護キーが存在する場合にはＫＹＢヒツトであり、ミスフ
ラグレジスタＩが０でアドレス変換モードレジスタ（イ
）が０のためＯＲゲート０櫓に接続されたＮＯＴ回路ａ
９によりアドレス変換モードレジスタ翰の出力が反転さ
れてＯＲゲート（１櫓の出力は１とナリ、保護キーバッ
ファ（９）のＫＹラフールドが選択され保護キーリード
データレジスタηに保持される。

ステップ２６て・ｋいて保護キーバッファｉ９）に当該
保護キーが存在しない場合には、ステップ２Ｔにおいて
仮想アドレスレジスタ（１）に保持された実ページアド
レスに対応する当該保護キーを保護キーメモリ１４）か
ら恍出し保護キーバッファｒ９１のＫＹラフールドに格
納し、同時に仮想アドレスレジスタｆ１）に保持された
実ページアドレスの１−１１ビツトが保護キー：−ラフ
、ア１９）の工ＮＤＸフィールドに格納されるとともに
１がＶフィールドに格納される。次尾、ステップ２６の
説明で述べたように当該保護キーは保護キーリードデー
タレジスターに保持される。

ステップ２５においてアドレス変換モードが指定されて
いる場合は、ステップ２Ｂにおいて仮想アドレスレジス
タｆｉｌに保持された仮想アドレスの１２−１９ビツト
によりアドレス変換バッファ（６）の該当するアドレス
が検索され、そのアドレスにおける工ＮＤＸフィールド
のデータと仮想アドレスレジスタ（１）に保持された仮
想アドレスの１−１１ビツトとが一致しているかどうか
が第一の比較器間でチエツクされ更に第一のＡＮＤゲー
トａ１１にてＶフィールドが１かどうかがチエツクされ
る。

その結果、第一のＡＮＤグー）（ｌυの出力が１のとき
ｈアドレス変換バッファ（６）に当該変換情報が存在す
ることを表わし、第一のＡＮＤゲートｔｔｎの出力が０
のときは当該変換情報が存在しないことを表わす。

ステップ２８においてアドレス変換バッファ（６）に当
該変換情報が存在した場合にはＴＬＢヒツトであり、ミ
スフラグレジスタａ４が０でアドレス変換モードレジス
タ■が１のためＯＲゲートｌ１Ｉ１６に接壮されたＮＯ
Ｔ回路（１９によりアドレス変換モードｔｚｓ７スタ■
の出力が反転されて０となりその結果ＯＲゲートａ９の
出力けＤとなシ、アドレス変換バッファ（６）のＫＹラ
フールドが選択され保護キーリードデータレジスタ器に
保持される。

ステップ２８においてアドレス変換バッファ（６）に当
該変換情報が存在しない場合には、ステップ２９におい
て先すきスフラグレジスタα滲に１がセットされ、主記
憶メモリ（２）に格納されて−る変換テーブル１３）を
検索して仮想アドレスレジスタ（１）に保持された仮想
アドレスの仮想ページアドレスに対応する実ページアド
レスを得てその実ページアドレスを実ページアドレスレ
ジスタ（７）に保持させるとともにアドレス変換バッフ
ァ（６）のＬ（Ａフィールドに格納する。

ステップ３０においては、ステップ２９において実ペー
ジアドレスレジスタ（７）に保持された実ページアドレ
スの１２−１９ビツトがミスフラグレジスタＩが１であ
ることにより第一のセレクタａ！９で選択された保護キ
ーバッファ（９）のアドレスとして保護キーバッファ（
９）から当該保護キーが検索される。

ステップ３１においては、ステップ３０で得られたアド
レスの保護キーバッファ（９）における工ＮＤＸフィー
ルドのデータとミスフラグレジスタａ４が１であること
により第二のセレクタｌＬｅで選択された実ページアド
レスの１−１１ピツトとが一致しているかどうかが第二
９比較器α２でチエツクされ更に第二のＡＮＤゲートＱ
ｌにて■フィールドが１かどうかがチエツクされる。そ
の結果、第二のＡＮＤゲートａ［有］の出力が１のとき
は保護キーバッファ（９）に当該保護キーが存在するこ
とを表わし、第二のＡＮＤグー）（Ｉｌの出力が０のと
きは当該保護キーが存在しないことを表わす。

ステップ３１において保護キーバッファ（９）Ｋ当該保
護キーが存在する場合には、ミスフラグレジスタα４が
１でアドレス変換モードレジスタ翰が１のためＯＲゲー
ト（ＩＩに接続されたＮＯＴ回路＋１９によシアドレス
変換モードレジスターの出力が反転されて０となりその
結果ＯＲグー）ＯＦ４の出力は１と々す、保護キーバッ
ファ（９）のＫＹラフールドのデータが選択され当核保
咥キーとして保護キーリードデータレジスタ（至）に保
持される。この当該保護キーは第四のセレクタｅυにお
いてＫＹＢヒツトであることから１が入力されることに
より選択され保護キーライトデータレジスタ（８）に保
持されるとともにアドレス変換バッファ（６）のＫＹラ
フールドに格納される。同時に仮想アドレスレジスタ（
１）に保持された仮想アドレスの１−１１ピツトがアド
レス変換バッファ（６）のＩＮＤＩフィールドに格納さ
れるとともにアドレス変換バッファ（６）のＶフィール
ドに１が格納される。

ステップ３１において保護キーバッファ（９）に当該保
護キーが存在しない場合は、ステップ３２において当該
保護キーを保護キーメモリ（４）から読出し、ＫＹＢヒ
ツトでないことから第四のセレクタ＋２１１に０が入力
されることにより選択され保護キーライトデータレジス
タ（８）に保持されるとともにアドレス変換バッファ（
６）のＫＹラフールドに格納される。同時に仮想アドレ
スレジスタ（１）に保持された仮想アドレスの１−１１
ピツトがアドレス変換バッファ（６）の工ＮＤＸフィー
ルドに格納されるとともにアドレス変換バッファ（６）
のＶフィールドに１が格納される。以後は、アドレス変
換バッファ（６）のＫＹラフールドに格納された当該保
護キーが第三のセレクタ（Ｉηにより選択され保護キー
リードデータレジスタ（至）に保持される。

ステップ３３においては、別に設けられたプログラム状
態語（ＰＳＷ）（図示せず）に格納されている保護ロッ
クの内当該保護キーに対応する保護ロックと保護キーリ
ードデータレジスタ■に保持された当該保護キーとを比
較しそれらが一致するかどうかが判定される。上記保護
ロックは主記憶メモリ（２）に対する不正なアクセスを
防止し主記憶メモリ（２）を保護するために保護キーと
一対で実ページアドレスに対応して設けられている。

ステップ３３で当該保護キーとプログラム状態語に格納
された保護ロックとが一致した場合には。

ステップ３４において第五のセレクタ（ハ）においてア
ドレス変換モードレジスタ彌のデータが１の場合にはア
ドレス変換バッファ（６）のＲＡフィールドに格納され
ている実ページアドレスが選択され。

アドレス変換モードレジスタ（イ）のデータが０の場合
には仮想アドレスレジスタ（１）に保持された実ページ
アドレスが選択される。第五のセレクタ（至）において
選択された実ページアドレスは、仮想アドレスレジスタ
（１）に保持されたページ内アドレスとともに物理アド
レスレジスタ（５）に保持され主記憶メモリ（２）に対
してアクセスが行なわれる。

ステップ３４で当該保護キーとプログラム状態語に格納
された保護ロックとが一致しなかった場合にはステップ
３５でその例外処理が行なわれる。

〔発明の効果〕

以上のように、この発明によれば保護キーバッファを実
アドレスと仮想アドレスのいずれの場合にも使用できる
ように構成したので、仮想アドレスをアドレス変換する
場合保護キーを得るために上記保護キーバッファを検索
することができるので保護キーの検索時間が短縮され装
置全体の処理時間の短い主記憶装置が得られるという効
果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による主記憶装置の回路図
、第２図はその動作を示すフローチャート、第３図は従
来の主記憶装置を示す回路図である。図において、（２）は主記憶メモ１，１．＋３１は変換
テーブル、（４）は保護キーメモＩＪ、ｆ６）はアドレ
ス変換バッファ、Ｃ９）は保護バッファ、（２）は制御
装置である。なお２図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

仮想記憶制御方式における仮想アドレスを主記憶メモリ
上の実アドレスに変換する変換テーブル、この変換テー
ブルの内使用頻度の高い部分の写しを設けたアドレス変
換バッファ、上記主記憶メモリに対するアクセスを可能
とし上記実アドレスに対応して設けられた保護キーを格
納する保護キーメモリ、この保護キーメモリの内使用頻
度の高い部分の写しを設けた保護キーバッファ、上記仮
想アドレスに基づき上記アドレス変換バッファから上記
仮想アドレスに対応する上記実アドレスを検索し当該実
アドレスが得られなかつた場合上記変換テーブルから当
該実アドレスを検索し得られた当該実アドレスに基づき
上記保護キーバッファから当該実アドレスに対応する上
記保護キーを検索する制御装置を備えたことを特徴とす
る主記憶装置。