JPH0614325B2

JPH0614325B2 - リプレ−スメント方式

Info

Publication number: JPH0614325B2
Application number: JP59017354A
Authority: JP
Inventors: 直哉大野
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-02-02
Filing date: 1984-02-02
Publication date: 1994-02-23
Anticipated expiration: 2009-02-23
Also published as: JPS60163147A

Description

【発明の詳細な説明】（技術分野）本発明は、情報処理装置におけるアソシアティブ方式の
バッファについてのリプレースメント方式に関する。

（共通技術）情報処理装置においては、論理アドレスを実アドレスに
高速に変換するためのアドレス変換バッファや、主記憶
上の情報の一部を高速のバッファメモリに置くことによ
り実効的にアクセスタイムを速くするためのキャッシュ
メモリ等、高速で小容量のバッファを設けることにより
実効的な処理速度をあげる手法が一般に用いられてい
る。

バッファへのマッピングの方式としては、フルアソシア
ティブ方式，セクタ方式，セットアソシアティブ方式等
の方式が採用されているが、バッファとして小量のエン
トリしか用意できない場合には、フルアソシアティブ方
式が最もよい性能を示すことが知られている。

アソシアティブ方式のバッファは、たとえばフルアソシ
アティブ方式は、一般には連想メモリを用いて実現され
るもので、特定のバッファすべき情報の割当ては、バッ
ファのいずれのエントリに対しても可能な構成となって
いる。また、セットアソシアティブ方式の場合において
も、同一セットに属する複数のエントリ（通常コンパー
メントと呼ばれている）の間ではいずれのエントリに対
しても割当て可能となっている。

バッファに対するアクセスは次のように行われる。

即ち、ある情報に対するアクセス要求があった時点でア
ドレスが検索され、対応する情報がバッファ上のあるエ
ントリに登録されている場合には対応するエントリに対
してアクセスが行われる。

対応する情報がバッファ上に存在しない場合には、リプ
レースメント方式に従い、あるエントリを選択しこのエ
ントリに既に割当てられている情報の割当てを解除し、
ここにアクセスの要求された情報を新たに割当てること
になる。

（従来技術）割当てを解除すべきエントリを決定するためのリプレー
スメント方式としては、最も長い間アクセスの行われな
かったエントリを選択するＬＲＵ(least recently us
ed)方式、最も古く割当ての行われたエントリを選択す
るＦＩＦＯ(first in first out)方式、全くランダ
ムに選択するランダム方式等が知られている。

リプレースメント方式としては、ＬＲＵ方式が最もよい
性能を示すことが知られている。しかしＬＲＵ方式を厳
密に実現しょうとすると、各アクセス毎にバッファ上の
全エントリのアクセス情報を更新し、アクセスの行われ
た順序を常に管理する必要があり、エントリ数が大きい
場合には、時間的なオーバヘッドとハードウェアオーバ
ヘッドが大となるために、実現が困難であるという欠点
がある。

一方、FIFO方式においては各エントリを順次指定するた
めのポインタが必要となるだけで、少いハードウェアで
リプレースメントの管理を行うことができる。しかしな
がらFIFO方式の場合には、アクセス頻度の大小にかかわ
らずリプレースすべきエントリが決められるためにバッ
ファ上で必要な情報が見出される確率（以後ヒット率と
呼ぶ）がＬＲＵ方式に比べて低くなり、バッファ設置の
効果が低くなるという欠点がある。

同様に、ランダム方式においても、ヒット率がＬＲＵ方
式に比べて低いという欠点がある。更に、バッファのエ
ントリを複数のブロックに分割し、ブロック毎にLRU処
理回路を設け、ブロック間では順次選択を行う事によ
り、全体に対してLRU処理を行う場合に比べて、大幅に
回路を簡単化できることが知られている。しかしながら
この方式においても、LRU処理回路をブロック毎に設け
るために、ハードウェア量が例えばFIFO方式に比べて大
きくなるという欠統があった。更に、これらの回路がラ
ンダムロジックにより構成されるために、特に集積回路
で実現しようとする場合には、必要な面積が大きくなる
という欠点があった。

（発明の目的）本発明の目的は、バッファのエントリを複数個のバンク
に分割しリプレースメントの管理をバンク内の各エント
リ間においてはＬＲＵ方式で行ない、バンク間ではFIFO
方式で行なうことにより、比較的少量のハードウェアに
より、実効的にLRU方式に近いヒット率を実現できるリ
プレースメント方式を提供することにある。本発明の第
二の目的は、ブロック内ではＬＲＵ、ブロック間ではFI
FOでリプレースを行う方式を、比較的少量の回路で実現
することにある。

（発明の構成）本発明の装置は、複数のブロックに分割され前記ブロッ
クはそれぞれ複数のエントリを有する記憶情報手段と、
前記各ブロック内の複数のエントリの中でのアクセス順
序に対応した値を保持するエントリアクセス情報保持手
段と、前記情報記憶手段へのアクセスがあった時には前
記エントリアクセス保持手段に保持されている情報を更
新するエントリアクセス情報更新手段と、前記複数のブ
ロック中の１個のブロックを順次指定するブロック順次
手段と、前記複数のエントリの中の１つのエントリを新
たなエントリにリプレースするときには前記ブロック順
次指定手段の指定するブロックにおける前記エントリア
クセス情報保持手段の保持するエントリアクセス情報に
より指定されるエントリをリプレース対象エントリとし
て選択し、その後、次のリプレースメント処理のために
前記ブロック順次指定手段を更新する、複数ブロックに
対して共通に設けた１個のリプレースエントリ決定手段
とを含んで構成される。

（実施例）次に本発明の実施例について図面を参照して詳細に説明
する。

第１図は本発明の実施例を示すブロック図である。

第１図のリプレースメント方式は連想メモリ１と、ブロ
ックカウンタ２と、ＬＲＵ情報テーブル３と、ＬＲＵ情
報更新回路４とを含んで構成される。

連想メモリ１は、本実施例においては、１６ワード（エ
ントリ）からなっている。連想メモリ１における各ワー
ドは、キイ部とデータ部とから構成される。

キイ部には、情報のアクセスのためのキイＫと、このエ
ントリの有効性を示す有効ビット情報Ｖが置かれる。デ
ータ部には、キイＫに対応するデータＤが格納される。

連想メモリ１は、検索情報として有効ビット情報Ｖとし
て値“１”とともにキイＫとしてある値が印加される
と、連想メモリ１の全ワードについて検索が行われ、有
効ビット情報Ｖも含めて検索データと等しい内容をキイ
部としてもつワードに対応するデータＤを、検出された
ワードのアドレスＦＡ即ち一致アドレスとともに出力す
る機能をもつ一致アドレスＦＡは上位２ビットのブロッ
クアドレスＦＢＡと下位２ビットのワードアドレスＦＷ
Ａの計４ビットからなる。

また、一致アドレスＦＡで指定されるワードのデータ部
にデータＤを書込むこともできるようになっている。

連想メモリ１に格納されている１６ワードは、４個のブ
ロックに分割される。そして、４個のブロックに関して
FIFO方式によるブロック選択が行えるようにするため
に、２ビットのブロックカウンタ２が設けられる。

連想メモリ１の４個の各ブロックに格納されている４個
のワードについてのアクセスされた順序を管理するため
に、各８ビットからなる４ワードのＬＲＵ情報テーブル
３が設けられる。ＬＲＵ情報テーブル３の各ワードは各
ブロックに対応しており、ブロックカウンタ２の出力Ｒ
ＢＡあるいは連想メモリ１からの一致アドレスＦＡの上
位２ビットであるブロックアドレスＦＢＡによりアドレ
スされる。

ＬＲＵ情報テーブル３の各ワードは各２ビットからなる
４個のフィールドL0〜L3からなり、この配列順序がブロ
ック内のワードのアクセスされた順序を示している。す
なわち、Ｌ０がアクセス後の時間が最も短かいワードを
示し、Ｌ３がアクセス後の時間が最も長いワード即ち対
応するブロック内で次に追出しの対象となるワードを示
す。

ＬＲＵ情報更新回路４はＬＲＵ情報テーブル３から読出
された情報を現在アクセスの行われた２ビットのワード
アドレスＦＷＡにより更新し、その結果をＬＲＵ情報テ
ーブル３に印加しＬＲＵ情報テーブル３を更新する。

ＬＲＵ情報更新回路４は、各２ビットの４個のレジスタ
R0,R1,R2,R3をもち、各レジスタの出力は、各々２ビッ
トの比較回路C0,C1,C2,C3の一方の入力と４入力のマル
チプレクサＭＸと、隣接する番号の大なる方のレジスタ
の第１の入力とに印加されている。但しレジスタＲ０の
第１の入力にはマルチプレクサＭＸにより選択された信
号が印加される。また各レジスタＲ０〜Ｒ３には、ＬＲ
Ｕ情報テーブル３からの出力Ｌ０〜L3が各々第２の入力
として入力されている。さらに、各レジスタＲ０〜Ｒ３
には各々値０から３までの初期値が各レジスタ番号に対
応して第３の入力として印加されている。

４組の比較回路Ｃ０〜Ｃ３の他方の入力には、一致アド
レスＦＡの下位２ビットであるワードアドレスＦＷＡが
印加されている。

比較回路Ｃ０〜Ｃ３の比較結果が一致した場合に発生さ
れる一致信号Ｆ０〜Ｆ３はエンコーダENCに入力され
る。エンコードされた２ビットの出力は、マルチプレク
サＭＸに選択信号として印加され、これによりマルチプ
レクサＭＸは一致信号Fiに対応してレジスタRiの出力を
選択する。

４個のレジスタＲ０〜Ｒ３は、各々ＬＲＵ更新信号Ｕ０
〜Ｕ３により、第１の入力を、ＬＲＵ情報セット信号Ｓ
により第２の入力を、初期設定信号Ｉにより第３の入力
をそれぞれセットできるようになっている。

各レジスタＲ０〜Ｒ３のＬＲＵ更新信号Ｕ０〜Ｕ３とし
ては、次の信号が印加される。即ち、LRU更新信号Ｕ０
としては、比較回路Ｃ０〜Ｃ３での一致信号Ｆ０〜Ｆ３
の論理和が更新信号Ｕと論理積をとられたうえで印加さ
れる。同様に、ＬＲＵ更新信号Ｕ１としては、一致信号
Ｆ１〜Ｆ３の論理和が、ＬＲＵ更新信号Ｕ２としては一
致信号Ｆ２とＦ３の論理和が、ＬＲＵ更新信号Ｕ３とし
ては一致信号Ｆ３のみがそれぞれ更新信号Ｕと論理積を
とられたうえで印加されることになる。

以上の回路により、４個のレジスタＲ０〜Ｒ３に最近ア
クセスの行われた順にブロック内のワードアクセスＦＷ
Ａが格納されることになる。即ち、アクセスの行われた
（一致の検出された）ワードのアドレスＦＷＡがレジス
タＲ０にセットされレジスタＲ０の内容がレジスタＲ１
へ、レジスタＲ１の値がレジスタＲ２へと一致が検出さ
れたレジスタまでシフトされることになる。

また、連想メモリ１には、リプレースすべきエントリの
アドレスとしてブロックカウンタ２の出力２ビットＲＢ
Ａおよび、ＬＲＵ情報テーブル３のＬ３フィールドの読
出しデータ２ビットＲＷＡの計４ビットがアドレス指定
信号として印加されており、連想メモリ１は、このアド
レス指定信号で指定されるワードに対してもアクセスが
可能な構成となっている。つまりリプレースすべきエン
トリのアドレスとしてはブロックについてはブロックカ
ウンタ２によりFIFO方式で、ワードについてはＬＲＵ情
報テーブル３によりＬＲＵ方式で管理されていることと
なる。

次に、第１の実施例における動作を説明する。

ある値Ａをキイとしてバッファに対して検索要求がきた
とする。まず、このキイの値Ａが有効ビットとともに、
連想メモリ１のキイ部に印加され、連想メモリ１が検索
される。

連想メモリ１で一致が検出されたとき、即ち、対応する
情報がバッファに登録されている場合には、対応するデ
ータ部の値Ｄを読出し、これを要求元に返すとともに、
アクセス状況の更新のために次の処理を行う。即ち、一
致の検出されたワードのアドレス、即ち一致アドレスＦ
Ａの上位２ビットＦＢＡにより、ＬＲＵ情報テーブル３
を読出し、対応するブロックのＬ０〜Ｌ３の値をセット
信号ＳによりＬＲＵ更新回路３のレジスタＲ０〜Ｒ３に
セットする。セットされた各値と一致アドレスの下位２
ビットＦＷＡとが比較回路Ｃ０〜C3で比較され一致信号
Ｆ_ｘが発生される。この一致信号によりＬＲＵ更新信号
Ｕ０〜Ｕｘが発生され又マルチプレクサＭＸの選択信号
が生成される。レジスタＲ０〜Ｒ３に更新されたＬＲＵ
信号をセットした上でこの値ａ_０，ａ_１，ａ_２およびａ
_３を、ＬＲＵ情報テーブル３に書戻す。

連想メモリ１で一致が検出されない場合、即ち、対応す
る情報がバッファに登録されていない場合には、次に示
すリプレースメント処理を行う。即ち、まず、ブロック
カウンタ２の値ＲＢＡをアドレスとしてＬＲＵ情報テー
ブル３を読出す。次にブロックカウンタの値２ビットＲ
ＢＡと読出された８ビットのＬＲＵ情報の最後の２ビッ
ト即ちL3なるＲＷＡとをアドレスとして連想メモリ１の
キイ部に検索を要求されたキイの値Ａを書込み、キイの
値Ａを連想メモリ１に登録する。このあと、ブロックカ
ウンタ２をカウントアップする。このブロックカウンタ
２のカウントアップは次の登録，換言すればリプレース
メント処理の準備動作である。

このあと、他の手段により、キイの値Ａに対応するデー
タＤを得たのち、この得られた値Ｄを、キイをＡとして
一致の検出される一致アドレス、即ち、キイの値Ａが登
録された連想メモリ１のワードのデータ部に書込む。こ
のアクセスに際しても、ＬＲＵ情報テーブル３が更新さ
れる。これにより、キイＡおよびデータＤの登録が完了
し、以後キイの値Ａに対応するデータＤがバッファ上で
アクセスできることになる。

このようにして情報のリプレースメント処理はブロック
内はＬＲＵ方式によりアクセス後の時間が最も長いデー
タを対象として、ブロック間はブロックカウンタ２の指
定によりブロック順にFIFO方式によりおこなわれること
となる。

なお、バッファの初期化は次のように行われる。即ち、
連想メモリ１は、１６ワードの全ワードの有効ビットＶ
をクリアすることによりイニシャライズされる。また、
ＬＲＵ情報テーブル３は、次のようにして初期設定され
る。即ちまず、ＬＲＵ更新回路４のレジスタＲ０〜Ｒ３
に初期設定信号Ｉにより、０から３の値をレジスタ番号
に対応してセットする（これは、アクセスに関しブロッ
ク内のワード０が最新、３が最古であることを示してい
る）。次に、ＬＲＵ情報テーブル３の全ワードにＬＲＵ
更新回路４のＲ０〜Ｒ３の値を書込む。

上述のように要求された情報が、バッファ上に登録され
ていない場合に対応するデータを他の手段により得たう
えで、得られたデータをバッファ上に登録する必要があ
るが、この具体的な方法について、たとえば、アドレス
変換バッファとして使われた場合について以下に第４図
により簡単に説明する。この場合キーとしては論理アド
レスが対応しデータとしては物理アドレスが対応するこ
ととなる。

第４図においては、論理アドレスＬＡは２８ビットから
なり、上位から８ビットのセグメントアドレスＳＡ、８
ビットのセグメント内ページ・アドレスＰＡ、１２ビッ
トのページ内バイトアドレスＢＡからなっているとす
る。論理アドレスＬＡを物理アドレスに変換するための
テーブルとして、セグメントテーブルＳＴおよびページ
テーブルPTが主記憶ＭＭ上に用意される。セグメントテ
ーブルＳＴは、アドレス空間指定語ＡＳＷにその開始ア
ドレスが格納されており論理アドレス空間に含まれる各
セグメントに対応するセグメント記述子SDから構成され
る。論理アドレスＬＡのセグメントアドレスＳＡで指定
されるセグメント記述子SDiには、対応するセグメント
に含まれる全ページを管理するためのページテーブルPT
iの主記憶MM上の開始アドレスが格納されている。セグ
メント記述子SDiで指定されるページテーブルPTiの論理
アドレスＬＡのページアドレスＰＡで指定されるエント
リｊ即ち、ページ記述子PDijは、対応するページの主記
憶ＭＭ上の実アドレスを保持している。バッファに要求
された情報が格納されていない場合、即ち、アドレス変
換バッファに、要求された論理アドレスＬＡが登録され
ていない場合には、上記に従い、まず、アドレス指定語
ASWを読出し、セグメントテーブルＳＴの開始番地を得
て、論理アドレスＬＡのセグメントアドレスSAで指定さ
れるセグメントテーブルＳＴ上のセグメント記述子ＳＤ
を読出し、これで指定されるアドレスから開始するペー
ジテーブルＰＴ上の、論理アドレスＬＡのページアドレ
スＰＡで指定されるページ記述子ＰＤを得て、ここに指
定されている実ページアドレスを得る。この得れた実ア
ドレスを、キイに対応するデータとして、バッファの連
想メモリ１に登録することになる。

参考のために従来の実現方式を第２図及び第３図に示
す。従来方式においては、リプレース処理を行う回路を
各ブロック毎に保持しており、これらの回路はランダム
ロジックにより構成されているために、集積化された場
合に多くの面積が必要になる。これに対して、本発明に
おいては、エントリアクセス情報はランダムアクセスメ
モリ上に格納できるという長所がある。

この従来例においては、各ブロックにおけるＬＲＵ管理
の実施方法が第１の実施例とは異なっており、ＬＲＵ管
理回路５により実現されている。これは第１の実施例に
おけるＬＲＵ情報テーブル３とＬＲＵ情報更新回路４と
等価の機能を果すものである。第２の実施例において
は、連想メモリ１１の４個のブロックの各々がＬＲＵ情
報とともにＬＲＵ更新を行うＬＲＵ更新回路Ｂｉを内蔵
している。

第２図のリプレースメント方式は連想メモリ１と、ブロ
ックカウンタ２と、ＬＲＵ管理回路５とから構成され
る。ＬＲＵ管理回路５はデコーダDECとマルチプレクサ
ＭＸとＬＲＵ更新回路Ｂ０〜B3とからなる。

連想メモリ１で必要な情報が見出された場合には一致ブ
ロックアドレスＦＢＡがデコーダＤＥＣで解読されブロ
ックアドレスＦＢＡに対応して信号SELi（ｉ＝０〜３）
が生成されて指定のブロックのＬＲＵ更新回路Biを起動
し当該ブロックのLRUの更新を行なう。

必要情報が見出されない場合にはブロックカウンタ２の
ブロックアドレスＲＢＡの指定するＬＲＵ更新回路Biの
出力であるワードアドレスRWAiをマルチプレクサＭＸに
より選択しこのワードアドレスをリプレースすべきエン
トリのアドレスとして使用する。

第３図にＬＲＵ更新回路Biの詳細回路図を示す。第３図
のｉ番目のＬＲＵ更新回路はデコーダＤＥＣと６個のフ
リップフロップFF₀₁〜FF₂₃と、アンドゲートＡ０〜Ａ４
とエンコーダＥＮＣとから構成されている。

ＬＲＵ更新回路Biはｉ番目のブロックの４個の各エント
リＬ０〜Ｌ３のアクセス関係情報を保持し、新たなアク
セスがあった場合にはこれを更新し、更にアクセス後の
時間がもっとも長いエントリの情報を出力する機能を有
している。アクセス関係情報の保持に６個のフリップフ
ロップを使用している。フリップフロップFFjk（ｊ＜
ｋ）はエントリLjがアクセスされるときにセットされエント
リL_kがアクセスされたときにリセットされエントリL
_l（ｌ≠ｋ，ｌ≠ｊ）がアクセスされたときには従前の
値を保持してアクセス情報を更新保持する。フリップフ
ロップFFjkがセットされているときはエントリLjがエン
トリLkより後からアクセスされたことを示すこととな
る。リセットの場合はその逆を示す。このようにするこ
とによりフリップフロップFFjmがセットされフリップフ
ロップFFmkがリセットされているときにはエントリLmは
アクセス後の時間がもっとも長いエントリであることと
なる。アンドゲートＡ_０，Ａ_１，Ａ_２およびＡ_３の出力
Ｉ_０，Ｉ_１，Ｉ_２およびＩ_３はそれぞれエントリＬ_０，
Ｌ_１，Ｌ_２，Ｌ_３がアクセス後の時間がもっとも長いと
き論理“1"となり、他は論理“０”となる。

例としてｉ番目のブロックのエントリのアクセスの新し
い順をＬ_０，Ｌ_１，Ｌ_２，Ｌ_３とし、エントリＬ_２に新
たにアクセスがあった時のことを考える。当初はフリッ
プフロップFF₀₁，FF₀₂，F₀₃，F₁₂，FF₁₃，FF₂₃はすべて
セット状態にありアクセスの順序を保持している。ｉ番
目のブロックのエントリＬ_２にアクセスがあると、一致
ワードアドレスＦＷＡがデコードされ信号Ｐ_２によりフ
リップフロップFF₀₂，FF₁₂がリセットされフリップフロ
ップFF₂₃がセットされアクセス順序をＬ_２，Ｌ_０，
Ｌ_１，Ｌ_３と更新する。この状態ではアンドゲート
Ａ_０，Ａ_１，Ａ_２，Ａ_３の出力Ｉ_０，Ｉ_１，Ｉ_２，Ｉ_３
はそれぞれ論理“０"，“０"，“０"，“１”でありエ
ンコーダＥＮＣにより“11”なるワードアドレスRWAiを
出力している。

また、本実施例の説明においては、ＬＲＵ情報更新回路
が前述の動作を行うための制御回路の具体的な説明に関
しては、本発明の主旨とは直接関係がないので省略して
あるが通常知られている方法により容易に実現可能であ
ることは明らかである。

また、ＬＲＵ情報更新回路において４個のレジスタＲ０
〜Ｒ３を使用したが本発明はこれに限定されるものでは
なく、ＬＲＵ情報テーブルのメモリに対して直接処理を
行うように構成することも可能である。

また、連想メモリのワード数も１６ワードに限定される
ものでなく、たとえば、３２ワードあった場合には、各
々４ワードからなる８ブロックに分割し、３ビットのブ
ロックカウンタにより、ブロック間ではFIFOのリプレー
スメントを実現することができる。

（発明の効果）本発明にはリプレース方式としてＬＲＵ方式とFIFO方式
とを併用することにより完全ＬＲＵ方式に比し大幅にハ
ードウェア量を削減できしかもほぼ等しいヒット率をう
ることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図、第
３図は従来技術を説明するための図、第４図は各実施例
において想定するバッファによらないアドレス変換の方
式を示す変換図である。１……連想メモリ、２……ブロックカウンタ、３……Ｌ
ＲＵ情報テーブル、４……ＬＲＵ情報更新回路、５……
ＬＲＵ管理回路、Ｒ０〜Ｒ_３……レジスタ、Ｃ０〜Ｃ_３
……比較回路、ＭＸ……マルチプレクサ、Ｆ０〜Ｆ３…
…一致信号、ＥＮＣ……エンコーダ、ｕ_０〜ｕ_３……Ｌ
ＲＵ更新信号、Ｓ……ＬＲＵ情報セット信号、Ｉ……初
期設定信号、ｕ……更新信号、Ｂ_０〜Ｂ_３……ＬＲＵ更
新回路、ＤＥＣ……デコータ、FF₀₁〜FF₂₃……フリップ
フロップ、Ａ_０〜Ａ_４……アンドゲート、ＬＡ……論理
アドレス、ＳＡ……セグメントアドレス、ＰＡ……ペー
ジアドレス、ＢＡ……バイトアドレス、ＡＳＷ……アド
レス空間指定語、ＳＴ……セグメントテーブル、ＰＴ…
…ページテーブル、ＳＤ……セグメント記述子、ＰＤ…
…ページ記述子、ＭＭ……主記憶。

Claims

【特許請求の範囲】

【請求項１】複数のブロックに分割され前記ブロックは
それぞれ複数のエントリを有する記憶情報手段と、前記
各ブロック内の複数のエントリの中でのアクセスの順序
に対応した値を保持するエントリアクセス情報保持手段
と、前記情報記憶手段へのアクセスがあった時には前記
エントリアクセス保持手段に保持されている情報を更新
するエントリアクセス情報更新手段と、前記複数のブロ
ック中の１個のブロックを順次指定するブロック順次指
定手段と、前記複数のエントリの中の１つのエントリを
新たなエントリにリプレースするときには前記ブロック
順次指定手段の指定するブロックにおける前記エントリ
アクセス情報保持手段の保持するエントリアクセス情報
により指定されるエントリをリプレース対象エントリと
して選択し、その後、次のリプレースメント処理のため
に前記ブロック順次指定手段を更新する、複数ブロック
に対して共通に設けた１個のリプレースエントリ決定手
段とを含むことを特徴とするリプレースメント方式