JPH07182240A - アドレス変換を行う装置及び方法 - Google Patents
アドレス変換を行う装置及び方法Info
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- JPH07182240A JPH07182240A JP6279699A JP27969994A JPH07182240A JP H07182240 A JPH07182240 A JP H07182240A JP 6279699 A JP6279699 A JP 6279699A JP 27969994 A JP27969994 A JP 27969994A JP H07182240 A JPH07182240 A JP H07182240A
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Abstract
(57)【要約】
【目的】 仮想アドレスと物理アドレスとの間における
変換を行い、同時に複数ページ・サイズを支援する変換
メカニズムを実現するための方法及び装置を提供する。 【構成】 物理メモリの連続部分を記述するための少な
くとも１つのページ・フレーム記述子（ＰＦＤ）と、仮
想メモリの連続部分を記述するための少なくとも１つの
変換ブロック（ＴＢ）と、ハッシュ・リストとを備えて
いる。
変換を行い、同時に複数ページ・サイズを支援する変換
メカニズムを実現するための方法及び装置を提供する。 【構成】 物理メモリの連続部分を記述するための少な
くとも１つのページ・フレーム記述子（ＰＦＤ）と、仮
想メモリの連続部分を記述するための少なくとも１つの
変換ブロック（ＴＢ）と、ハッシュ・リストとを備えて
いる。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータ・システ
ムに関するものである。とりわけ、本発明は、仮想メモ
リ・コンピュータ・システムにおける仮想アドレスと物
理アドレスとの変換に関するものである。
ムに関するものである。とりわけ、本発明は、仮想メモ
リ・コンピュータ・システムにおける仮想アドレスと物
理アドレスとの変換に関するものである。
【０００２】
【従来の技術】仮想メモリは、アプリケーションに対し
て、該システムが、大形で、一様な一次メモリ（実際に
は、より小型で、断片化され、かつ、ハード・ディスク
のような二次記憶装置によって部分的にシミュレートさ
れるか、あるいは、そのいずれかである）を提供するも
のであるかのように思わせることが可能な技法である。
アプリケーションは、特殊なハードウェアによって物理
アドレスに変換（マッピング）される仮想アドレスを介
してメモリにアクセスする。ページング及びセグメンテ
ーションは、仮想メモリの一般的な２つの実施手段であ
る。
て、該システムが、大形で、一様な一次メモリ（実際に
は、より小型で、断片化され、かつ、ハード・ディスク
のような二次記憶装置によって部分的にシミュレートさ
れるか、あるいは、そのいずれかである）を提供するも
のであるかのように思わせることが可能な技法である。
アプリケーションは、特殊なハードウェアによって物理
アドレスに変換（マッピング）される仮想アドレスを介
してメモリにアクセスする。ページング及びセグメンテ
ーションは、仮想メモリの一般的な２つの実施手段であ
る。
【０００３】ページング技法を利用して仮想メモリを実
施する場合、仮想アドレス空間は、ページと呼ばれるい
くつかの固定サイズのブロックに分割され、各ページ
は、該システムにおいて利用可能な、同様のサイズの物
理ページのうち任意のページにマッピングすることが可
能である。一般に、メモリ管理ユニット（ＭＭＵ）また
はページ式メモリ管理ユニット（ＰＭＭＵ）のような特
殊メモリ管理ハードウェアが、仮想アドレスから物理ア
ドレスへのアドレス変換を実施する。このタイプのメモ
リ管理では、物理（システム）メモリに存在しないデー
タにアクセスを試みると、ＰＭＭＵが中央演算処理装置
（ＣＰＵ）に対して割り込み信号を送り、オペレーティ
ング・システムは、アプリケーションには、「分からな
い」ようにして、他の記憶装置（ハード・ディスクのよ
うな）からのデータを転送する。
施する場合、仮想アドレス空間は、ページと呼ばれるい
くつかの固定サイズのブロックに分割され、各ページ
は、該システムにおいて利用可能な、同様のサイズの物
理ページのうち任意のページにマッピングすることが可
能である。一般に、メモリ管理ユニット（ＭＭＵ）また
はページ式メモリ管理ユニット（ＰＭＭＵ）のような特
殊メモリ管理ハードウェアが、仮想アドレスから物理ア
ドレスへのアドレス変換を実施する。このタイプのメモ
リ管理では、物理（システム）メモリに存在しないデー
タにアクセスを試みると、ＰＭＭＵが中央演算処理装置
（ＣＰＵ）に対して割り込み信号を送り、オペレーティ
ング・システムは、アプリケーションには、「分からな
い」ようにして、他の記憶装置（ハード・ディスクのよ
うな）からのデータを転送する。
【０００４】仮想メモリ案の１つでは、仮想メモリ空間
から物理メモリ空間へのマッピングは１回だけしか行わ
れない。一方、他の実施例では、いくつかのアドレス空
間が設けられ、それぞれ、物理アドレス空間に対してそ
れ自体のマッピングを行うことが可能である。従って、
第１のプロセスでは、第１の仮想アドレスを利用して所
定の物理アドレスを参照することが可能であり、マルチ
プロセッサ環境において、同じＣＰＵまたは異なるＣＰ
Ｕで実行される第２のプロセスでは、第２の仮想アドレ
スによって、前記所定の物理アドレスを参照することに
なる。こうした場合、同じ物理アドレスに対応する２つ
の仮想アドレスは、「エイリアス」と呼ばれる。
から物理メモリ空間へのマッピングは１回だけしか行わ
れない。一方、他の実施例では、いくつかのアドレス空
間が設けられ、それぞれ、物理アドレス空間に対してそ
れ自体のマッピングを行うことが可能である。従って、
第１のプロセスでは、第１の仮想アドレスを利用して所
定の物理アドレスを参照することが可能であり、マルチ
プロセッサ環境において、同じＣＰＵまたは異なるＣＰ
Ｕで実行される第２のプロセスでは、第２の仮想アドレ
スによって、前記所定の物理アドレスを参照することに
なる。こうした場合、同じ物理アドレスに対応する２つ
の仮想アドレスは、「エイリアス」と呼ばれる。
【０００５】ＣＰＵには、２つ以上のサイズの仮想ペー
ジを利用して、操作可能なものもある。このため、マッ
ピングされる仮想アドレス空間の要求に最も良く合致す
るように、マッピングに利用される仮想ページ・サイズ
を選択することが可能になる。大きいページを利用する
場合、ＭＭＵにおける単一変換エントリを利用して、大
量の仮想メモリを変換することが可能である。従って、
ＭＭＵが必要とする資源が少なくなれば、結果として、
性能が向上することになる。しかし、大きいページを利
用すると、小さいページが用いられる場合には遭遇する
ことのない、メモリの断片化問題が生じることになる。
ジを利用して、操作可能なものもある。このため、マッ
ピングされる仮想アドレス空間の要求に最も良く合致す
るように、マッピングに利用される仮想ページ・サイズ
を選択することが可能になる。大きいページを利用する
場合、ＭＭＵにおける単一変換エントリを利用して、大
量の仮想メモリを変換することが可能である。従って、
ＭＭＵが必要とする資源が少なくなれば、結果として、
性能が向上することになる。しかし、大きいページを利
用すると、小さいページが用いられる場合には遭遇する
ことのない、メモリの断片化問題が生じることになる。
【０００６】
【発明が解決しようとする課題】本発明の目的は、物理
メモリにマッピングされる仮想メモリを備えたコンピュ
ータ・システムのためにアドレス変換を行うための新規
な方法および装置を提供することにある。
メモリにマッピングされる仮想メモリを備えたコンピュ
ータ・システムのためにアドレス変換を行うための新規
な方法および装置を提供することにある。
【０００７】
【課題を解決するための手段】その装置は、物理メモリ
の連続部分を記述するための少なくとも１つのページ・
フレーム記述子と、仮想メモリの連続部分を記述するた
めの少なくとも１つの変換ブロックと、ハッシュ・リス
トを備えている。
の連続部分を記述するための少なくとも１つのページ・
フレーム記述子と、仮想メモリの連続部分を記述するた
めの少なくとも１つの変換ブロックと、ハッシュ・リス
トを備えている。
【０００８】各ページ・フレーム記述子は、基底物理ア
ドレス、基底物理アドレスから始まる物理アドレス範
囲、及び、変換エントリ・ポインタを備えている。
ドレス、基底物理アドレスから始まる物理アドレス範
囲、及び、変換エントリ・ポインタを備えている。
【０００９】各変換ブロックは、基底仮想アドレス、基
底仮想アドレスから始まる仮想アドレス範囲、及び、変
換ブロックの仮想アドレス範囲のマッピングに利用され
るページ・サイズを備えている。各変換ブロックは、さ
らに、ヘッダ、及び、少なくとも１つの変換エントリも
備えている。各ヘッダは変換ブロック・ポインタを備
え、各変換エントリは逆方向ポインタを備えている。変
換ブロックの各変換エントリは、変換ブロックの仮想ア
ドレス範囲における異なる等サイズの変換範囲に対応し
ている。
底仮想アドレスから始まる仮想アドレス範囲、及び、変
換ブロックの仮想アドレス範囲のマッピングに利用され
るページ・サイズを備えている。各変換ブロックは、さ
らに、ヘッダ、及び、少なくとも１つの変換エントリも
備えている。各ヘッダは変換ブロック・ポインタを備
え、各変換エントリは逆方向ポインタを備えている。変
換ブロックの各変換エントリは、変換ブロックの仮想ア
ドレス範囲における異なる等サイズの変換範囲に対応し
ている。
【００１０】ある変換エントリの変換範囲が物理メモリ
・ページ・フレームによって指示される場合、変換エン
トリの逆方向ポインタが対応するページ・フレームを記
述したページ・フレーム記述子を指示し、このページ・
フレーム記述子の変換エントリ・ポインタが、変換エン
トリを指示する。
・ページ・フレームによって指示される場合、変換エン
トリの逆方向ポインタが対応するページ・フレームを記
述したページ・フレーム記述子を指示し、このページ・
フレーム記述子の変換エントリ・ポインタが、変換エン
トリを指示する。
【００１１】ハッシュ・リストは、複数のハッシュ・エ
ントリを備えている。各ハッシュ・エントリには、変換
ヘッダ・ポインタ、及び、ハッシュ・エントリに固有の
関連するハッシュ・インデックスが設けられている。少
なくとも１つの変換ブロックから成る仮想アドレス変換
連鎖が存在している場合、仮想アドレス変換連鎖の各変
換ブロック毎に仮想アドレス範囲があり、仮想アドレス
変換連鎖の変換ブロックにおける仮想アドレス範囲の各
仮想アドレスにハッシングを施すことによって、同じハ
ッシュ・エントリのハッシュ・インデックスを得ること
が可能になる。ハッシュ・インデックスが得られたハッ
シュ・エントリの変換ヘッダ・ポインタは、仮想アドレ
ス変換連鎖における第１の変換ブロックを指示する。仮
想アドレス変換連鎖の中に、２つ以上の変換ブロックが
ある場合、第１の変換ブロックの変換ブロック・ポイン
タが、仮想アドレス変換連鎖の第２の変換ブロックを指
示し、第１の変換ブロックを除く仮想アドレス変換連鎖
の全ての変換ブロックが、仮想アドレス変換連鎖におけ
る異なる変換ブロックの変換ブロック・ポインタによっ
て指示される。
ントリを備えている。各ハッシュ・エントリには、変換
ヘッダ・ポインタ、及び、ハッシュ・エントリに固有の
関連するハッシュ・インデックスが設けられている。少
なくとも１つの変換ブロックから成る仮想アドレス変換
連鎖が存在している場合、仮想アドレス変換連鎖の各変
換ブロック毎に仮想アドレス範囲があり、仮想アドレス
変換連鎖の変換ブロックにおける仮想アドレス範囲の各
仮想アドレスにハッシングを施すことによって、同じハ
ッシュ・エントリのハッシュ・インデックスを得ること
が可能になる。ハッシュ・インデックスが得られたハッ
シュ・エントリの変換ヘッダ・ポインタは、仮想アドレ
ス変換連鎖における第１の変換ブロックを指示する。仮
想アドレス変換連鎖の中に、２つ以上の変換ブロックが
ある場合、第１の変換ブロックの変換ブロック・ポイン
タが、仮想アドレス変換連鎖の第２の変換ブロックを指
示し、第１の変換ブロックを除く仮想アドレス変換連鎖
の全ての変換ブロックが、仮想アドレス変換連鎖におけ
る異なる変換ブロックの変換ブロック・ポインタによっ
て指示される。
【００１２】
【実施例】仮想アドレスと物理アドレスとの間における
変換を行い、同時に複数ページ・サイズを支援する変換
メカニズムを実現するための方法及び装置が開示され
る。例えば、仮想アドレスが与えられると、変換メカニ
ズムは、対応する物理アドレス（存在すれば）を提供す
る。代わりに、物理アドレスが与えられると、変換メカ
ニズムは、対応する仮想アドレス（存在すれば）を提供
する。エイリアシングが可能な場合、変換メカニズム
は、特定の物理アドレスに対する全ての仮想アドレスを
提供する。変換メカニズムは、多様なサイズのページの
１つによって、物理メモリの一部をマッピングできるよ
うにすることによって、複数ページ・サイズを支援す
る。変換メカニズムは、また、さまざまなサイズのペー
ジによって、大きい物理ページの多重マッピングを行え
るようにすることによって、複数ページ・サイズを支援
する。
変換を行い、同時に複数ページ・サイズを支援する変換
メカニズムを実現するための方法及び装置が開示され
る。例えば、仮想アドレスが与えられると、変換メカニ
ズムは、対応する物理アドレス（存在すれば）を提供す
る。代わりに、物理アドレスが与えられると、変換メカ
ニズムは、対応する仮想アドレス（存在すれば）を提供
する。エイリアシングが可能な場合、変換メカニズム
は、特定の物理アドレスに対する全ての仮想アドレスを
提供する。変換メカニズムは、多様なサイズのページの
１つによって、物理メモリの一部をマッピングできるよ
うにすることによって、複数ページ・サイズを支援す
る。変換メカニズムは、また、さまざまなサイズのペー
ジによって、大きい物理ページの多重マッピングを行え
るようにすることによって、複数ページ・サイズを支援
する。
【００１３】以下の解説では、説明のため、本発明の完
全な理解が得られるように、特定の数、材料、及び、構
成が示される。ただし、当該技術の熟練者には明らかな
ように、特定の細部にこだわらなくても、本発明の実施
は可能である。他の例においては、本発明が不必要に曖
昧にならないようにするため、周知のシステムは、略図
またはブロック図の形で示される。
全な理解が得られるように、特定の数、材料、及び、構
成が示される。ただし、当該技術の熟練者には明らかな
ように、特定の細部にこだわらなくても、本発明の実施
は可能である。他の例においては、本発明が不必要に曖
昧にならないようにするため、周知のシステムは、略図
またはブロック図の形で示される。
【００１４】ここで、図１を参照すると、複数ページ・
サイズを支援するアドレス変換メカニズムを利用した、
仮想メモリ・コンピュータ・システムの実施例が示され
ている。アドレス変換メカニズムは、変換すべき仮想ア
ドレス（ＶＡ）が与えられると、対応する物理アドレス
（ＰＡ）が存在する場合には、仮想アドレスを対応する
物理アドレスに変換する。アドレス変換メカニズムは、
変換すべき物理アドレスが与えられると、対応する仮想
アドレスが存在する場合には、物理アドレスを対応する
仮想アドレスに変換する。エイリアシングが可能な場
合、アドレス変換メカニズムは、与えられた物理アドレ
スに対応する全ての仮想アドレスを見つけることが可能
である。
サイズを支援するアドレス変換メカニズムを利用した、
仮想メモリ・コンピュータ・システムの実施例が示され
ている。アドレス変換メカニズムは、変換すべき仮想ア
ドレス（ＶＡ）が与えられると、対応する物理アドレス
（ＰＡ）が存在する場合には、仮想アドレスを対応する
物理アドレスに変換する。アドレス変換メカニズムは、
変換すべき物理アドレスが与えられると、対応する仮想
アドレスが存在する場合には、物理アドレスを対応する
仮想アドレスに変換する。エイリアシングが可能な場
合、アドレス変換メカニズムは、与えられた物理アドレ
スに対応する全ての仮想アドレスを見つけることが可能
である。
【００１５】図１のコンピュータ・システム１００にお
いて、中央演算処理装置（ＣＰＵ）１１０は、メモリ・
バス１２０のようなメモリ相互接続手段によって、一次
メモリ１３０及び二次メモリ１４０に結合されている。
コンピュータ・システム１００の実施例の場合、中央演
算処理装置１１０は、二次メモリ１４０に対するアクセ
スよりも速く、一次メモリ１３０にアクセスすることが
可能である。しかし、二次メモリ１４０は、一次メモリ
１３０よりもはるかに大きい。従って、二次メモリ１４
０は、一次メモリ１３０よりも多くのデータを保持する
ことが可能である。この実施例の場合、二次メモリ１４
０は、ページに分割され、ページは、中央演算処理装置
１１０が必要とするところに応じて、一次メモリ１３０
に対してスワップ・インまたはスワップ・アウトされ
る。こうして、中央演算処理装置１１０は、あたかも、
一次メモリ１３０の速度で、二次メモリ１４０の全ての
メモリにアクセスできるかのように、ほぼ同じ速度で、
一次メモリ１３０において利用可能なメモリより多くの
メモリにアクセスすることが可能になる。
いて、中央演算処理装置（ＣＰＵ）１１０は、メモリ・
バス１２０のようなメモリ相互接続手段によって、一次
メモリ１３０及び二次メモリ１４０に結合されている。
コンピュータ・システム１００の実施例の場合、中央演
算処理装置１１０は、二次メモリ１４０に対するアクセ
スよりも速く、一次メモリ１３０にアクセスすることが
可能である。しかし、二次メモリ１４０は、一次メモリ
１３０よりもはるかに大きい。従って、二次メモリ１４
０は、一次メモリ１３０よりも多くのデータを保持する
ことが可能である。この実施例の場合、二次メモリ１４
０は、ページに分割され、ページは、中央演算処理装置
１１０が必要とするところに応じて、一次メモリ１３０
に対してスワップ・インまたはスワップ・アウトされ
る。こうして、中央演算処理装置１１０は、あたかも、
一次メモリ１３０の速度で、二次メモリ１４０の全ての
メモリにアクセスできるかのように、ほぼ同じ速度で、
一次メモリ１３０において利用可能なメモリより多くの
メモリにアクセスすることが可能になる。
【００１６】従って、中央演算処理装置１１０が、デー
タを必要とする場合、まず、一次メモリ１３０をチェッ
クして、一次メモリ１３０に、必要なデータを納めたペ
ージが含まれているか否かを確認する。一次メモリ１３
０が必要なデータを備えていない場合、必要なデータを
納めたページは、二次メモリ１４０から一次メモリ１３
０にコピーされるので、中央演算装置１１０によるアク
セスが可能になる。
タを必要とする場合、まず、一次メモリ１３０をチェッ
クして、一次メモリ１３０に、必要なデータを納めたペ
ージが含まれているか否かを確認する。一次メモリ１３
０が必要なデータを備えていない場合、必要なデータを
納めたページは、二次メモリ１４０から一次メモリ１３
０にコピーされるので、中央演算装置１１０によるアク
セスが可能になる。
【００１７】中央演算処理装置１１０内において実行さ
れるプロセスがデータを必要とする場合、該プロセス
は、仮想アドレスを利用して、必要なデータを指定する
ことになる。アドレス変換バッファ（ＴＬＢ）１５０
は、最近、または、頻繁に用いられる仮想アドレスの小
集合に関する仮想アドレス・物理アドレス変換を納めた
ハードウェア装置である。ＴＬＢ１５０は、ハードウェ
アで実施されるので、要求された仮想アドレスの物理ア
ドレス変換を中央演算処理装置１１０に対して迅速に供
給することが可能である。ただし、ＴＬＢ１５０には、
可能性のある仮想アドレスの小集合に関する変換だけし
か含まれていない。ＴＬＢ１５０が、中央演算処理装置
１１０の要求するアドレス変換を提供することができな
い場合、別の変換メカニズムを利用して、要求されたア
ドレス変換を行うことになる。
れるプロセスがデータを必要とする場合、該プロセス
は、仮想アドレスを利用して、必要なデータを指定する
ことになる。アドレス変換バッファ（ＴＬＢ）１５０
は、最近、または、頻繁に用いられる仮想アドレスの小
集合に関する仮想アドレス・物理アドレス変換を納めた
ハードウェア装置である。ＴＬＢ１５０は、ハードウェ
アで実施されるので、要求された仮想アドレスの物理ア
ドレス変換を中央演算処理装置１１０に対して迅速に供
給することが可能である。ただし、ＴＬＢ１５０には、
可能性のある仮想アドレスの小集合に関する変換だけし
か含まれていない。ＴＬＢ１５０が、中央演算処理装置
１１０の要求するアドレス変換を提供することができな
い場合、別の変換メカニズムを利用して、要求されたア
ドレス変換を行うことになる。
【００１８】保守のため、物理アドレスから対応する全
ての仮想アドレスに変換することも可能である。例え
ば、ページが物理メモリから消去された場合、消去され
たページを指示している全ての仮想アドレスを見つける
ことができるので、対応する全ての変換テーブル・エン
トリを無効にすることが可能である。また、物理アドレ
スから仮想アドレスに変換する計算ステップが不要にな
る場合もあるが、やはり、特定の物理ページを指示する
仮想ページの位置指定を行う必要はある。例えば、特定
の物理アドレスを納めた特定の物理ページを指示する、
１つ以上の仮想ページに関連した１つ以上の属性を検査
し、あるいは、変更することが必要になる可能性があ
る。
ての仮想アドレスに変換することも可能である。例え
ば、ページが物理メモリから消去された場合、消去され
たページを指示している全ての仮想アドレスを見つける
ことができるので、対応する全ての変換テーブル・エン
トリを無効にすることが可能である。また、物理アドレ
スから仮想アドレスに変換する計算ステップが不要にな
る場合もあるが、やはり、特定の物理ページを指示する
仮想ページの位置指定を行う必要はある。例えば、特定
の物理アドレスを納めた特定の物理ページを指示する、
１つ以上の仮想ページに関連した１つ以上の属性を検査
し、あるいは、変更することが必要になる可能性があ
る。
【００１９】簡略化のため、今後明らかになるように、
物理アドレス・仮想アドレス変換を実施するための基準
を作成する毎に、該基準には、特定の物理アドレスを含
む特定の物理ページを指示する仮想ページの識別は行わ
れるが、特定の物理アドレスに対応する仮想アドレスを
実際に計算するステップは実施されない事例が含まれ
る。同様に、仮想アドレスから物理アドレスへの変換を
計算するステップは、不要であるが、特定の仮想アドレ
スを指示する変換エントリまたはページ・フレーム記述
子の位置を指定することは必要になる場合もある（例え
ば、１つ以上の属性を検査または変更するため）。やは
り、簡略化のため、今後明らかになるように、仮想アド
レス・物理アドレス変換を実施するための基準を作成す
る毎に、該基準には、特定の仮想アドレスに対応する物
理アドレスを含む物理ページの識別は行われるが、特定
の仮想アドレスに対応する物理アドレスを実際に計算す
るステップは実施されない事例が含まれる。
物理アドレス・仮想アドレス変換を実施するための基準
を作成する毎に、該基準には、特定の物理アドレスを含
む特定の物理ページを指示する仮想ページの識別は行わ
れるが、特定の物理アドレスに対応する仮想アドレスを
実際に計算するステップは実施されない事例が含まれ
る。同様に、仮想アドレスから物理アドレスへの変換を
計算するステップは、不要であるが、特定の仮想アドレ
スを指示する変換エントリまたはページ・フレーム記述
子の位置を指定することは必要になる場合もある（例え
ば、１つ以上の属性を検査または変更するため）。やは
り、簡略化のため、今後明らかになるように、仮想アド
レス・物理アドレス変換を実施するための基準を作成す
る毎に、該基準には、特定の仮想アドレスに対応する物
理アドレスを含む物理ページの識別は行われるが、特定
の仮想アドレスに対応する物理アドレスを実際に計算す
るステップは実施されない事例が含まれる。
【００２０】次に、図２を参照すると、本発明の実施例
の１つに関する階層構造が示されている。図２には、３
レベルの変換階層が示されている。ＣＰＵが、仮想アド
レスから物理アドレスへの変換を要求する毎に、レベル
Ｉによる変換が試みられる。図２において、レベルＩ
は、アドレス変換バッファ（ＴＬＢ）２２０のようなメ
モリ管理ユニット（ＭＭＵ）として示されている。上述
のように、レベルＩは、一般に、ハードウェアで実施さ
れ、小数のアドレスについて高速変換を行うことを特徴
とする。レベルＩにおいて変換可能なアドレス集合は、
必要とされる可能性の最も高い変換が、レベルＩにおい
て確実に利用できるようにするため、変換集合の構成要
素が更新されるのに応じて、動的に変化する。
の１つに関する階層構造が示されている。図２には、３
レベルの変換階層が示されている。ＣＰＵが、仮想アド
レスから物理アドレスへの変換を要求する毎に、レベル
Ｉによる変換が試みられる。図２において、レベルＩ
は、アドレス変換バッファ（ＴＬＢ）２２０のようなメ
モリ管理ユニット（ＭＭＵ）として示されている。上述
のように、レベルＩは、一般に、ハードウェアで実施さ
れ、小数のアドレスについて高速変換を行うことを特徴
とする。レベルＩにおいて変換可能なアドレス集合は、
必要とされる可能性の最も高い変換が、レベルＩにおい
て確実に利用できるようにするため、変換集合の構成要
素が更新されるのに応じて、動的に変化する。
【００２１】レベルＩＩの例としては、変換記憶バッフ
ァ（ＴＳＢ）がある。本発明の実施例の場合、ＴＳＢ
は、一次メモリによって実施される。従って、ＴＬＢ２
２０ほど速くはないが、ＴＳＢは、ＴＬＢ２２０よりも
大きい変換構成要素の集合を保持することが可能であ
る。従って、ＴＬＢ２２０が、変換を提供できない（Ｔ
ＬＢ「ミス」）場合、ＴＳＢをテストして、必要な変換
がＴＳＢに記憶されているか否かが確認される。その変
換がＴＳＢによって提供し得る（ＴＳＢ「ヒット」）場
合には、該変換は、ＣＰＵ及びアドレス変換バッファ２
２０に提供される。一方、ＴＳＢが変換を提供できない
（ＴＳＢ「ミス」）場合には、レベルＩＩＩの変換が実
施される。
ァ（ＴＳＢ）がある。本発明の実施例の場合、ＴＳＢ
は、一次メモリによって実施される。従って、ＴＬＢ２
２０ほど速くはないが、ＴＳＢは、ＴＬＢ２２０よりも
大きい変換構成要素の集合を保持することが可能であ
る。従って、ＴＬＢ２２０が、変換を提供できない（Ｔ
ＬＢ「ミス」）場合、ＴＳＢをテストして、必要な変換
がＴＳＢに記憶されているか否かが確認される。その変
換がＴＳＢによって提供し得る（ＴＳＢ「ヒット」）場
合には、該変換は、ＣＰＵ及びアドレス変換バッファ２
２０に提供される。一方、ＴＳＢが変換を提供できない
（ＴＳＢ「ミス」）場合には、レベルＩＩＩの変換が実
施される。
【００２２】レベルＩＩＩの変換は、レベルＩＩの変換
よりも遅く、総合的であることを特徴とする。一般に、
仮想メモリ・オペレーティング・システムは、データ記
憶装置に記憶された大形のソフトウェア変換テーブル
（ＢＳＴ）２８０を提供する。例えば、データ記憶装置
は、一次メモリ、二次メモリ、または、一次メモリと二
次メモリの組み合わせとして設けることが可能である。
ＢＳＴ２８０は、仮想アドレス空間から物理アドレス空
間への全ての存在する変換を含んでいる。従って、レベ
ルＩＩＩの変換は、比較的長時間を要するが、存在すれ
ば、変換を見つけ出すことができる。レベルＩＩＩの変
換を行うと、その結果は、ＣＰＵ、変換記憶バッファ、
及び、アドレス変換バッファ２２０に提供される。
よりも遅く、総合的であることを特徴とする。一般に、
仮想メモリ・オペレーティング・システムは、データ記
憶装置に記憶された大形のソフトウェア変換テーブル
（ＢＳＴ）２８０を提供する。例えば、データ記憶装置
は、一次メモリ、二次メモリ、または、一次メモリと二
次メモリの組み合わせとして設けることが可能である。
ＢＳＴ２８０は、仮想アドレス空間から物理アドレス空
間への全ての存在する変換を含んでいる。従って、レベ
ルＩＩＩの変換は、比較的長時間を要するが、存在すれ
ば、変換を見つけ出すことができる。レベルＩＩＩの変
換を行うと、その結果は、ＣＰＵ、変換記憶バッファ、
及び、アドレス変換バッファ２２０に提供される。
【００２３】図２を要約すると、レベルＩの変換は、Ｃ
ＰＵがＴＬＢ２２０のようなレベルＩのトランスレータ
に対する仮想アドレス要求（２１０）を発生すると実施
される。レベルＩの変換がうまくゆけば、レベルＩのト
ランスレータは、要求された仮想アドレス２１０に対応
する要求された物理アドレス（２３０）を提供する。
ＰＵがＴＬＢ２２０のようなレベルＩのトランスレータ
に対する仮想アドレス要求（２１０）を発生すると実施
される。レベルＩの変換がうまくゆけば、レベルＩのト
ランスレータは、要求された仮想アドレス２１０に対応
する要求された物理アドレス（２３０）を提供する。
【００２４】レベルＩの変換が失敗すると、ＴＳＢのよ
うなレベルＩＩのトランスレータに対して、仮想アドレ
ス要求２４０が行われる。レベルＩＩの変換がうまくゆ
けば、仮想アドレス要求２４０に対応する物理アドレス
２６０が、レベルＩのトランスレータに戻され、さらに
は、ＣＰＵに戻される（物理アドレス２３０）。
うなレベルＩＩのトランスレータに対して、仮想アドレ
ス要求２４０が行われる。レベルＩＩの変換がうまくゆ
けば、仮想アドレス要求２４０に対応する物理アドレス
２６０が、レベルＩのトランスレータに戻され、さらに
は、ＣＰＵに戻される（物理アドレス２３０）。
【００２５】一方、レベルＩＩの変換が失敗すると、Ｂ
ＳＴ２８０のようなレベルＩＩＩのトランスレータに仮
想アドレス要求２７０が送られる。ＢＳＴ２８０は、総
合的であるため、物理アドレス変換が存在すれば、物理
アドレス２９０としてレベルＩＩのトランスレータ（Ｔ
ＳＢ）に戻される。変換は、物理アドレス２６０として
レベルＩのトランスレータ（ＴＬＢ２２０）にも提供さ
れ、最終的には、物理アドレス２３０としてＣＰＵに供
給される。
ＳＴ２８０のようなレベルＩＩＩのトランスレータに仮
想アドレス要求２７０が送られる。ＢＳＴ２８０は、総
合的であるため、物理アドレス変換が存在すれば、物理
アドレス２９０としてレベルＩＩのトランスレータ（Ｔ
ＳＢ）に戻される。変換は、物理アドレス２６０として
レベルＩのトランスレータ（ＴＬＢ２２０）にも提供さ
れ、最終的には、物理アドレス２３０としてＣＰＵに供
給される。
【００２６】本発明の解説は、３レベルの変換を含む実
施例によって行っているが、よりレベルの多い、また
は、少ない変換を含む代替実施例も存在する。さらに、
本発明の解説は、ＢＳＴ２８０のようなレベルＩＩＩの
大形ソフトウェア変換テーブルの実施例によって行って
いるが、本発明の代替実施例には、解説の変換メカニズ
ムが、レベルＩのトランスレータとして、あるいは、よ
り可能性が高いのは、レベルＩＩのトランスレータとし
て利用されるものもある。
施例によって行っているが、よりレベルの多い、また
は、少ない変換を含む代替実施例も存在する。さらに、
本発明の解説は、ＢＳＴ２８０のようなレベルＩＩＩの
大形ソフトウェア変換テーブルの実施例によって行って
いるが、本発明の代替実施例には、解説の変換メカニズ
ムが、レベルＩのトランスレータとして、あるいは、よ
り可能性が高いのは、レベルＩＩのトランスレータとし
て利用されるものもある。
【００２７】次に、図３を参照すると、物理アドレスと
仮想アドレスとの関係が示されている。図３には、さら
に、仮想アドレス・物理アドレス変換を実施する際に用
いられる、ハッシュ・インデックスの導出が示されてい
る。図３において、物理アドレス３１０は、物理ページ
・オフセット３２０と物理ページ数３３０から構成され
るものとして示されている。物理ページは物理メモリの
連続部分である。概念としては、物理ページは、「行」
の集合に分割されるものとみなすことが可能であり、こ
の場合、行は、個々にアドレス指定可能な最小のデータ
集合を表している。物理ページ・オフセット３２０は、
所定の物理ページ内においてアドレス指定されている行
を指定する。物理ページ数３３０は、物理ページ集合の
うちからどのページが選択されているかを指定する。
仮想アドレスとの関係が示されている。図３には、さら
に、仮想アドレス・物理アドレス変換を実施する際に用
いられる、ハッシュ・インデックスの導出が示されてい
る。図３において、物理アドレス３１０は、物理ページ
・オフセット３２０と物理ページ数３３０から構成され
るものとして示されている。物理ページは物理メモリの
連続部分である。概念としては、物理ページは、「行」
の集合に分割されるものとみなすことが可能であり、こ
の場合、行は、個々にアドレス指定可能な最小のデータ
集合を表している。物理ページ・オフセット３２０は、
所定の物理ページ内においてアドレス指定されている行
を指定する。物理ページ数３３０は、物理ページ集合の
うちからどのページが選択されているかを指定する。
【００２８】物理ページは、さまざまなサイズを有する
ことが可能である。大きいページは、小さいページより
も多くの行を備えることになる。このため、所定の量の
物理メモリは、小さいページに分割するよりも、大きい
ページに分割したほうがページ数を少なくすることがで
きる。従って、小さいページの場合より、大きいページ
のほうが、物理ページ・オフセット３２０に充当される
物理アドレス３１０のビット数が多くなる。相応じて、
小さいページの場合より、大きいページのほうが、物理
ページ数３３０に充当される物理アドレス３１０のビッ
ト数が少なくなる。
ことが可能である。大きいページは、小さいページより
も多くの行を備えることになる。このため、所定の量の
物理メモリは、小さいページに分割するよりも、大きい
ページに分割したほうがページ数を少なくすることがで
きる。従って、小さいページの場合より、大きいページ
のほうが、物理ページ・オフセット３２０に充当される
物理アドレス３１０のビット数が多くなる。相応じて、
小さいページの場合より、大きいページのほうが、物理
ページ数３３０に充当される物理アドレス３１０のビッ
ト数が少なくなる。
【００２９】所定のページにおける行数が２の整数乗に
なるように制約が加えられており、所定のページ・サイ
ズに関する物理ページの総数も、やはり、２の整数乗に
なるように制約が加えられている場合、物理アドレス３
１０は、Ｋ＋Ｌビットの２進数として表すことができる
が、ここで、物理アドレス３１０のＫビットは、物理ペ
ージ数３３０を指定するために利用され、物理アドレス
３１０のＬビットは、物理ページ・オフセット３２０を
指定するために利用される。
なるように制約が加えられており、所定のページ・サイ
ズに関する物理ページの総数も、やはり、２の整数乗に
なるように制約が加えられている場合、物理アドレス３
１０は、Ｋ＋Ｌビットの２進数として表すことができる
が、ここで、物理アドレス３１０のＫビットは、物理ペ
ージ数３３０を指定するために利用され、物理アドレス
３１０のＬビットは、物理ページ・オフセット３２０を
指定するために利用される。
【００３０】物理アドレス範囲は、１つの大きいページ
またはいくつかの小さいページであるかのように取り扱
うことが可能である。実施例の１つでは、４０ビットの
物理アドレス空間が用いられる。この物理アドレス空間
は、サイズが８ＫＢの小さいページと、サイズが６４Ｋ
Ｂの大きいページを利用して、マッピングされる。この
実施例の場合、物理アドレス３１０は４０ビットの２進
数である。小さい（８ＫＢ）ページがアドレス指定され
ている場合、物理アドレス３１０の１３の最下位ビット
（ＬＳｂ）（２13＝８Ｋ）が、物理ページ・オフセット
３２０を表すことになる。物理アドレス３１０の２７の
上位ビット（ＭＳｂ）が、所定の小さいページに関する
物理ページ数３３０を表すことになる。一方、大きい
（６４ＫＢ）のページが利用されている場合、物理アド
レス３１０の１６の下位ビット（ＬＳｂ）（２16＝６４
Ｋ）が、大きいページに関する物理ページ・オフセット
３２０を提供するために利用されることになる。大きい
ページの場合、物理アドレス３１０の２４のＭＳｂを利
用して、所定の物理ページに関する所定の物理ページ数
が指定されることになる。
またはいくつかの小さいページであるかのように取り扱
うことが可能である。実施例の１つでは、４０ビットの
物理アドレス空間が用いられる。この物理アドレス空間
は、サイズが８ＫＢの小さいページと、サイズが６４Ｋ
Ｂの大きいページを利用して、マッピングされる。この
実施例の場合、物理アドレス３１０は４０ビットの２進
数である。小さい（８ＫＢ）ページがアドレス指定され
ている場合、物理アドレス３１０の１３の最下位ビット
（ＬＳｂ）（２13＝８Ｋ）が、物理ページ・オフセット
３２０を表すことになる。物理アドレス３１０の２７の
上位ビット（ＭＳｂ）が、所定の小さいページに関する
物理ページ数３３０を表すことになる。一方、大きい
（６４ＫＢ）のページが利用されている場合、物理アド
レス３１０の１６の下位ビット（ＬＳｂ）（２16＝６４
Ｋ）が、大きいページに関する物理ページ・オフセット
３２０を提供するために利用されることになる。大きい
ページの場合、物理アドレス３１０の２４のＭＳｂを利
用して、所定の物理ページに関する所定の物理ページ数
が指定されることになる。
【００３１】次に、仮想アドレス３４０に参照すると、
仮想アドレス３４０は、物理アドレス３１０の分割と同
様のやり方で、仮想ページ・オフセット３５０及び仮想
ページ数３６０に分割されることが分かる。仮想アドレ
ス３４０は、多くの異なるページ・サイズによってマッ
ピングすることが可能であるが、所定の仮想アドレスに
関するページ・サイズの選択が済むと、所定の仮想アド
レスは、いつでも、１つのページ・サイズだけでマッピ
ングすることが可能になる。所定のページ・サイズに関
して、仮想ページ・オフセット３５０は、対応する物理
ページ・オフセット３２０と等しくなる。仮想メモリ技
法は、一般に、大きい仮想アドレス空間から小さい物理
アドレス空間へのマッピングに利用されるので、所定の
ページ・サイズに関して、通常は、物理ページよりも仮
想ページのほうが多くなる。
仮想アドレス３４０は、物理アドレス３１０の分割と同
様のやり方で、仮想ページ・オフセット３５０及び仮想
ページ数３６０に分割されることが分かる。仮想アドレ
ス３４０は、多くの異なるページ・サイズによってマッ
ピングすることが可能であるが、所定の仮想アドレスに
関するページ・サイズの選択が済むと、所定の仮想アド
レスは、いつでも、１つのページ・サイズだけでマッピ
ングすることが可能になる。所定のページ・サイズに関
して、仮想ページ・オフセット３５０は、対応する物理
ページ・オフセット３２０と等しくなる。仮想メモリ技
法は、一般に、大きい仮想アドレス空間から小さい物理
アドレス空間へのマッピングに利用されるので、所定の
ページ・サイズに関して、通常は、物理ページよりも仮
想ページのほうが多くなる。
【００３２】実施例では、仮想アドレス３４０は２64の
サイズの仮想アドレス・スペースを表す６４ビットの２
進数である。サイズが８ＫＢの小ページが用いられる場
合は、仮想ページ・オフセット３５０は仮想アドレス３
４０の１３のＬＳｂとなり、仮想ページ数３６０は仮想
アドレス３４０の５１のＭＳｂとなる。同様にして、サ
イズが６４ＫＢの大ページが用いられる場合は、仮想ペ
ージ・オフセット３５０は仮想アドレス３４０の１６の
ＬＳｂとなり、仮想ページ数３６０は、仮想アドレス３
４０の４８のＭＳｂとなる。以後の詳細な説明では、別
途の注記がなされていない限り、物理アドレス・スペー
スが４０ビットであり、仮想アドレス・スペースが６４
ビットであり、大小のページ・サイズがそれぞれ６４Ｋ
Ｂと８ＫＢである実施例を説明する。別の実施例では、
仮想アドレスと物理アドレス、及び大小のページについ
て異なるサイズのものを用いることができる。更に、別
の実施例では、２つ以上のサイズを用いることができ
る。その他に、更に別の実施例では、仮想アドレス・ス
ペースよりも物理アドレスのスペースの方が大きい。
サイズの仮想アドレス・スペースを表す６４ビットの２
進数である。サイズが８ＫＢの小ページが用いられる場
合は、仮想ページ・オフセット３５０は仮想アドレス３
４０の１３のＬＳｂとなり、仮想ページ数３６０は仮想
アドレス３４０の５１のＭＳｂとなる。同様にして、サ
イズが６４ＫＢの大ページが用いられる場合は、仮想ペ
ージ・オフセット３５０は仮想アドレス３４０の１６の
ＬＳｂとなり、仮想ページ数３６０は、仮想アドレス３
４０の４８のＭＳｂとなる。以後の詳細な説明では、別
途の注記がなされていない限り、物理アドレス・スペー
スが４０ビットであり、仮想アドレス・スペースが６４
ビットであり、大小のページ・サイズがそれぞれ６４Ｋ
Ｂと８ＫＢである実施例を説明する。別の実施例では、
仮想アドレスと物理アドレス、及び大小のページについ
て異なるサイズのものを用いることができる。更に、別
の実施例では、２つ以上のサイズを用いることができ
る。その他に、更に別の実施例では、仮想アドレス・ス
ペースよりも物理アドレスのスペースの方が大きい。
【００３３】一実施例では、図５を参照して後述する方
法で、仮想アドレス３４０のＭ＋Ｎの最下位ビットから
Ｍの上位ビットを抜き出すことによってハッシュ・リス
ト・インデックスが作成される。その後、ハッシュ・リ
スト・インデックスは、仮想アドレス３４０を対応する
物理アドレス３１０に変換する場合に、ハッシュ・テー
ブルにインデックス付けするために使用される。
法で、仮想アドレス３４０のＭ＋Ｎの最下位ビットから
Ｍの上位ビットを抜き出すことによってハッシュ・リス
ト・インデックスが作成される。その後、ハッシュ・リ
スト・インデックスは、仮想アドレス３４０を対応する
物理アドレス３１０に変換する場合に、ハッシュ・テー
ブルにインデックス付けするために使用される。
【００３４】ここで図４を参照すると、サイズが異なる
３つのページの、メモリの一つの連続部分へのマッピン
グが示されている。図４では、大ページ４１２は物理メ
モリの連続部分をマッピングする。大ページ４１２は一
連の行から成っているものとみなすことができ、ページ
の各行は大ページ４１２の“上部”からのオフセットに
よって特定することができる。このような場合、大ペー
ジ・オフセット４１０は、ページ内の個々の行を特定す
るために用いられるフィールドである。すなわち、例え
ば、大ページ４１２が１６Ｋの行から成っているものと
すると、大ページ・オフセット４１０は１４ビットのフ
ィールド（２14＝１６Ｋ）となろう。
３つのページの、メモリの一つの連続部分へのマッピン
グが示されている。図４では、大ページ４１２は物理メ
モリの連続部分をマッピングする。大ページ４１２は一
連の行から成っているものとみなすことができ、ページ
の各行は大ページ４１２の“上部”からのオフセットに
よって特定することができる。このような場合、大ペー
ジ・オフセット４１０は、ページ内の個々の行を特定す
るために用いられるフィールドである。すなわち、例え
ば、大ページ４１２が１６Ｋの行から成っているものと
すると、大ページ・オフセット４１０は１４ビットのフ
ィールド（２14＝１６Ｋ）となろう。
【００３５】あるいは、大ページ４１２によってマッピ
ングされたメモリの同一部分を、２つの中間サイズのペ
ージによってマッピングすることも可能であり、その場
合、各々の中間サイズのページは大ページ４１２の半分
のサイズである。これは中間ページ０ ４２２と、中間
ページ１ ４２４によって示されている。そこで、大ペ
ージ・オフセット４１０の残りの下位ビットが、参照中
の特定の中間サイズ・ページに中間ページ・オフセット
４２０を付与する。このように、中間ページ・オフセッ
ト４２０が０の値を有し、中間ページ選択ビット４２６
も０の値を有する場合は、中間ページ０ ４２２の最初
の行がアドレス指定されることになる。これを大ページ
４１２及び大ページ・オフセット４１０と比較すると、
このような場合に大ページ４１２の最小の行も特定され
ることが理解されよう。
ングされたメモリの同一部分を、２つの中間サイズのペ
ージによってマッピングすることも可能であり、その場
合、各々の中間サイズのページは大ページ４１２の半分
のサイズである。これは中間ページ０ ４２２と、中間
ページ１ ４２４によって示されている。そこで、大ペ
ージ・オフセット４１０の残りの下位ビットが、参照中
の特定の中間サイズ・ページに中間ページ・オフセット
４２０を付与する。このように、中間ページ・オフセッ
ト４２０が０の値を有し、中間ページ選択ビット４２６
も０の値を有する場合は、中間ページ０ ４２２の最初
の行がアドレス指定されることになる。これを大ページ
４１２及び大ページ・オフセット４１０と比較すると、
このような場合に大ページ４１２の最小の行も特定され
ることが理解されよう。
【００３６】一方、中間ページ・オフセット・フィール
ドに１が記入され、中間ページ選択ビットフィールド４
２６にも１が記入されている場合は、中間ページ１ ４
２４の最後の行が、アドレス指定されているメモリの行
となろう。ページ・オフセットが全ての１を含む大ペー
ジ・オフセット４１０であるとみなされる場合、これは
大ページ４１２の最終行と対応する。
ドに１が記入され、中間ページ選択ビットフィールド４
２６にも１が記入されている場合は、中間ページ１ ４
２４の最後の行が、アドレス指定されているメモリの行
となろう。ページ・オフセットが全ての１を含む大ペー
ジ・オフセット４１０であるとみなされる場合、これは
大ページ４１２の最終行と対応する。
【００３７】従って、大ページ４１２が１６Ｋ行のメモ
リをマッピングする実施例の場合、中間ページ０ ４２
２は大ページ４１２のメモリの最初の８Ｋの行をマッピ
ングし、中間ページ１ ４２４が大ページ４１２の最後
の８Ｋの行をマッピングする。大ページ・オフセット４
１０は依然として１４ビットのフィールドである。中間
ページ・オフセット４２０、及び対応する中間ページ選
択ビット４２６とみなした場合、大ページ・オフセット
４１０の上位ビットは、中間ページ０ ４２２、又は中
間ページ１ ４２４のいずれがアドレス指定されている
かを特定する。そこで、大ページ・オフセット４１０の
１３の下位ビット（２13＝８Ｋ）は選択ビット４２６に
よって特定された中間ページの中間ページ・オフセット
４２０を付与することになる。
リをマッピングする実施例の場合、中間ページ０ ４２
２は大ページ４１２のメモリの最初の８Ｋの行をマッピ
ングし、中間ページ１ ４２４が大ページ４１２の最後
の８Ｋの行をマッピングする。大ページ・オフセット４
１０は依然として１４ビットのフィールドである。中間
ページ・オフセット４２０、及び対応する中間ページ選
択ビット４２６とみなした場合、大ページ・オフセット
４１０の上位ビットは、中間ページ０ ４２２、又は中
間ページ１ ４２４のいずれがアドレス指定されている
かを特定する。そこで、大ページ・オフセット４１０の
１３の下位ビット（２13＝８Ｋ）は選択ビット４２６に
よって特定された中間ページの中間ページ・オフセット
４２０を付与することになる。
【００３８】同様にして、大ページ４１２は４つの小サ
イズのページに分割されるものとみることができる。こ
のことは、小ページ０ ４３２、小ページ１ ４３４、
小ページ２ ４３６及び小ページ３ ４３８によって示
されている。このような場合、大ページ・オフセット４
１０は小ページ選択ビット４４０と、小ページ・オフセ
ット４３０に分割されるものとみなすことができる。大
ページ・オフセット４１０が１６ＫＢのページを特定す
る１４ビットのフィールドである例を引き続き検討する
と、大ページを４分割することによって、各々が４ＫＢ
のサイズの４つの小ページが作成される。この例では、
大ページ・オフセット４１０の２つの上位ビット（２2
＝４）によって小ページ選択ビット４４０が得られ、大
ページ・オフセット４１０の１２の下位ビット（２12＝
４Ｋ）によって、小ページ選択ビット４４０により特定
された小ページに小ページ・オフセット４３０が付与さ
れる。
イズのページに分割されるものとみることができる。こ
のことは、小ページ０ ４３２、小ページ１ ４３４、
小ページ２ ４３６及び小ページ３ ４３８によって示
されている。このような場合、大ページ・オフセット４
１０は小ページ選択ビット４４０と、小ページ・オフセ
ット４３０に分割されるものとみなすことができる。大
ページ・オフセット４１０が１６ＫＢのページを特定す
る１４ビットのフィールドである例を引き続き検討する
と、大ページを４分割することによって、各々が４ＫＢ
のサイズの４つの小ページが作成される。この例では、
大ページ・オフセット４１０の２つの上位ビット（２2
＝４）によって小ページ選択ビット４４０が得られ、大
ページ・オフセット４１０の１２の下位ビット（２12＝
４Ｋ）によって、小ページ選択ビット４４０により特定
された小ページに小ページ・オフセット４３０が付与さ
れる。
【００３９】図４には示していないが、メモリの特定の
連続部分内で異なるサイズのページを組み合わせること
も可能である。すなわち、上記とは異なり、大ページ４
１２が一つの中間ページと、２つの小ページに分割され
るものとみなすことができる。従って、例えば、大ペー
ジ４１２の最初の半分を、中間ページ０ ４２２によっ
てマッピングし、大ページ４１２の後の半分を、小ペー
ジ２ ４３６と、小ページ３ ４３８によってマッピン
グすることができる。
連続部分内で異なるサイズのページを組み合わせること
も可能である。すなわち、上記とは異なり、大ページ４
１２が一つの中間ページと、２つの小ページに分割され
るものとみなすことができる。従って、例えば、大ペー
ジ４１２の最初の半分を、中間ページ０ ４２２によっ
てマッピングし、大ページ４１２の後の半分を、小ペー
ジ２ ４３６と、小ページ３ ４３８によってマッピン
グすることができる。
【００４０】図４の例はメモリの連続部分への、ページ
サイズ毎の３つのマッピングを示しているが、特定のメ
モリ部分にそれ以上、又はそれ以下のページ・サイズを
マッピングすることが可能である。更に、各ページが２
の整数乗である行数から成っている限り、より小さいペ
ージのマッピングはより大きいページのマッピングに常
に適合する。例えば、別の実施例では、２つのページ・
サイズだけがマッピングされる。この別の実施例では、
小ページのサイズは８ＫＢであり、大ページのサイズは
６４ＫＢである。
サイズ毎の３つのマッピングを示しているが、特定のメ
モリ部分にそれ以上、又はそれ以下のページ・サイズを
マッピングすることが可能である。更に、各ページが２
の整数乗である行数から成っている限り、より小さいペ
ージのマッピングはより大きいページのマッピングに常
に適合する。例えば、別の実施例では、２つのページ・
サイズだけがマッピングされる。この別の実施例では、
小ページのサイズは８ＫＢであり、大ページのサイズは
６４ＫＢである。
【００４１】仮想メモリ・コンピュータ・システムは１
つ以上のハードウェア・ページのサイズを有することが
できる。コンピュータ・システムが一つ、又は一つ以上
のハードウェア・ページのサイズのいずれを有するにせ
よ、コンピュータ・システムは最小限のハードウェア・
ページのサイズを有している。オペレーティング・シス
テムは最小限のハードウェア・ページ・サイズと少なく
とも同じサイズのページを用いる。オペレーティング・
システムがハードウェア・ページ・サイズよりも大きい
サイズの単数又は複数のページ・サイズを用いる場合、
これらのページは充分な数の連続する同サイズのハード
ウェア・ページを互いに結合することによって構成さ
れ、必要なオペレーティング・システムのページ・サイ
ズが作成される。オペレーティング・システムのページ
は代表的には、２の整数乗と、ハードウェア・ページ・
サイズのサイズとの積である。このように、例えば、物
理メモリは、コンピュータ・システムによって４ＫＢの
サイズのハードウェア・ページへと分割されることがで
きる。ハードウェア・ページ・サイズで全ての仮想メモ
リ動作を実行するのではなく、仮想メモリのオペレーテ
ィング・システムは、ページをメモリに転送する際に実
際に使用されるより大きいページを有することができ
る。このように、実施例では、ハードウェア・ページの
サイズが４ＫＢである場合でも、仮想メモリのオペレー
ティング・システムはサイズが８ＫＢと６４ＫＢのペー
ジでの動作を実行可能である。このような場合、各々の
８ＫＢのオペレーティング・システムのページは、２つ
の連続するハードウェア・ページから成っており、各々
の６４ＫＢのオペレーティング・システムのページは、
１６の連続するハードウェア・ページから成っている。
このような実施例では、ハードウェア・サイズが４ＫＢ
の１６の連続するページを、オペレーティング・システ
ムの８ＫＢの８つの小ページ、又はオペレーティング・
システムの６４ＫＢの一つの大ページであるとみなすこ
とができる。
つ以上のハードウェア・ページのサイズを有することが
できる。コンピュータ・システムが一つ、又は一つ以上
のハードウェア・ページのサイズのいずれを有するにせ
よ、コンピュータ・システムは最小限のハードウェア・
ページのサイズを有している。オペレーティング・シス
テムは最小限のハードウェア・ページ・サイズと少なく
とも同じサイズのページを用いる。オペレーティング・
システムがハードウェア・ページ・サイズよりも大きい
サイズの単数又は複数のページ・サイズを用いる場合、
これらのページは充分な数の連続する同サイズのハード
ウェア・ページを互いに結合することによって構成さ
れ、必要なオペレーティング・システムのページ・サイ
ズが作成される。オペレーティング・システムのページ
は代表的には、２の整数乗と、ハードウェア・ページ・
サイズのサイズとの積である。このように、例えば、物
理メモリは、コンピュータ・システムによって４ＫＢの
サイズのハードウェア・ページへと分割されることがで
きる。ハードウェア・ページ・サイズで全ての仮想メモ
リ動作を実行するのではなく、仮想メモリのオペレーテ
ィング・システムは、ページをメモリに転送する際に実
際に使用されるより大きいページを有することができ
る。このように、実施例では、ハードウェア・ページの
サイズが４ＫＢである場合でも、仮想メモリのオペレー
ティング・システムはサイズが８ＫＢと６４ＫＢのペー
ジでの動作を実行可能である。このような場合、各々の
８ＫＢのオペレーティング・システムのページは、２つ
の連続するハードウェア・ページから成っており、各々
の６４ＫＢのオペレーティング・システムのページは、
１６の連続するハードウェア・ページから成っている。
このような実施例では、ハードウェア・サイズが４ＫＢ
の１６の連続するページを、オペレーティング・システ
ムの８ＫＢの８つの小ページ、又はオペレーティング・
システムの６４ＫＢの一つの大ページであるとみなすこ
とができる。
【００４２】ここで図５を参照すると、仮想アドレスか
ら物理アドレスへの変換を可能にする機構が図示されて
いる。図５の同じ機構を、物理アドレスから仮想アドレ
スへの変換にも使用できる。一つ以上の仮想アドレスを
所定の物理アドレスにマッピングできる場合は、図５の
機構を、所定の物理アドレスの全ての別名の仮想アドレ
スを決定するために使用できる。更に、図５の機構によ
って、同時に一つ以上のページ・サイズについて、物理
アドレスを仮想アドレス・マッピングへとマップするこ
とができる。その上、図５の機構によって、一つ以上の
ページ・サイズを用いて物理メモリの特定の連続部分を
同時にマッピングすることができる。
ら物理アドレスへの変換を可能にする機構が図示されて
いる。図５の同じ機構を、物理アドレスから仮想アドレ
スへの変換にも使用できる。一つ以上の仮想アドレスを
所定の物理アドレスにマッピングできる場合は、図５の
機構を、所定の物理アドレスの全ての別名の仮想アドレ
スを決定するために使用できる。更に、図５の機構によ
って、同時に一つ以上のページ・サイズについて、物理
アドレスを仮想アドレス・マッピングへとマップするこ
とができる。その上、図５の機構によって、一つ以上の
ページ・サイズを用いて物理メモリの特定の連続部分を
同時にマッピングすることができる。
【００４３】説明を容易にするため、別途指摘されない
限り、図５の説明では一貫して主要な実施例を参照す
る。一実施例では、２つのハードウェア・ページ・サイ
ズがあり、それは８ＫＢと６４ＫＢである。オペレーテ
ィング・システムのページ・サイズも２つあり、オペレ
ーティング・システムの小さいページ・サイズは、小さ
いハードウェア・ページ・サイズ（すなわち８ＫＢ）と
等しく、オペレーティング・システムの大きいページ・
サイズは、小さいハードウェア・ページ・サイズ（すな
わち６４ＫＢ）と等しい。
限り、図５の説明では一貫して主要な実施例を参照す
る。一実施例では、２つのハードウェア・ページ・サイ
ズがあり、それは８ＫＢと６４ＫＢである。オペレーテ
ィング・システムのページ・サイズも２つあり、オペレ
ーティング・システムの小さいページ・サイズは、小さ
いハードウェア・ページ・サイズ（すなわち８ＫＢ）と
等しく、オペレーティング・システムの大きいページ・
サイズは、小さいハードウェア・ページ・サイズ（すな
わち６４ＫＢ）と等しい。
【００４４】図５では、ＰＦＤ５１０、５１２及び５１
４は、情報のオペレーティング・システム・ページ（ペ
ージ・フレーム）を記憶するために使用されている物理
メモリ内の特定の連続領域を記述するために、仮想メモ
リのオペレーティング・システムによって作成される各
々のページ・フレーム記述子である。ページ・フレーム
記述子は、それが記述するページ・フレーム用の物理ア
ドレス・ベースを特定するフィールドを有している。こ
のフィールドは記述されるページ・フレームを記憶する
ために使用される物理メモリ内の連続領域の始点での物
理アドレスを含んでいる。ページ・フレーム記述子は更
に、ページ・フレームの物理アドレス範囲を特定するフ
ィールドを有している。ページ・フレーム記述子内の変
換ポインタ・フィールドは、少なくとも一つの仮想アド
レス変換が存在する場合、所定のページフレームについ
て第１の仮想アドレス変換を指示する変換ポインタを含
んでいる。特定のページ・フレーム記述子に対応する仮
想アドレスが存在しない場合は、変換ポインタはその旨
を指示する。このような事態は、例えば、ページ・フレ
ーム記述子が、そこにロードされるべきデータを未だ有
している空いたメモリを記述する場合、又は、ページ・
フレーム記述子が、そこにロードされたデータを有する
が、起動中のプロセスが目下のところデータを使用して
いないページ・フレームを記述する場合に生ずる。
４は、情報のオペレーティング・システム・ページ（ペ
ージ・フレーム）を記憶するために使用されている物理
メモリ内の特定の連続領域を記述するために、仮想メモ
リのオペレーティング・システムによって作成される各
々のページ・フレーム記述子である。ページ・フレーム
記述子は、それが記述するページ・フレーム用の物理ア
ドレス・ベースを特定するフィールドを有している。こ
のフィールドは記述されるページ・フレームを記憶する
ために使用される物理メモリ内の連続領域の始点での物
理アドレスを含んでいる。ページ・フレーム記述子は更
に、ページ・フレームの物理アドレス範囲を特定するフ
ィールドを有している。ページ・フレーム記述子内の変
換ポインタ・フィールドは、少なくとも一つの仮想アド
レス変換が存在する場合、所定のページフレームについ
て第１の仮想アドレス変換を指示する変換ポインタを含
んでいる。特定のページ・フレーム記述子に対応する仮
想アドレスが存在しない場合は、変換ポインタはその旨
を指示する。このような事態は、例えば、ページ・フレ
ーム記述子が、そこにロードされるべきデータを未だ有
している空いたメモリを記述する場合、又は、ページ・
フレーム記述子が、そこにロードされたデータを有する
が、起動中のプロセスが目下のところデータを使用して
いないページ・フレームを記述する場合に生ずる。
【００４５】ここでブロック５４０、５４２、５４４及
び５４６を参照すると、各々のブロックは仮想メモリを
物理スペースへマッピングするための変換ブロックであ
る。従って、各ブロックは仮想アドレス・スペースの連
続部分を表す。ブロック内で、仮想アドレス・スペース
の連続部分は、一つの大ページ、又は幾つかのより小さ
いページとしてマッピングされる。各変換ブロックは関
連するハッシュ・インデックスを有している。各変換ブ
ロックはヘッダと、変換エントリの配列へと分割されて
いる。主要な実施例では、大ページを表す変換ブロック
は一つの変換エントリだけを有し、一方、小ページを表
す変換ブロックは、複数の、例えば８つの変換エントリ
を有する。従って、主要な実施例では、小ページに対応
する変換ブロックには、大ページに対応する変換ブロッ
クよりも多くの記憶スペースが割当てられる。何故なら
ば、小ページの変換ブロックは大ページの変換ブロック
よりも多くの変換エントリを有しているからである。
び５４６を参照すると、各々のブロックは仮想メモリを
物理スペースへマッピングするための変換ブロックであ
る。従って、各ブロックは仮想アドレス・スペースの連
続部分を表す。ブロック内で、仮想アドレス・スペース
の連続部分は、一つの大ページ、又は幾つかのより小さ
いページとしてマッピングされる。各変換ブロックは関
連するハッシュ・インデックスを有している。各変換ブ
ロックはヘッダと、変換エントリの配列へと分割されて
いる。主要な実施例では、大ページを表す変換ブロック
は一つの変換エントリだけを有し、一方、小ページを表
す変換ブロックは、複数の、例えば８つの変換エントリ
を有する。従って、主要な実施例では、小ページに対応
する変換ブロックには、大ページに対応する変換ブロッ
クよりも多くの記憶スペースが割当てられる。何故なら
ば、小ページの変換ブロックは大ページの変換ブロック
よりも多くの変換エントリを有しているからである。
【００４６】変換ブロックのヘッダは、変換ブロックに
よってマップされる仮想アドレス・スペースの連続部分
全体に関する情報を含んでいる。これには、マップされ
るメモリ部分の基底仮想アドレスや、ブロック内の変換
エントリの数や、有効な変換エントリの数や、ブロック
内の全ての変換エントリのページ・サイズや、ブロック
内の全ての変換エントリに共通のその他の属性等のよう
な情報が含まれる。一つ以上の変換ブロックが同じハッ
シュ・インデックスと関連する場合は、ヘッダには特定
のハッシュ・インデックスと関連する次の変換ブロック
へのポインタが含まれる。
よってマップされる仮想アドレス・スペースの連続部分
全体に関する情報を含んでいる。これには、マップされ
るメモリ部分の基底仮想アドレスや、ブロック内の変換
エントリの数や、有効な変換エントリの数や、ブロック
内の全ての変換エントリのページ・サイズや、ブロック
内の全ての変換エントリに共通のその他の属性等のよう
な情報が含まれる。一つ以上の変換ブロックが同じハッ
シュ・インデックスと関連する場合は、ヘッダには特定
のハッシュ・インデックスと関連する次の変換ブロック
へのポインタが含まれる。
【００４７】各々の変換エントリは有効ビット、変換エ
ントリが利用するページのサイズを示すページ・サイズ
・インジケータ、逆方向ポインタ及び変換エントリに対
応するハードウェア・ページに特有の属性から成ってい
る。逆方向ポインタはページ・フレーム記述子を示す。
ントリが利用するページのサイズを示すページ・サイズ
・インジケータ、逆方向ポインタ及び変換エントリに対
応するハードウェア・ページに特有の属性から成ってい
る。逆方向ポインタはページ・フレーム記述子を示す。
【００４８】同じ実施例で、各々の仮想アドレスは、仮
想アドレスを使用している文脈を特定する関連する文脈
数を有する。文脈数は変換ブロックによってマップされ
る仮想アドレスの全てに共通であるので、この文脈数は
変換ブロックのヘッダに記憶されることができる。文脈
数が用いられる場合は、仮想アドレス変換は、変換ブロ
ックのヘッダに記憶された文脈数が、変換されるべき仮
想アドレスに関連する文脈と一致した場合だけ有効であ
る。この説明のため、文脈数は仮想アドレスの一部であ
るものと考えることができる。
想アドレスを使用している文脈を特定する関連する文脈
数を有する。文脈数は変換ブロックによってマップされ
る仮想アドレスの全てに共通であるので、この文脈数は
変換ブロックのヘッダに記憶されることができる。文脈
数が用いられる場合は、仮想アドレス変換は、変換ブロ
ックのヘッダに記憶された文脈数が、変換されるべき仮
想アドレスに関連する文脈と一致した場合だけ有効であ
る。この説明のため、文脈数は仮想アドレスの一部であ
るものと考えることができる。
【００４９】従って、エイリアスが可能ではない場合、
特定の物理アドレス用に仮想アドレスが存在するなら
ば、特定の物理アドレスを含むページ・フレームを記述
するページ・フレーム記述子は、変換ブロック内の変換
エントリへのポインタを含む変換ポインタ・フィールド
を有する。一方、変換ポインタによって指示される変換
エントリ内の逆方向ポインタは、ページ・フレーム記述
子を指示する。
特定の物理アドレス用に仮想アドレスが存在するなら
ば、特定の物理アドレスを含むページ・フレームを記述
するページ・フレーム記述子は、変換ブロック内の変換
エントリへのポインタを含む変換ポインタ・フィールド
を有する。一方、変換ポインタによって指示される変換
エントリ内の逆方向ポインタは、ページ・フレーム記述
子を指示する。
【００５０】この構造によって、変換が存在する場合、
特定の物理アドレス用の所定の仮想アドレスが得られ
る。この変換は、変換される物理アドレスを含むページ
・フレームを記述するページ・フレーム記述子が検知さ
れるまで、ページ・フレーム記述子を検索することによ
って行われる。この動作が行われる理由は、全てのペー
ジ・フレーム記述子が物理アドレスの基底フィールドと
範囲フィールドを有しているからである。フレーム記述
子を有効に探索するには幾つかの公知の技術がある。こ
れらの技術は公知であるので、ここでは詳細には説明し
ないが、代表的には、いくつかの種類のルックアップ・
テーブル・データ構造を実施することが含まれる。
特定の物理アドレス用の所定の仮想アドレスが得られ
る。この変換は、変換される物理アドレスを含むページ
・フレームを記述するページ・フレーム記述子が検知さ
れるまで、ページ・フレーム記述子を検索することによ
って行われる。この動作が行われる理由は、全てのペー
ジ・フレーム記述子が物理アドレスの基底フィールドと
範囲フィールドを有しているからである。フレーム記述
子を有効に探索するには幾つかの公知の技術がある。こ
れらの技術は公知であるので、ここでは詳細には説明し
ないが、代表的には、いくつかの種類のルックアップ・
テーブル・データ構造を実施することが含まれる。
【００５１】変換されるべき物理アドレスを含むページ
・フレームに対応するページ・フレーム記述子が一旦識
別されると、ページ・フレーム記述子の変換ポインタが
点検される。変換ポインタが、変換されるべき物理アド
レスに対応する仮想アドレスがないことを指示した場合
は、変換プロセスは（変換されるべきアドレスがないの
で）変換を行わずに終了する。そうではない場合は、変
換ブロック内の対応する変換エントリを検知するため
に、ページ・フレーム記述子の変換ポインタが用いられ
る。次に、変換されるべき物理アドレスに対応する仮想
アドレスを計算するのに利用される情報を導出するた
め、ブロックのヘッダをアクセスするのにヘッダインジ
ケータが利用される。例えば、主要な実施例では、ヘッ
ダは、変換ブロックが一つの大ページを記述し、一つの
変換エントリだけを有することを指示し、且つ、変換ブ
ロック用の基底仮想アドレスを供給する。変換されるべ
き物理アドレス用のページ・オフセットは、変換される
べき物理アドレスの適宜のＬＳｂ数を抜き出すことによ
って検知することができる。抜き出されるビット数は変
換エントリ用のページ・サイズによって左右される。ペ
ージ・オフセットを変換ブロックヘッダ内に記憶された
仮想基底アドレスに付加すると、変換される物理アドレ
スに対応する仮想アドレスが得られる。
・フレームに対応するページ・フレーム記述子が一旦識
別されると、ページ・フレーム記述子の変換ポインタが
点検される。変換ポインタが、変換されるべき物理アド
レスに対応する仮想アドレスがないことを指示した場合
は、変換プロセスは（変換されるべきアドレスがないの
で）変換を行わずに終了する。そうではない場合は、変
換ブロック内の対応する変換エントリを検知するため
に、ページ・フレーム記述子の変換ポインタが用いられ
る。次に、変換されるべき物理アドレスに対応する仮想
アドレスを計算するのに利用される情報を導出するた
め、ブロックのヘッダをアクセスするのにヘッダインジ
ケータが利用される。例えば、主要な実施例では、ヘッ
ダは、変換ブロックが一つの大ページを記述し、一つの
変換エントリだけを有することを指示し、且つ、変換ブ
ロック用の基底仮想アドレスを供給する。変換されるべ
き物理アドレス用のページ・オフセットは、変換される
べき物理アドレスの適宜のＬＳｂ数を抜き出すことによ
って検知することができる。抜き出されるビット数は変
換エントリ用のページ・サイズによって左右される。ペ
ージ・オフセットを変換ブロックヘッダ内に記憶された
仮想基底アドレスに付加すると、変換される物理アドレ
スに対応する仮想アドレスが得られる。
【００５２】変換ブロックが一つ以上の変換エントリを
有する場合は、変換の計算はやや複雑になる。変換ブロ
ック内の変換エントリの位置を計算するために、変換の
ヘッダインジケータを利用することができる。例えば、
ヘッダインジケータはブロックヘッダの始端へのポイン
タとして利用できる。変換エントリのメモリ・アドレス
が判明しており、ヘッダと各変換エントリのサイズも判
明しているので、変換ブロック内の変換エントリの位置
を計算することができる。あるいは、ヘッダインジケー
タは、変換ブロック内の変換エントリの位置を指示する
数であることができ、その場合は、ヘッダと各変換エン
トリのサイズが判明しているので、ヘッダの始端のメモ
リ・アドレスを計算することができる。変換されるべき
物理アドレス用のページ・オフセットは上記のように計
算することができる。しかし、この時点で、変換エント
リ数から１が減算され、その差が、単一の変換エントリ
でマップされたメモリのサイズと乗算される。次に積が
ページ・オフセットに加算され、次に、その和が変換ブ
ロックヘッダに記憶された仮想基底アドレスに加算され
て、変換されるべき物理アドレスに対応する仮想アドレ
スが算出される。
有する場合は、変換の計算はやや複雑になる。変換ブロ
ック内の変換エントリの位置を計算するために、変換の
ヘッダインジケータを利用することができる。例えば、
ヘッダインジケータはブロックヘッダの始端へのポイン
タとして利用できる。変換エントリのメモリ・アドレス
が判明しており、ヘッダと各変換エントリのサイズも判
明しているので、変換ブロック内の変換エントリの位置
を計算することができる。あるいは、ヘッダインジケー
タは、変換ブロック内の変換エントリの位置を指示する
数であることができ、その場合は、ヘッダと各変換エン
トリのサイズが判明しているので、ヘッダの始端のメモ
リ・アドレスを計算することができる。変換されるべき
物理アドレス用のページ・オフセットは上記のように計
算することができる。しかし、この時点で、変換エント
リ数から１が減算され、その差が、単一の変換エントリ
でマップされたメモリのサイズと乗算される。次に積が
ページ・オフセットに加算され、次に、その和が変換ブ
ロックヘッダに記憶された仮想基底アドレスに加算され
て、変換されるべき物理アドレスに対応する仮想アドレ
スが算出される。
【００５３】更に、エイリアスが可能である場合は、変
換エントリは別の変換ブロック（又は同じ変換ブロッ
ク）内の変換エントリに指示することができる順方向ポ
インタを有する。順方向ポインタによって指示された変
換エントリは、記述される物理ページ用の別名に対応す
る。このように、特定のページ・フレームが変換エント
リの連鎖を指示する。連鎖内の各変換エントリは、変換
されるべき物理アドレス用の一つの別名を記述する。こ
の連鎖構造によって、所定の物理アドレスに関して全て
の仮想アドレスの検索が可能になる。
換エントリは別の変換ブロック（又は同じ変換ブロッ
ク）内の変換エントリに指示することができる順方向ポ
インタを有する。順方向ポインタによって指示された変
換エントリは、記述される物理ページ用の別名に対応す
る。このように、特定のページ・フレームが変換エント
リの連鎖を指示する。連鎖内の各変換エントリは、変換
されるべき物理アドレス用の一つの別名を記述する。こ
の連鎖構造によって、所定の物理アドレスに関して全て
の仮想アドレスの検索が可能になる。
【００５４】物理アドレスから仮想アドレスへの変換方
式が図５に、ＰＦＤ５１０で開始される連鎖で示されて
いる。このように、ページ・フレーム記述子５１０によ
って記述されるページ内に、変換されるべき物理アドレ
スがあるものと想定すると、ＰＦＤ５１０内のページ・
フレーム・ポインタは、矢印５２０で示したように、ブ
ロック５４０の変換エントリＴＮ１を指示していること
が判る。変換エントリＴＮ１は、変換されるべき物理ア
ドレス用の第１の仮想アドレス変換を行う。更に、矢印
５３０によって示されるように、ブロック５４０の変換
エントリＴＮ１は、ブロック５４２の変換エントリＴＮ
３を指示するポインタを有している。矢印５３０をたど
ると、ページ・フレーム記述子５１０内の物理アドレス
をマップする第２の仮想アドレスが、ブロック５４２の
変換エントリＴＮ３内に見い出される。第３の変換があ
る場合は、変換エントリＴＮ３内のポインタは、その変
換を含む別のブロックを指示するであろう。しかし、こ
の場合は、変換エントリＴＮ３から出る矢印はない。従
って、変換連鎖（ＴＮ３）の終了が明らかになり、変換
されるべき物理アドレスに対応する全てのエイリアスが
検索されたことになる。
式が図５に、ＰＦＤ５１０で開始される連鎖で示されて
いる。このように、ページ・フレーム記述子５１０によ
って記述されるページ内に、変換されるべき物理アドレ
スがあるものと想定すると、ＰＦＤ５１０内のページ・
フレーム・ポインタは、矢印５２０で示したように、ブ
ロック５４０の変換エントリＴＮ１を指示していること
が判る。変換エントリＴＮ１は、変換されるべき物理ア
ドレス用の第１の仮想アドレス変換を行う。更に、矢印
５３０によって示されるように、ブロック５４０の変換
エントリＴＮ１は、ブロック５４２の変換エントリＴＮ
３を指示するポインタを有している。矢印５３０をたど
ると、ページ・フレーム記述子５１０内の物理アドレス
をマップする第２の仮想アドレスが、ブロック５４２の
変換エントリＴＮ３内に見い出される。第３の変換があ
る場合は、変換エントリＴＮ３内のポインタは、その変
換を含む別のブロックを指示するであろう。しかし、こ
の場合は、変換エントリＴＮ３から出る矢印はない。従
って、変換連鎖（ＴＮ３）の終了が明らかになり、変換
されるべき物理アドレスに対応する全てのエイリアスが
検索されたことになる。
【００５５】同様にして、ブロック５４０の変換エント
リＴＮ２へ向かう矢印５２２をたどることによって、次
にＴＮ２から、ブロック５４６の変換エントリＴＮ５へ
の矢印５３２を辿ることによって、ＰＦＤ５１２内に含
まれる物理アドレスの変換が可能である。第３の例とし
て、ページ・フレーム記述子５１４内に含まれる物理ア
ドレスは、ブロック５４４の変換エントリＴＮ４へ向か
う矢印５２４をたどることによって、次にブロック５４
６の変換エントリＴＮ６への矢印５３４をたどることに
よって変換可能である。
リＴＮ２へ向かう矢印５２２をたどることによって、次
にＴＮ２から、ブロック５４６の変換エントリＴＮ５へ
の矢印５３２を辿ることによって、ＰＦＤ５１２内に含
まれる物理アドレスの変換が可能である。第３の例とし
て、ページ・フレーム記述子５１４内に含まれる物理ア
ドレスは、ブロック５４４の変換エントリＴＮ４へ向か
う矢印５２４をたどることによって、次にブロック５４
６の変換エントリＴＮ６への矢印５３４をたどることに
よって変換可能である。
【００５６】大ページを表すページ・フレーム記述子は
そのマッピング・リスト上の、より小さいサイズのペー
ジのマッピングを有することができることに留意された
い。一実施例では、ページ・フレーム記述子は、異なる
ページ・サイズの各々のページ・サイズがページ・フレ
ーム記述子によって表されるサイズ未満であるか、等し
い限り、異なるページ・サイズのマッピングを有するこ
とができる。このような場合、各々の対応する変換エン
トリは同じページ・フレーム記述子を再指示するが、異
なる変換エントリはページ・フレーム記述子内の異なる
領域を再指示することができる。
そのマッピング・リスト上の、より小さいサイズのペー
ジのマッピングを有することができることに留意された
い。一実施例では、ページ・フレーム記述子は、異なる
ページ・サイズの各々のページ・サイズがページ・フレ
ーム記述子によって表されるサイズ未満であるか、等し
い限り、異なるページ・サイズのマッピングを有するこ
とができる。このような場合、各々の対応する変換エン
トリは同じページ・フレーム記述子を再指示するが、異
なる変換エントリはページ・フレーム記述子内の異なる
領域を再指示することができる。
【００５７】更に、別の実施例では、ページ・フレーム
記述子のページ・サイズよりも大きいページ・サイズの
マッピングが特定のページ・フレーム記述子のマッピン
グ・リストに存在することができる。この場合は、マッ
ピングはマッピング・リスト内のページ・サイズを上昇
せしめることによって記憶される。大きいマッピングは
第１のページ・フレーム記述子だけを再指示し、変換プ
ロセスはこの場合を処理するように修正される。
記述子のページ・サイズよりも大きいページ・サイズの
マッピングが特定のページ・フレーム記述子のマッピン
グ・リストに存在することができる。この場合は、マッ
ピングはマッピング・リスト内のページ・サイズを上昇
せしめることによって記憶される。大きいマッピングは
第１のページ・フレーム記述子だけを再指示し、変換プ
ロセスはこの場合を処理するように修正される。
【００５８】前述したように、図５の変換機構は、仮想
アドレスを物理アドレスに変換するためにも利用でき
る。これはハッシュ・リスト５６０によって行われる。
ハッシュ・リスト５６０はハッシュエントリ（ＨＥ0-F
）から成っている。各ハッシュエントリは空である
か、又は変換ブロックを指示するポインタを含んでい
る。
アドレスを物理アドレスに変換するためにも利用でき
る。これはハッシュ・リスト５６０によって行われる。
ハッシュ・リスト５６０はハッシュエントリ（ＨＥ0-F
）から成っている。各ハッシュエントリは空である
か、又は変換ブロックを指示するポインタを含んでい
る。
【００５９】ハッシュ・リストは、充分に大きい数の変
換ブロックを指定するのに充分な大きさのものが選択さ
れる。図５の例では、ハッシュ・リスト５６０は１６の
エントリを有しており、従って、ハッシュ・リストへの
インデックスは４ビット（２4 ＝１６）によって指定さ
れることになる。ほとんどの実施例で、より大きいハッ
シュ・リストが使用される。しかし、この例では、説明
を簡単にするために１６のエントリを有するハッシュ・
リストが使用される。主要な実施例では、変換ブロック
は、一つのエントリを有する大ページ変換ブロックであ
れ、８つのエントリを有する小ページ変換ブロックであ
れ、６４ＫＢをマップする。６４ＫＢは１６ビットの２
進数（２16＝６４Ｋ）によって表すことができるので、
ハッシュ・インデックスは、変換されるべき仮想アドレ
スの２０の（すなわち１６プラス４の）下位ビットか
ら、４つの上位ビットを抜き出すことによって、変換さ
れるべき仮想アドレスから作成されることになる。この
ように、図３を簡単に参照すると、一実施例では、Ｎは
１６に等しく、Ｍは４に等しいことが理解されよう。
換ブロックを指定するのに充分な大きさのものが選択さ
れる。図５の例では、ハッシュ・リスト５６０は１６の
エントリを有しており、従って、ハッシュ・リストへの
インデックスは４ビット（２4 ＝１６）によって指定さ
れることになる。ほとんどの実施例で、より大きいハッ
シュ・リストが使用される。しかし、この例では、説明
を簡単にするために１６のエントリを有するハッシュ・
リストが使用される。主要な実施例では、変換ブロック
は、一つのエントリを有する大ページ変換ブロックであ
れ、８つのエントリを有する小ページ変換ブロックであ
れ、６４ＫＢをマップする。６４ＫＢは１６ビットの２
進数（２16＝６４Ｋ）によって表すことができるので、
ハッシュ・インデックスは、変換されるべき仮想アドレ
スの２０の（すなわち１６プラス４の）下位ビットか
ら、４つの上位ビットを抜き出すことによって、変換さ
れるべき仮想アドレスから作成されることになる。この
ように、図３を簡単に参照すると、一実施例では、Ｎは
１６に等しく、Ｍは４に等しいことが理解されよう。
【００６０】図５を再び参照すると、ハッシュ・インデ
ックスは空である場合も、空でない場合もあるハッシュ
・エントリを含むハッシュ・リスト内にインデックス付
けする。ハッシュ・エントリのポインタが空である場合
は、変換されるべき仮想アドレスに対応する物理アドレ
スはない。そこで第１の変換ブロックが点検され、変換
されるべき仮想アドレスが第１の変換ブロック内に含ま
れているか否かが判定される。変換ブロックの範囲は、
（ヘッダ内に記憶された）基底仮想アドレスで始まり、
変換ブロックのエントリの最大数と、ブロック内の個々
の変換エントリによって記述されるメモリのサイズとの
乗算した値だけ継続する。変換されるべき仮想アドレス
がこの範囲内にある場合は、変換されるべき仮想アドレ
スを含むとみられる第１の変換ブロックの変換エントリ
が点検されて、それが有効な変換エントリであるか否か
が判定される。それが有効な変換エントリではない場合
は、変換は存在しない。しかし、変換エントリが有効で
ある場合は、変換されるべき仮想アドレス用の物理アド
レスは、第１変換ブロックのヘッダ、変換エントリ及び
変換エントリの逆方向ポインタによって指示されるペー
ジ・フレーム・エントリに含まれる情報から計算するこ
とができ、仮想アドレスから物理アドレスへの変換が達
成されていることになる。
ックスは空である場合も、空でない場合もあるハッシュ
・エントリを含むハッシュ・リスト内にインデックス付
けする。ハッシュ・エントリのポインタが空である場合
は、変換されるべき仮想アドレスに対応する物理アドレ
スはない。そこで第１の変換ブロックが点検され、変換
されるべき仮想アドレスが第１の変換ブロック内に含ま
れているか否かが判定される。変換ブロックの範囲は、
（ヘッダ内に記憶された）基底仮想アドレスで始まり、
変換ブロックのエントリの最大数と、ブロック内の個々
の変換エントリによって記述されるメモリのサイズとの
乗算した値だけ継続する。変換されるべき仮想アドレス
がこの範囲内にある場合は、変換されるべき仮想アドレ
スを含むとみられる第１の変換ブロックの変換エントリ
が点検されて、それが有効な変換エントリであるか否か
が判定される。それが有効な変換エントリではない場合
は、変換は存在しない。しかし、変換エントリが有効で
ある場合は、変換されるべき仮想アドレス用の物理アド
レスは、第１変換ブロックのヘッダ、変換エントリ及び
変換エントリの逆方向ポインタによって指示されるペー
ジ・フレーム・エントリに含まれる情報から計算するこ
とができ、仮想アドレスから物理アドレスへの変換が達
成されていることになる。
【００６１】一方、第１変換ブロック（すなわちハッシ
ュ・リスト・エントリによって指示された変換ブロッ
ク）が変換されるべき仮想アドレスに対応しない場合
は、第１変換ブロックのヘッダが点検されて、ヘッダが
空のポインタを含んでいるか、又は別の変換ブロックへ
のポインタを含んでいるかが判定される。他方、ヘッダ
が第２の変換ブロックへのポインタを含んでいる場合
は、第２の変換ブロックが点検されて、それが変換され
るべき仮想アドレスに対応するか否かが判定される。こ
のプロセスは、変換が達成され、有効ではない変換エン
トリ内で変換されるべき仮想アドレスを含む変換ブロッ
クが検知され、又は、変換連鎖を出るまで反復される。
ュ・リスト・エントリによって指示された変換ブロッ
ク）が変換されるべき仮想アドレスに対応しない場合
は、第１変換ブロックのヘッダが点検されて、ヘッダが
空のポインタを含んでいるか、又は別の変換ブロックへ
のポインタを含んでいるかが判定される。他方、ヘッダ
が第２の変換ブロックへのポインタを含んでいる場合
は、第２の変換ブロックが点検されて、それが変換され
るべき仮想アドレスに対応するか否かが判定される。こ
のプロセスは、変換が達成され、有効ではない変換エン
トリ内で変換されるべき仮想アドレスを含む変換ブロッ
クが検知され、又は、変換連鎖を出るまで反復される。
【００６２】仮想アドレスから物理アドレスへの変換プ
ロセスは、物理アドレスから仮想アドレスへの変換プロ
セスと相反形である。仮想アドレスを物理アドレスに変
換する場合、変換ブロックと、変換されるべき仮想アド
レスを含む仮想アドレス範囲を記述するブロック内の変
換エントリとを検知するために、変換ブロックのヘッダ
の情報が利用される。変換エントリに対応するページ・
フレーム記述子を位置決めするために、変換エントリの
逆方向ポインタが利用される。そこで、ページ・フレー
ムの物理基底アドレスを物理ページ・オフセットに加算
することによって、物理アドレスが作成される。
ロセスは、物理アドレスから仮想アドレスへの変換プロ
セスと相反形である。仮想アドレスを物理アドレスに変
換する場合、変換ブロックと、変換されるべき仮想アド
レスを含む仮想アドレス範囲を記述するブロック内の変
換エントリとを検知するために、変換ブロックのヘッダ
の情報が利用される。変換エントリに対応するページ・
フレーム記述子を位置決めするために、変換エントリの
逆方向ポインタが利用される。そこで、ページ・フレー
ムの物理基底アドレスを物理ページ・オフセットに加算
することによって、物理アドレスが作成される。
【００６３】仮想アドレスから物理アドレスへの変換プ
ロセスが２つの例について図５に示されている。第１の
例では、変換されるべき仮想アドレスから抜き出された
ハッシュ・インデックスは、ハッシュ・リスト５６０の
ハッシュ・エントリＨＥ4 である。ＨＥ4 を点検するこ
とによって、（矢印５７２で示すように）ブロック５４
０のヘッダ５５０が検知される。次に、変換ブロック５
４０のヘッダ５５０が点検されて、変換ブロック５４０
が変換中の仮想アドレスを含むアドレス・スペースに対
応するか否かが判定される。対応せず、適宜の変換エン
トリが有効である場合は、変換が検知され、適宜の変換
エントリからの逆方向ポインタを、変換されるべき仮想
アドレスの物理アドレスを含むＰＦＤへと逆に指示する
ことができる。対応しており、適宜の変換エントリが有
効ではない場合は、変換は存在しない。このように、変
換されるべき仮想アドレスが変換エントリＴＮ１と関連
するアドレス・スペース内に含まれている場合は、逆方
向ポインタ５２１がＰＦＤ５１０へと逆に指示しよう。
一方、変換されるべき仮想アドレスが、変換エントリＴ
Ｎ２と関連するアドレス・スペース内に含まれている場
合は、逆方向ポインタ５２３がＰＦＤ５１２へと逆に指
示しよう。変換ブロック５５０が、変換中の仮想アドレ
スを含むアドレス・スペースと対応しない場合は、ヘッ
ダ５５０内のポインタは変換ブロック５４４へと指示す
る。変換ブロック５４４は同じハッシュ・インデックス
を有する別の仮想アドレス・マッピングである。次に、
この仮想アドレス・マッピングが点検されて、このマッ
ピングが変換されるべき仮想アドレスを含むか否かが判
定される。再度、含んでおり、適宜の変換エントリが有
効である場合は、変換が検知されたことになる。含んで
いるが、適宜の変換エントリが有効ではない場合は、変
換は存在せず、逆方向ポインタ５２５はＴＮ４から逆に
ＰＦＤ５１４へと指示することができる。変換ブロック
５４４が、変換される仮想アドレスを含むアドレス・ス
ペースに対応しない場合は、ヘッダ５５４用のポインタ
が空であるので、検知されるべきその他の仮想アドレス
・マッピングは存在せず、変換されるべき所定の仮想ア
ドレスには変換は存在しない。
ロセスが２つの例について図５に示されている。第１の
例では、変換されるべき仮想アドレスから抜き出された
ハッシュ・インデックスは、ハッシュ・リスト５６０の
ハッシュ・エントリＨＥ4 である。ＨＥ4 を点検するこ
とによって、（矢印５７２で示すように）ブロック５４
０のヘッダ５５０が検知される。次に、変換ブロック５
４０のヘッダ５５０が点検されて、変換ブロック５４０
が変換中の仮想アドレスを含むアドレス・スペースに対
応するか否かが判定される。対応せず、適宜の変換エン
トリが有効である場合は、変換が検知され、適宜の変換
エントリからの逆方向ポインタを、変換されるべき仮想
アドレスの物理アドレスを含むＰＦＤへと逆に指示する
ことができる。対応しており、適宜の変換エントリが有
効ではない場合は、変換は存在しない。このように、変
換されるべき仮想アドレスが変換エントリＴＮ１と関連
するアドレス・スペース内に含まれている場合は、逆方
向ポインタ５２１がＰＦＤ５１０へと逆に指示しよう。
一方、変換されるべき仮想アドレスが、変換エントリＴ
Ｎ２と関連するアドレス・スペース内に含まれている場
合は、逆方向ポインタ５２３がＰＦＤ５１２へと逆に指
示しよう。変換ブロック５５０が、変換中の仮想アドレ
スを含むアドレス・スペースと対応しない場合は、ヘッ
ダ５５０内のポインタは変換ブロック５４４へと指示す
る。変換ブロック５４４は同じハッシュ・インデックス
を有する別の仮想アドレス・マッピングである。次に、
この仮想アドレス・マッピングが点検されて、このマッ
ピングが変換されるべき仮想アドレスを含むか否かが判
定される。再度、含んでおり、適宜の変換エントリが有
効である場合は、変換が検知されたことになる。含んで
いるが、適宜の変換エントリが有効ではない場合は、変
換は存在せず、逆方向ポインタ５２５はＴＮ４から逆に
ＰＦＤ５１４へと指示することができる。変換ブロック
５４４が、変換される仮想アドレスを含むアドレス・ス
ペースに対応しない場合は、ヘッダ５５４用のポインタ
が空であるので、検知されるべきその他の仮想アドレス
・マッピングは存在せず、変換されるべき所定の仮想ア
ドレスには変換は存在しない。
【００６４】同様にして、変換されるべき第２の仮想ア
ドレスから抜き出されたハッシュ・インデックスは、ハ
ッシュ・リスト５６０のハッシュエントリＨＥc であ
る。ハッシュエントリＨＥc は（矢印５７４に示すよう
に）ヘッダ５５２を指示し、逆方向ポインタ５３１は変
換エントリＴＮ３からＰＦＤ５１０を指示する。一方、
ブロック５４２のヘッダ５５２は、（矢印５８４で示す
ように）ブロック５４６のヘッダ５５６へのポインタを
含み、逆方向ポインタ５３３と５３５は、変換エントリ
ＴＮ５及びＴＮ６から、ＰＦＤ５１２と５１４をそれぞ
れ指示する。図５では逆方向ポインタは常に変換エント
リからＰＦＤへと指示するものの、別の実施例では、変
換エントリＴＮ３のポインタ５３１のような逆方向ポイ
ンタは、ＴＮ１のような変換エントリを指示できること
に留意されたい。このような場合、ＴＮ３からの逆方向
ポインタはＴＮ１に指示し、次に、変換エントリＴＮ１
の逆方向ポインタ５２１はＰＦＤ５１０を指示すること
になろう。
ドレスから抜き出されたハッシュ・インデックスは、ハ
ッシュ・リスト５６０のハッシュエントリＨＥc であ
る。ハッシュエントリＨＥc は（矢印５７４に示すよう
に）ヘッダ５５２を指示し、逆方向ポインタ５３１は変
換エントリＴＮ３からＰＦＤ５１０を指示する。一方、
ブロック５４２のヘッダ５５２は、（矢印５８４で示す
ように）ブロック５４６のヘッダ５５６へのポインタを
含み、逆方向ポインタ５３３と５３５は、変換エントリ
ＴＮ５及びＴＮ６から、ＰＦＤ５１２と５１４をそれぞ
れ指示する。図５では逆方向ポインタは常に変換エント
リからＰＦＤへと指示するものの、別の実施例では、変
換エントリＴＮ３のポインタ５３１のような逆方向ポイ
ンタは、ＴＮ１のような変換エントリを指示できること
に留意されたい。このような場合、ＴＮ３からの逆方向
ポインタはＴＮ１に指示し、次に、変換エントリＴＮ１
の逆方向ポインタ５２１はＰＦＤ５１０を指示すること
になろう。
【００６５】このように、図５に示した変換機構は２つ
の方法でアクセス可能なデータ構造を提示する。第１の
方法では、ハッシュ・リストへのインデックスで開始す
ることによって、データ構造をアクセスして、変換され
るべき仮想アドレス用の物理アドレス変換を行うことが
できる。第２の方法では、ページ・フレーム記述子で開
始することによって、データ構造をアクセスして、所定
の物理アドレスに対応する全ての仮想アドレス変換を行
うことができる。
の方法でアクセス可能なデータ構造を提示する。第１の
方法では、ハッシュ・リストへのインデックスで開始す
ることによって、データ構造をアクセスして、変換され
るべき仮想アドレス用の物理アドレス変換を行うことが
できる。第２の方法では、ページ・フレーム記述子で開
始することによって、データ構造をアクセスして、所定
の物理アドレスに対応する全ての仮想アドレス変換を行
うことができる。
【００６６】一実施例では、変換ブロックは、仮想メモ
リのオペレーティング・システムによって用いられる全
てのページ・サイズをマッピングするのに充分な大きさ
であるように選択された。このような場合、変換が存在
する場合は、図５の変換機構は常に第１のハッシュで変
換を行う。所定の変換ブロックによってマップされるメ
モリのサイズが、各変換ブロックが有効な変換エントリ
で密集するように選択され、又、最も普及したページ・
サイズを変換ブロックでマッピングできる場合に、図５
の変換機構は最も効率よく動作する。別の実施例では、
多重のハッシュ機能が用いられる。このように、例え
ば、小ページ変換ブロックだけが、（８つではなく）４
つの変換変換エントリを有するように一実施例を変更し
たものと想定してみる。この別の実施例では、小ページ
変換ブロックは３２ＫＢの仮想アドレス・スペースをマ
ップすることができ、大ページ・アドレス・ブロックは
依然として６４ＫＢのアドレス・スペースをマップする
であろう。このように、大ページ変換ブロックのアドレ
ス・スペースは依然として１６ビット２進数で表現され
るものの、小ページ変換ブロックのアドレス・スペース
は１６ビット２進数で表現されよう。この別の実施例で
は、仮想アドレスから物理アドレスに変換する場合、２
つのハッシュ・インデックスと変換連鎖が横移動されな
ければならないことがある。第１のハッシュ・インデッ
クスは、仮想アドレスがより小さいページ・サイズに対
応するものと想定することによって、変換されるべき仮
想アドレスから抜き出される。従って、４ビットのハッ
シュ・インデックスがある図５の例では、第１のハッシ
ュ・インデックスは、変換されるべき仮想アドレスの１
９の下位ビットから、４つの上位ビットを抜き出すこと
によって作成されることになる。次に、第１ハッシュ・
インデックスのハッシュエントリで開始される変換連鎖
が点検される。アドレス・スペースの一部として、変換
されるべき仮想アドレスを含む変換ブロックが連鎖内で
検知されない場合は、変換されるべき仮想アドレスが大
ページ・サイズに対応するものと想定することによっ
て、変換されるべき仮想アドレスから第２のハッシュ・
インデックスが抜き出される。このように、４ビットの
ハッシュ・インデックスがある図５の例を継続して参照
すると、第２のハッシュ・インデックスは、変換される
べき仮想アドレスの２０の下位ビットから４つの上位ビ
ットを抜き出すことによって作成されることになる。第
２のハッシュ・インデックスは第２変換連鎖の基底で第
２のハッシュエントリを提供する。このようにして、各
ハッシュ・リストに対応する変換ブロックを密集状態に
保つことができる。それによって、変換ブロック構造を
保持するのに必要なメモリの容量は最小限にされる。
リのオペレーティング・システムによって用いられる全
てのページ・サイズをマッピングするのに充分な大きさ
であるように選択された。このような場合、変換が存在
する場合は、図５の変換機構は常に第１のハッシュで変
換を行う。所定の変換ブロックによってマップされるメ
モリのサイズが、各変換ブロックが有効な変換エントリ
で密集するように選択され、又、最も普及したページ・
サイズを変換ブロックでマッピングできる場合に、図５
の変換機構は最も効率よく動作する。別の実施例では、
多重のハッシュ機能が用いられる。このように、例え
ば、小ページ変換ブロックだけが、（８つではなく）４
つの変換変換エントリを有するように一実施例を変更し
たものと想定してみる。この別の実施例では、小ページ
変換ブロックは３２ＫＢの仮想アドレス・スペースをマ
ップすることができ、大ページ・アドレス・ブロックは
依然として６４ＫＢのアドレス・スペースをマップする
であろう。このように、大ページ変換ブロックのアドレ
ス・スペースは依然として１６ビット２進数で表現され
るものの、小ページ変換ブロックのアドレス・スペース
は１６ビット２進数で表現されよう。この別の実施例で
は、仮想アドレスから物理アドレスに変換する場合、２
つのハッシュ・インデックスと変換連鎖が横移動されな
ければならないことがある。第１のハッシュ・インデッ
クスは、仮想アドレスがより小さいページ・サイズに対
応するものと想定することによって、変換されるべき仮
想アドレスから抜き出される。従って、４ビットのハッ
シュ・インデックスがある図５の例では、第１のハッシ
ュ・インデックスは、変換されるべき仮想アドレスの１
９の下位ビットから、４つの上位ビットを抜き出すこと
によって作成されることになる。次に、第１ハッシュ・
インデックスのハッシュエントリで開始される変換連鎖
が点検される。アドレス・スペースの一部として、変換
されるべき仮想アドレスを含む変換ブロックが連鎖内で
検知されない場合は、変換されるべき仮想アドレスが大
ページ・サイズに対応するものと想定することによっ
て、変換されるべき仮想アドレスから第２のハッシュ・
インデックスが抜き出される。このように、４ビットの
ハッシュ・インデックスがある図５の例を継続して参照
すると、第２のハッシュ・インデックスは、変換される
べき仮想アドレスの２０の下位ビットから４つの上位ビ
ットを抜き出すことによって作成されることになる。第
２のハッシュ・インデックスは第２変換連鎖の基底で第
２のハッシュエントリを提供する。このようにして、各
ハッシュ・リストに対応する変換ブロックを密集状態に
保つことができる。それによって、変換ブロック構造を
保持するのに必要なメモリの容量は最小限にされる。
【００６７】別の実施例では、ハードウェアのページ・
サイズは一つしかない。（小ページ・サイズ）ハードウ
ェアのページ・サイズが一つの実施例では、小ページ変
換ブロックの個々の変換エントリを用いる場合、変換エ
ントリは物理メモリのハードウェア・ページ・サイズ部
分に対応する。大ページ変換ブロックの個々の変換エン
トリを用いる場合、変換エントリは物理メモリの８つの
連続するページ・サイズ部分に対応する。（８つのハー
ドウェア・サイズ・ページ×ハードウェア・サイズ・ペ
ージ当たりの８ＫＢは、６４ＫＢ、すなわち一つの大サ
イズのオペレーティング・システムのページに等し
い。）次に、オペレーティング・システムは変換エント
リを必要に応じて複数の変換エントリへと拡張すること
ができる。
サイズは一つしかない。（小ページ・サイズ）ハードウ
ェアのページ・サイズが一つの実施例では、小ページ変
換ブロックの個々の変換エントリを用いる場合、変換エ
ントリは物理メモリのハードウェア・ページ・サイズ部
分に対応する。大ページ変換ブロックの個々の変換エン
トリを用いる場合、変換エントリは物理メモリの８つの
連続するページ・サイズ部分に対応する。（８つのハー
ドウェア・サイズ・ページ×ハードウェア・サイズ・ペ
ージ当たりの８ＫＢは、６４ＫＢ、すなわち一つの大サ
イズのオペレーティング・システムのページに等し
い。）次に、オペレーティング・システムは変換エント
リを必要に応じて複数の変換エントリへと拡張すること
ができる。
【００６８】一実施例では、各ハードウェア・ページ・
サイズは対応するオペレーティング・システムのページ
・サイズと同サイズであるものの、この限定性は保持す
る必要がないことに留意されたい。従って、例えば、別
の実施例では、最小限のハードウェア・ページ・サイズ
は４ＫＢであり、一方、オペレーティング・システムの
小ページ・サイズは８ＫＢでもよいであろう。このよう
な場合は、２つのアプローチが可能であろう。第１のア
プローチでは、小ページ変換ブロック内の各変換エント
リは最小限のサイズのハードウェア・ページに対応し、
オペレーティング・システムの小ページを記述するため
に２つの変換エントリが利用されることになる。第２の
アプローチでは、オペレーティング・システムの各々の
小ページ用に、小ページ変換ブロック内には変換エント
リは一つしかなく、その場合、仮想アドレスが物理アド
レスに変換中に、オペレーティング・システムは小ペー
ジ変換ブロックエントリを必要に応じた適宜の数の変換
エントリへと拡張することになる。
サイズは対応するオペレーティング・システムのページ
・サイズと同サイズであるものの、この限定性は保持す
る必要がないことに留意されたい。従って、例えば、別
の実施例では、最小限のハードウェア・ページ・サイズ
は４ＫＢであり、一方、オペレーティング・システムの
小ページ・サイズは８ＫＢでもよいであろう。このよう
な場合は、２つのアプローチが可能であろう。第１のア
プローチでは、小ページ変換ブロック内の各変換エント
リは最小限のサイズのハードウェア・ページに対応し、
オペレーティング・システムの小ページを記述するため
に２つの変換エントリが利用されることになる。第２の
アプローチでは、オペレーティング・システムの各々の
小ページ用に、小ページ変換ブロック内には変換エント
リは一つしかなく、その場合、仮想アドレスが物理アド
レスに変換中に、オペレーティング・システムは小ペー
ジ変換ブロックエントリを必要に応じた適宜の数の変換
エントリへと拡張することになる。
【００６９】同様にして、ハードウェア・ページに複数
のサイズがあり、オペレーティング・ページの大ページ
・サイズがハードウェアの大ページ・サイズの倍数であ
る場合同じ問題が生ずる。従って、例えば２つのハード
ウェア・ページ・サイズ（８ＫＢと３２ＫＢ）があるよ
うに、一実施例を変更することが可能である。子の場合
は、オペレーティング・システムの大（６４ＫＢ）ペー
ジ・サイズが大きい変換ブロックによって表現された場
合、第１のアプローチが採用されると、大ページ変換ブ
ロックは２つの変換エントリを有することになる。（３
２ＫＢのハードウェア・ページ毎に一つ）第２のアプロ
ーチが採用される場合は、大ページ変換ブロックは一つ
の変換エントリだけを有し、変換エントリは、仮想アド
レスが物理アドレスに変換中に必要に応じて２つの変換
エントリに拡張されよう。
のサイズがあり、オペレーティング・ページの大ページ
・サイズがハードウェアの大ページ・サイズの倍数であ
る場合同じ問題が生ずる。従って、例えば２つのハード
ウェア・ページ・サイズ（８ＫＢと３２ＫＢ）があるよ
うに、一実施例を変更することが可能である。子の場合
は、オペレーティング・システムの大（６４ＫＢ）ペー
ジ・サイズが大きい変換ブロックによって表現された場
合、第１のアプローチが採用されると、大ページ変換ブ
ロックは２つの変換エントリを有することになる。（３
２ＫＢのハードウェア・ページ毎に一つ）第２のアプロ
ーチが採用される場合は、大ページ変換ブロックは一つ
の変換エントリだけを有し、変換エントリは、仮想アド
レスが物理アドレスに変換中に必要に応じて２つの変換
エントリに拡張されよう。
【００７０】一般に、変換ブロックが（変換エントリに
よってマップされたアドレス・スペースのサイズと、変
換ブロック内の変換エントリの最大数との積に等しい）
アドレス・スペースのＮビットのアドレス可能なセクシ
ョンをマップし、更に、ハッシュ・リスト・インデック
スがＭビット数によって特定される場合、変換されるべ
き仮想アドレス用のハッシュ・リストへのインデックス
は、（図３に示すように）変換されるべき仮想アドレス
のＮの下位ビットの上位に現れるＭの下位ビットを抜き
出すことによって作成される。別の実施例ではハッシュ
・インデックスの別の計算方法を利用できる。すなわ
ち、別の実施例では例えば、ハッシュ・インデックス情
報は仮想アドレスと、仮想アドレスを用いている文脈を
識別する文脈数との関数である。
よってマップされたアドレス・スペースのサイズと、変
換ブロック内の変換エントリの最大数との積に等しい）
アドレス・スペースのＮビットのアドレス可能なセクシ
ョンをマップし、更に、ハッシュ・リスト・インデック
スがＭビット数によって特定される場合、変換されるべ
き仮想アドレス用のハッシュ・リストへのインデックス
は、（図３に示すように）変換されるべき仮想アドレス
のＮの下位ビットの上位に現れるＭの下位ビットを抜き
出すことによって作成される。別の実施例ではハッシュ
・インデックスの別の計算方法を利用できる。すなわ
ち、別の実施例では例えば、ハッシュ・インデックス情
報は仮想アドレスと、仮想アドレスを用いている文脈を
識別する文脈数との関数である。
【００７１】更に別の実施例では、大ページをマップす
る変換ブロックは一つ以上の有効な変換エントリを有す
ることができる。このような場合、仮想アドレスを可能
性として２つの位置で表現でき（ページ・サイズ毎に一
箇所）、一つの一だけが変換を行う。常に最小のページ
に対応するインデックスで先ず開始することによって、
各ページ・サイズ毎に異なるハッシュ・インデックスが
計算される場合は常に、変換されるべき仮想アドレスを
含む変換ブロックが最初に検知され、この変換ブロック
が検知されると探索は終結する。一方、一つ以上のペー
ジ・サイズについて同一であるハッシュ・インデックス
について連鎖の横移動が行われ、ハッシュ・インデック
スの最小サイズのページに対応しない有効ではない変換
エントリを含む変換ブロックが検知された場合、探索が
終了する前に、連鎖の残り部分を照合して、連鎖がより
小さいページ・サイズの変換ブロックを含んでいるか否
かを判定しなければならない。
る変換ブロックは一つ以上の有効な変換エントリを有す
ることができる。このような場合、仮想アドレスを可能
性として２つの位置で表現でき（ページ・サイズ毎に一
箇所）、一つの一だけが変換を行う。常に最小のページ
に対応するインデックスで先ず開始することによって、
各ページ・サイズ毎に異なるハッシュ・インデックスが
計算される場合は常に、変換されるべき仮想アドレスを
含む変換ブロックが最初に検知され、この変換ブロック
が検知されると探索は終結する。一方、一つ以上のペー
ジ・サイズについて同一であるハッシュ・インデックス
について連鎖の横移動が行われ、ハッシュ・インデック
スの最小サイズのページに対応しない有効ではない変換
エントリを含む変換ブロックが検知された場合、探索が
終了する前に、連鎖の残り部分を照合して、連鎖がより
小さいページ・サイズの変換ブロックを含んでいるか否
かを判定しなければならない。
【００７２】ここで図６を参照すると、図５の機構を利
用した仮想アドレスから物理アドレスへの変換を図示し
た流れ図が示されている。図６では、仮想アドレスから
物理アドレスへの変換手順６００は開始バブル６１０か
ら始まり、変換されるべき仮想アドレスからハッシュ・
インデックスが計算される処理ブロック６２０へと進
む。判断ブロック６３０で、ハッシュ・リストが点検さ
れ、変換されるべき仮想アドレスから計算されたハッシ
ュ・インデックスに対応するハッシュエントリが第１変
換ブロックを指示しているか、又は、それが空であるか
の判定が行われる。ハッシュ・リストが空である場合
は、判断経路６３２は手順ブロック６７０をたどり、そ
こでは手順が端末バブル６９０で終了する前に、変換が
存在しない状態が宣言される。複数のハッシュ・インデ
ックスがある場合には、次のハッシュ・インデックスが
計算され、手順は終了するのではなく判断ブロック６３
０へと続くことに留意されたい。
用した仮想アドレスから物理アドレスへの変換を図示し
た流れ図が示されている。図６では、仮想アドレスから
物理アドレスへの変換手順６００は開始バブル６１０か
ら始まり、変換されるべき仮想アドレスからハッシュ・
インデックスが計算される処理ブロック６２０へと進
む。判断ブロック６３０で、ハッシュ・リストが点検さ
れ、変換されるべき仮想アドレスから計算されたハッシ
ュ・インデックスに対応するハッシュエントリが第１変
換ブロックを指示しているか、又は、それが空であるか
の判定が行われる。ハッシュ・リストが空である場合
は、判断経路６３２は手順ブロック６７０をたどり、そ
こでは手順が端末バブル６９０で終了する前に、変換が
存在しない状態が宣言される。複数のハッシュ・インデ
ックスがある場合には、次のハッシュ・インデックスが
計算され、手順は終了するのではなく判断ブロック６３
０へと続くことに留意されたい。
【００７３】再度判断ブロック６３０を参照すると、ハ
ッシュ・リストが空ではない場合、判断経路６３４は手
順ブロック６４０へと進み、そこでハッシュエントリに
よって指示された変換ブロックが点検される。次に、判
断ブロック６５０で、変換ブロックが変換されるべき仮
想アドレスを含んでいるか否かが判定される。変換が有
効ではない場合、判断経路６５６は手順ブロック６７０
に進み、そこで変換が存在しない状態が宣言される。複
数のハッシュ・インデックスがある場合、次のハッシュ
・インデックスが計算され、手順は終了するのではな
く、判断ブロック６３０に続くことに再度留意された
い。さらに、一つ以上のページ・サイズについて同一で
あるハッシュ・インデックスのために連鎖が横移動さ
れ、又、ハッシュ・インデックスの最小サイズのページ
に対応しない有効ではない変換エントリを含む変換ブロ
ックが検知された場合、探索が終了する前に、連鎖の残
り部分を照合して、連鎖がより小さいページ・サイズの
変換ブロックを含んでいるか否かを判定しなければなら
ないことに留意されたい。
ッシュ・リストが空ではない場合、判断経路６３４は手
順ブロック６４０へと進み、そこでハッシュエントリに
よって指示された変換ブロックが点検される。次に、判
断ブロック６５０で、変換ブロックが変換されるべき仮
想アドレスを含んでいるか否かが判定される。変換が有
効ではない場合、判断経路６５６は手順ブロック６７０
に進み、そこで変換が存在しない状態が宣言される。複
数のハッシュ・インデックスがある場合、次のハッシュ
・インデックスが計算され、手順は終了するのではな
く、判断ブロック６３０に続くことに再度留意された
い。さらに、一つ以上のページ・サイズについて同一で
あるハッシュ・インデックスのために連鎖が横移動さ
れ、又、ハッシュ・インデックスの最小サイズのページ
に対応しない有効ではない変換エントリを含む変換ブロ
ックが検知された場合、探索が終了する前に、連鎖の残
り部分を照合して、連鎖がより小さいページ・サイズの
変換ブロックを含んでいるか否かを判定しなければなら
ないことに留意されたい。
【００７４】一方、判断ブロック６５５で変換が有効で
あることが判明すると、判断経路６５８はブロック６８
０に進み、そこで変換の検知状態が宣言される。次に、
手順が端末バブル６９０で終了する前に、物理アドレス
変換が計算される。
あることが判明すると、判断経路６５８はブロック６８
０に進み、そこで変換の検知状態が宣言される。次に、
手順が端末バブル６９０で終了する前に、物理アドレス
変換が計算される。
【００７５】再度判断ブロック６５０を参照すると、点
検される変換ブロックが、変換されるべき仮想アドレス
を含んでいない場合、判断経路６５４は判断ブロック６
６０に進み、そこで、点検される変換ブロックが変換ブ
ロック・リストの最後のブロックであるか否かを判定す
る検査が行われる。点検される変換ブロックのヘッダ内
のポインタが空である場合、同じハッシュ・インデック
スを有する、点検されるべき他の変換ブロックは存在せ
ず、判断経路６６４は手順ブロック６７０に進む。その
場合は、端末バブル６９０で手順が終了する前に、変換
が存在しない状態が宣言される。複数のハッシュ・イン
デックスがある場合、次のハッシュ・インデックスが計
算され、手順は終了するのではなく、判断ブロック６３
０に続くことに再度留意されたい。
検される変換ブロックが、変換されるべき仮想アドレス
を含んでいない場合、判断経路６５４は判断ブロック６
６０に進み、そこで、点検される変換ブロックが変換ブ
ロック・リストの最後のブロックであるか否かを判定す
る検査が行われる。点検される変換ブロックのヘッダ内
のポインタが空である場合、同じハッシュ・インデック
スを有する、点検されるべき他の変換ブロックは存在せ
ず、判断経路６６４は手順ブロック６７０に進む。その
場合は、端末バブル６９０で手順が終了する前に、変換
が存在しない状態が宣言される。複数のハッシュ・イン
デックスがある場合、次のハッシュ・インデックスが計
算され、手順は終了するのではなく、判断ブロック６３
０に続くことに再度留意されたい。
【００７６】一方、判断ブロック６６０で変換ブロック
・リストが点検される際に、点検される変換ブロックの
ヘッダ内のポインタが、別の変換ブロックを指示してい
ることが判明すると、判断経路６６２は手順ブロック６
４０に進み、そこで、指示されている変換ブロックが点
検される。このようにして、変換連鎖の点検は、変換さ
れるべき仮想アドレスを含む変換ブロッンクが検知され
るまで、又は、連鎖の最後のリンクの点検が終了するま
で継続される。
・リストが点検される際に、点検される変換ブロックの
ヘッダ内のポインタが、別の変換ブロックを指示してい
ることが判明すると、判断経路６６２は手順ブロック６
４０に進み、そこで、指示されている変換ブロックが点
検される。このようにして、変換連鎖の点検は、変換さ
れるべき仮想アドレスを含む変換ブロッンクが検知され
るまで、又は、連鎖の最後のリンクの点検が終了するま
で継続される。
【００７７】ここで図７を参照すると、物理アドレスか
ら仮想アドレスへの変換を示した流れ図が図示されてい
る。図７では、物理アドレスから仮想アドレスへの変換
手順７００は、開始バブル７１０で始まり、変換される
べき物理アドレスを含むページ・フレームを記述するペ
ージ・フレーム記述子が存在するか否かを判定する検査
が行われる判断ブロック７１５に進む。判断ブロック７
１５で、このようなページ・フレーム記述子が存在しな
いことが判定されると、判断経路７１６は端末バブル７
６０に進み、そこで（変換が行われるべきアドレスが存
在しないので）変換が行われずに終了する。
ら仮想アドレスへの変換を示した流れ図が図示されてい
る。図７では、物理アドレスから仮想アドレスへの変換
手順７００は、開始バブル７１０で始まり、変換される
べき物理アドレスを含むページ・フレームを記述するペ
ージ・フレーム記述子が存在するか否かを判定する検査
が行われる判断ブロック７１５に進む。判断ブロック７
１５で、このようなページ・フレーム記述子が存在しな
いことが判定されると、判断経路７１６は端末バブル７
６０に進み、そこで（変換が行われるべきアドレスが存
在しないので）変換が行われずに終了する。
【００７８】一方、判断ブロック７１５で、変換される
べき物理アドレスを含むページ・フレームを記述するペ
ージ・フレーム記述子が存在することが判定されると、
判断経路７１８は手順ブロック７２０に進み、そこで、
変換されるべき物理アドレスを含むページ・フレームを
記述するページ・フレーム記述子が点検されて、それが
マッピング・リスト内に第１変換ブロックへのポインタ
を含んでいるか否かが判定される。判断ブロック７３０
で、変換されるべき物理アドレスを含むページ・フレー
ム記述子内のポインタが空であることが判定されると、
変換は存在せず、判断経路７３２は端末バブル７６０に
進み、そこで再び、手順は（変換が行われるべきアドレ
スが存在しないので）変換が行われずに終了する。
べき物理アドレスを含むページ・フレームを記述するペ
ージ・フレーム記述子が存在することが判定されると、
判断経路７１８は手順ブロック７２０に進み、そこで、
変換されるべき物理アドレスを含むページ・フレームを
記述するページ・フレーム記述子が点検されて、それが
マッピング・リスト内に第１変換ブロックへのポインタ
を含んでいるか否かが判定される。判断ブロック７３０
で、変換されるべき物理アドレスを含むページ・フレー
ム記述子内のポインタが空であることが判定されると、
変換は存在せず、判断経路７３２は端末バブル７６０に
進み、そこで再び、手順は（変換が行われるべきアドレ
スが存在しないので）変換が行われずに終了する。
【００７９】再度判断ブロック７３０を参照すると、ペ
ージ・フレーム記述子のマッピング・リストが空ではな
い場合には、第１変換ブロック内の変換エントリを判定
するために、ページ・フレーム記述子内の変換ポインタ
が用いられる。このような場合は、判断経路７３４は処
理ブロック７４０に進み、そこで、実際に仮想アドレス
が必要ならば、変換エントリに対応する仮想アドレスが
計算される。そうではない場合は、例えば、変換ブロッ
ク内の属性が点検、又は変更される。次に、判断ブロッ
ク７５０で、点検中の変換ブロックの変換エントリが点
検されて、その順方向ポインタが空であるか否かが判定
される。順方向ポインタが空である場合は、変換される
べき物理アドレスに対応する全ての仮想アドレスが識別
されたことになり、判断経路７５４は端末バブル７６０
に進み、そこで手順は終了する。
ージ・フレーム記述子のマッピング・リストが空ではな
い場合には、第１変換ブロック内の変換エントリを判定
するために、ページ・フレーム記述子内の変換ポインタ
が用いられる。このような場合は、判断経路７３４は処
理ブロック７４０に進み、そこで、実際に仮想アドレス
が必要ならば、変換エントリに対応する仮想アドレスが
計算される。そうではない場合は、例えば、変換ブロッ
ク内の属性が点検、又は変更される。次に、判断ブロッ
ク７５０で、点検中の変換ブロックの変換エントリが点
検されて、その順方向ポインタが空であるか否かが判定
される。順方向ポインタが空である場合は、変換される
べき物理アドレスに対応する全ての仮想アドレスが識別
されたことになり、判断経路７５４は端末バブル７６０
に進み、そこで手順は終了する。
【００８０】一方、判断ブロック７５０で、点検される
変換ブロックの変換エントリの順方向ポインタが別の
（又は同じ）変換ブロック内の別の変換エントリを指示
しているものと判定された場合は、判断経路７５２は手
順７４０に進む。手順ブロック７４０では、変換リスト
内の次の変換エントリが点検され、物理アドレス用の仮
想アドレスの別名が提供される。
変換ブロックの変換エントリの順方向ポインタが別の
（又は同じ）変換ブロック内の別の変換エントリを指示
しているものと判定された場合は、判断経路７５２は手
順７４０に進む。手順ブロック７４０では、変換リスト
内の次の変換エントリが点検され、物理アドレス用の仮
想アドレスの別名が提供される。
【００８１】変換プロセスは変換連鎖内の最後のリンク
が検知され、変換手順が端末バブル７６０で終了するま
で継続される。
が検知され、変換手順が端末バブル７６０で終了するま
で継続される。
【００８２】これまで本発明の方法と装置を現段階で好
適な実施例、及び別の実施例に関連して説明してきた
が、本発明は添付の特許請求項の趣旨と範囲内で修正と
変更が可能であることが、専門家には理解されよう。従
って、本明細書と図面は、限定的なものではなく、説明
目的であるとみなされるべきものである。
適な実施例、及び別の実施例に関連して説明してきた
が、本発明は添付の特許請求項の趣旨と範囲内で修正と
変更が可能であることが、専門家には理解されよう。従
って、本明細書と図面は、限定的なものではなく、説明
目的であるとみなされるべきものである。
【図１】 本発明の実施例を利用して、アドレス変換を
実施するコンピュータ・システムを示す図である。
実施するコンピュータ・システムを示す図である。
【図２】 仮想アドレスを物理アドレスに変換するため
のマルチ・レベル・アプローチを示す図である。
のマルチ・レベル・アプローチを示す図である。
【図３】 物理アドレスと仮想アドレスとの関係、及
び、仮想アドレスからハッシュ・インデックスを導き出
す方法を示す図である。
び、仮想アドレスからハッシュ・インデックスを導き出
す方法を示す図である。
【図４】 物理メモリの連続部分に対する複数ページ・
サイズのマッピングを示す図である。
サイズのマッピングを示す図である。
【図５】 アドレス変換メカニズムの実施例を示す図で
ある。
ある。
【図６】 図５の変換メカニズムを利用した、仮想アド
レスから物理アドレスへの変換を表したフロー・チャー
トである。
レスから物理アドレスへの変換を表したフロー・チャー
トである。
【図７】 図５の変換メカニズムを利用した、物理アド
レスから仮想アドレスへの変換を表したフロー・チャー
トである。
レスから仮想アドレスへの変換を表したフロー・チャー
トである。
２２０…アドレス変換バッファ、２５０…二次変換機
構、２８０…大型ソフトウエア変換テーブル、５６０…
ハッシュ・リスト。
構、２８０…大型ソフトウエア変換テーブル、５６０…
ハッシュ・リスト。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マドゥ−サドハン・タルーリ アメリカ合衆国 53705 ウィスコンシン 州・マディソン・プリンストン アヴェニ ュ・ナンバーケイ・304 (72)発明者 ドック・ジイ・ウィリアムズ アメリカ合衆国 94086 カリフォルニア 州・サニーヴェイル・チャールズ ストリ ート・174 (72)発明者 ヴィクラム・ピイ・ジョシ アメリカ合衆国 94538 カリフォルニア 州・フレモント・デブラム コモン・ 43309
Claims (6)
- 【請求項１】 物理メモリにマッピングされる仮想メモ
リを備えたコンピュータ・システムのアドレス変換を行
う装置において、 基底物理アドレス、その基底物理アドレスから始まる物
理アドレス範囲、及び変換エントリ・ポインタを備え、
物理メモリの連続部分を記述する少なくとも１つのペー
ジ・フレーム記述子と、 基底仮想アドレス、基底仮想アドレスから始まる仮想ア
ドレス範囲、変換ブロックの仮想アドレス範囲をマッピ
ングするのに利用されるページ・サイズ、変換ブロック
・ポインタを備えるヘッダ、及びそれぞれが逆方向ポイ
ンタを備える少なくとも１つの変換エントリを備える変
換ブロックであって、変換ブロックの各変換エントリイ
が仮想アドレス範囲における異なる等サイズの変換範囲
に対応し、ある変換エントリの変換範囲が物理メモリ・
ページ・フレームによって戻される場合、変換エントリ
の逆方向ポインタが対応するページ・フレームを記述し
たページ・フレーム記述子を指示し、このページ・フレ
ーム記述子の変換エントリ・ポインタが変換エントリを
指示するようになっている、仮想メモリの連続部分を記
述するための少なくとも１つの変換ブロックと、 複数のハッシュ・エントリを備え、各ハッシュ・エント
リには変換ヘッダ・ポインタ、及びハッシュ・エントリ
に固有の関連するハッシュ・インデックスが設けられて
おり、少なくとも１つの変換ブロックの仮想アドレス変
換連鎖が存在して、仮想アドレス変換連鎖の各変換ブロ
ック毎に仮想アドレス範囲があり、仮想アドレス変換連
鎖の変換ブロックにおける仮想アドレス範囲の各仮想ア
ドレスにハッシングを施すことによって、同じハッシュ
・エントリのハッシュ・インデックスを得ることが可能
になる場合、ハッシュ・インデックスが得られたハッシ
ュ・エントリの変換ヘッダ・ポインタは仮想アドレス変
換連鎖における第１の変換ブロックを指示し、仮想アド
レス変換連鎖の中に２つ以上の変換ブロックがある場
合、第１の変換ブロックの変換ブロック・ポインタが仮
想アドレス変換連鎖の第２の変換ブロックを指示し、第
１の変換ブロックを除く仮想アドレス変換連鎖の全ての
変換ブロックが、仮想アドレス変換連鎖における異なる
変換ブロックの変換ブロック・ポインタによって指示さ
れるハッシュ・リストから構成される、 アドレス変換装置。 - 【請求項２】 物理メモリにマッピングされる仮想メモ
リを備えたコンピュータ・システムでアドレス変換を行
う方法において、 （ａ）基底物理アドレス、基底物理アドレスから始まる
物理アドレス範囲、及び変換エントリ・ポインタを備
え、物理メモリの連続部分を記述する少なくとも１つの
ページ・フレーム記述子を設けるステップと、 （ｂ）基底仮想アドレス、基底仮想アドレスから始まる
仮想アドレス範囲、変換ブロックの仮想アドレス範囲を
マッピングするのに利用されるページ・サイズ、変換ブ
ロック・ポインタを備えるヘッダ、及びそれぞれが逆方
向ポインタを備える少なくとも１つの変換エントリを備
える変換ブロックであって、変換ブロックの各変換エン
トリイが仮想アドレス範囲における異なる等サイズの変
換範囲に対応し、ある変換エントリの変換範囲が物理メ
モリ・ページ・フレームによって戻される場合、変換エ
ントリの逆方向ポインタが対応するページ・フレームを
記述したページ・フレーム記述子を指示し、このページ
・フレーム記述子の変換エントリ・ポインタが変換エン
トリを指示するようになっている、仮想メモリの連続部
分を記述するための少なくとも１つの変換ブロックを設
けるステップと、 （ｃ）複数のハッシュ・エントリを備え、各ハッシュ・
エントリには変換ヘッダ・ポインタ、及びハッシュ・エ
ントリに固有の関連するハッシュ・インデックスが設け
られており、少なくとも１つの変換ブロックの仮想アド
レス変換連鎖が存在して、仮想アドレス変換連鎖の各変
換ブロック毎に仮想アドレス範囲があり、仮想アドレス
変換連鎖の変換ブロックにおける仮想アドレス範囲の各
仮想アドレスにハッシングを施すことによって、同じハ
ッシュ・エントリのハッシュ・インデックスを得ること
が可能になる場合、ハッシュ・インデックスが得られた
ハッシュ・エントリの変換ヘッダ・ポインタは仮想アド
レス変換連鎖における第１の変換ブロックを指示し、仮
想アドレス変換連鎖の中に２つ以上の変換ブロックがあ
る場合、第１の変換ブロックの変換ブロック・ポインタ
が仮想アドレス変換連鎖の第２の変換ブロックを指示
し、第１の変換ブロックを除く仮想アドレス変換連鎖の
全ての変換ブロックが、仮想アドレス変換連鎖における
異なる変換ブロックの変換ブロック・ポインタによって
指示されるハッシュ・リストを設けるステップと、 （ｄ）変換すべき仮想アドレスを受けるステップと、 （ｅ）変換すべき仮想アドレスから第１の変換ハッシュ
・インデックスを抽出するステップと、 （ｆ）第１の変換ハッシュ・インデックスに対応するハ
ッシュ・エントリが空でない場合、第１の変換ハッシュ
・インデックスに対応するハッシュ・エントリの変換ヘ
ッダ・ポインタによって指示される変換ブロックを検査
を受ける変換ブロックとし、検査を受けた変換ブロック
の仮想アドレス範囲を検査して、変換すべき仮想アドレ
スが、検査を受ける変換ブロックの仮想アドレス範囲内
に含まれているか否かを判定するステップと、 （ｇ）変換すべき仮想アドレスが、検査を受ける変換ブ
ロックの仮想アドレス範囲内に含まれている場合、変換
すべき仮想アドレスを含む変換範囲を備えた、検査を受
ける変換ブロックの変換エントリを検査して、変換エン
トリが有効か否かを判定し、その変換エントリが有効で
あれば、変換エントリの逆方向ポインタを利用して、変
換エントリによって指示されるページ・フレームを記述
するページ・フレーム記述子の位置指定を行うステップ
と、 （ｈ）変換すべき仮想アドレスが、検査を受ける変換ブ
ロックの仮想アドレス範囲内に含まれていなければ、検
査を受ける変換ブロックの変換ブロック・ポインタを検
査して、その変換ブロック・ポインタが空でなければ、
検査を受ける変換ブロックの変換ブロック・ポインタに
よって指示される変換ブロックを検査を受ける変換ブロ
ックとし、ステップ（ｇ）及び（ｈ）を繰り返すステッ
プから構成される、アドレス変換方法。 - 【請求項３】 さらに、 （ｉ）変換すべき物理アドレスを受けるステップと （ｊ）変換すべき物理アドレスを含む物理アドレス範囲
を備えたページ・フレーム記述子が存在するか否かを判
定するステップと、 （ｋ）変換すべき物理アドレスを含む物理アドレス範囲
を備えたページ・フレーム記述子が存在する場合、その
ページ・フレーム記述子の変換エントリ・ポインタを検
査して、その変換エントリ・ポインタが変換エントリを
指示しているか否かを確認するステップと、 （ｌ）変換エントリ・ポインタが変換エントリを指示し
ている場合、変換エントリ・ポインタによって指示され
る変換エントリを検査を受ける変換エントリとするステ
ップと、 （ｍ）検査を受ける変換エントリ、及び、検査を受ける
変換エントリを含む変換ブロックのヘッダを利用して、
変換される物理アドレスに対応する仮想アドレスを識別
するステップが含まれていることを特徴とする、 請求項２に記載のアドレス変換方法。 - 【請求項４】 特定の物理ページが、２つ以上の仮想ペ
ージによってマッピング可能であり、変換ブロックの変
換エントリには、さらに、正方向ポインタが備わってい
て、物理ページが２つ以上の仮想ページによってマッピ
ングされる場合、少なくとも２つの変換エントリを備え
た物理アドレス変換連鎖が存在し、物理アドレス変換連
鎖の各変換エントリ毎に、ページ・フレーム記述子によ
って記述される物理ページの物理アドレス範囲の少なく
とも一部に対応する仮想アドレス範囲が設けられ、前記
ページ・フレーム記述子の変換エントリ・ポインタが、
物理アドレス変換連鎖の第１の変換エントリを指示し、
第１の変換エントリの正方向ポインタが、物理アドレス
変換連鎖における第２の変換エントリを指示し、第１の
変換エントリを除く物理アドレス変換連鎖の全ての変換
エントリが、物理アドレス変換連鎖における異なる変換
エントリの変換エントリ・ポインタによって指示され、
さらに、 （ｎ）ステップ（ｌ）で識別される変換エントリを含む
物理アドレス変換連鎖における全ての変換エントリを、
順次、検査を受ける変換エントリにして、ステップ
（ｍ）を繰り返すステップが含まれることを特徴とす
る、 請求項３に記載のアドレス変換方法。 - 【請求項５】 物理メモリにマッピングされる仮想メモ
リを備えたコンピュータ・システムでアドレス変換を行
う方法において、 （ａ）基底物理アドレス、基底物理アドレスから始まる
物理アドレス範囲、及び変換エントリ・ポインタを備
え、物理メモリの連続部分を記述する少なくとも１つの
ページ・フレーム記述子を設けるステップと、 （ｂ）基底仮想アドレス、基底仮想アドレスから始まる
仮想アドレス範囲、変換ブロックの仮想アドレス範囲を
マッピングするのに利用されるページ・サイズ、変換ブ
ロック・ポインタを備えるヘッダ、及びそれぞれが逆方
向ポインタを備える少なくとも１つの変換エントリを備
える変換ブロックであって、変換ブロックの各変換エン
トリイが仮想アドレス範囲における異なる等サイズの変
換範囲に対応し、ある変換エントリの変換範囲が物理メ
モリ・ページ・フレームによって戻される場合、変換エ
ントリの逆方向ポインタが対応するページ・フレームを
記述したページ・フレーム記述子を指示し、このページ
・フレーム記述子の変換エントリ・ポインタが変換エン
トリを指示するようになっている、仮想メモリの連続部
分を記述するための少なくとも１つの変換ブロックを設
けるステップと、 （ｃ）複数のハッシュ・エントリを備え、各ハッシュ・
エントリには変換ヘッダ・ポインタ、及びハッシュ・エ
ントリに固有の関連するハッシュ・インデックスが設け
られており、少なくとも１つの変換ブロックの仮想アド
レス変換連鎖が存在して、仮想アドレス変換連鎖の各変
換ブロック毎に仮想アドレス範囲があり、仮想アドレス
変換連鎖の変換ブロックにおける仮想アドレス範囲の各
仮想アドレスにハッシングを施すことによって、同じハ
ッシュ・エントリのハッシュ・インデックスを得ること
が可能になる場合、ハッシュ・インデックスが得られた
ハッシュ・エントリの変換ヘッダ・ポインタは仮想アド
レス変換連鎖における第１の変換ブロックを指示し、仮
想アドレス変換連鎖の中に２つ以上の変換ブロックがあ
る場合、第１の変換ブロックの変換ブロック・ポインタ
が仮想アドレス変換連鎖の第２の変換ブロックを指示
し、第１の変換ブロックを除く仮想アドレス変換連鎖の
全ての変換ブロックが、仮想アドレス変換連鎖における
異なる変換ブロックの変換ブロック・ポインタによって
指示されるハッシュ・リストを設けるステップと、 （ｄ）変換すべき仮想アドレスを受けて、ステップ
（ｅ）〜（ｈ）を実施するステップと、 （ｅ）変換すべき仮想アドレスから第１の変換ハッシュ
・インデックスを抽出するステップと、 （ｆ）第１の変換ハッシュ・インデックスに対応するハ
ッシュ・エントリが空でない場合、第１の変換ハッシュ
・インデックスに対応するハッシュ・エントリの変換ヘ
ッダ・ポインタによって指示される変換ブロックを検査
を受ける変換ブロックとし、検査を受けた変換ブロック
の仮想アドレス範囲を検査して、変換すべき仮想アドレ
スが検査を受ける変換ブロックの仮想アドレス範囲内に
含まれているか否かを判定するステップと、 （ｇ）変換すべき仮想アドレスが、検査を受ける変換ブ
ロックの仮想アドレス範囲内に含まれている場合、変換
すべき仮想アドレスを含む変換範囲を備えた、検査を受
ける変換ブロックの変換エントリを検査して、変換エン
トリが有効か否かを判定し、その変換エントリが有効で
あれば、変換エントリの逆方向ポインタを利用して、変
換エントリによって後指示れるページ・フレームを記述
するページ・フレーム記述子の位置指定を行うステップ
と、 （ｈ）変換すべき仮想アドレスが、検査を受ける変換ブ
ロックの仮想アドレス範囲内に含まれていなければ、検
査を受ける変換ブロックの変換ブロック・ポインタを検
査して、変換ブロック・ポインタが空でなければ、検査
を受ける変換ブロックの変換ブロック・ポインタによっ
て指示される変換ブロックを検査を受ける変換ブロック
とし、ステップ（ｇ）及び（ｈ）を繰り返すステップ
と、 （ｉ）変換すべき物理アドレスを受けて、ステップ
（ｊ）〜（ｍ）を実施するステップと （ｊ）変換すべき物理アドレスを含む物理アドレス範囲
を備えたページ・フレーム記述子が存在するか否かを判
定するステップと、 （ｋ）変換すべき物理アドレスを含む物理アドレス範囲
を備えたページ・フレーム記述子が存在する場合、その
ページ・フレーム記述子の変換エントリ・ポインタを検
査して、変換エントリ・ポインタが変換エントリを指示
しているか否かを確認するステップと、 （ｌ）変換エントリ・ポインタが変換エントリを指示し
ている場合、変換エントリ・ポインタによって指示され
る変換エントリを検査を受ける変換エントリとするステ
ップと、 （ｍ）検査を受ける変換エントリ、及び、検査を受ける
変換エントリを含む変換ブロックのヘッダを利用して、
変換される物理アドレスに対応する仮想アドレスを識別
するステップから構成される、 アドレス変換方法。 - 【請求項６】 特定の物理ページが、２つ以上の仮想ペ
ージによってマッピング可能であり、変換ブロックの変
換エントリには、さらに、正方向ポインタが備わってい
て、物理ページが２つ以上の仮想ページによってマッピ
ングされる場合、少なくとも２つの変換エントリを備え
た物理アドレス変換連鎖が存在し、物理アドレス変換連
鎖の各変換エントリ毎に、ページ・フレーム記述子によ
って記述される物理ページの物理アドレス範囲に対応す
る仮想アドレス範囲が設けられ、前記ページ・フレーム
記述子の変換エントリ・ポインタが物理アドレス変換連
鎖の第１の変換エントリを指示し、第１の変換エントリ
の正方向ポインタが物理アドレス変換連鎖における第２
の変換エントリを指示し、第１の変換エントリを除く物
理アドレス変換連鎖の全ての変換エントリが、物理アド
レス変換連鎖における異なる変換エントリの変換エント
リ・ポインタによって指示され、さらに、 （ｎ）ステップ（ｌ）で識別される変換エントリを含む
物理アドレス変換連鎖における全ての変換エントリを、
順次、検査を受ける変換エントリにして、ステップ
（ｍ）を繰り返すステップが含まれることを特徴とす
る、請求項５に記載のアドレス変換方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US139,549 | 1993-10-20 | ||
| US08/139,549 US5446854A (en) | 1993-10-20 | 1993-10-20 | Virtual memory computer apparatus and address translation mechanism employing hashing scheme and page frame descriptor that support multiple page sizes |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07182240A true JPH07182240A (ja) | 1995-07-21 |
| JP3577575B2 JP3577575B2 (ja) | 2004-10-13 |
Family
ID=22487216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27969994A Expired - Fee Related JP3577575B2 (ja) | 1993-10-20 | 1994-10-20 | アドレス変換を行う装置及び方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5446854A (ja) |
| EP (1) | EP0650124B1 (ja) |
| JP (1) | JP3577575B2 (ja) |
| KR (1) | KR100343027B1 (ja) |
| DE (1) | DE69427625T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2011204247A (ja) * | 2006-02-22 | 2011-10-13 | Sony Computer Entertainment Inc | 独立論理アドレス空間とそれぞれに対するアクセス管理を提供する方法および装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE69428881T2 (de) * | 1994-01-12 | 2002-07-18 | Sun Microsystems, Inc. | Logisch adressierbarer physikalischer Speicher für ein Rechnersystem mit virtuellem Speicher, das mehrere Seitengrössen unterstützt |
| JP3604176B2 (ja) * | 1994-09-14 | 2004-12-22 | 株式会社東芝 | 仮想空間管理方法及び分散処理システム |
| US5887190A (en) * | 1995-05-15 | 1999-03-23 | Nvidia Corporation | System for determining from a command storing in a storage circuit an application program which has initiated the command to determine an input/output device address |
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| US5855013A (en) * | 1996-07-01 | 1998-12-29 | Sun Microsystems, Inc. | Method and apparatus for creating and maintaining a computer database utilizing a multi-purpose data format |
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| US6195674B1 (en) | 1997-04-30 | 2001-02-27 | Canon Kabushiki Kaisha | Fast DCT apparatus |
| US6414687B1 (en) | 1997-04-30 | 2002-07-02 | Canon Kabushiki Kaisha | Register setting-micro programming system |
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| US6061749A (en) | 1997-04-30 | 2000-05-09 | Canon Kabushiki Kaisha | Transformation of a first dataword received from a FIFO into an input register and subsequent dataword from the FIFO into a normalized output dataword |
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