KR20240065774A - 네임스페이스의 순차성을 기초로 논리 주소를 변환하는 스토리지 장치 및 그 동작 방법 - Google Patents

네임스페이스의 순차성을 기초로 논리 주소를 변환하는 스토리지 장치 및 그 동작 방법 Download PDF

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Abstract

스토리지 장치는 복수의 메모리 영역들과 하나 이상의 네임스페이스들 간의 매핑 정보를 생성할 수 있다. 그리고, 스토리지 장치는, 복수의 메모리 영역들 중 공백 메모리 영역들의 정보를 공백 테이블에 기록하고, 공백 테이블에 기록된 공백 메모리 영역들 중 타깃 네임스페이스에 매핑될 공백 메모리 영역들을 결정할 수 있다.

Description

네임스페이스의 순차성을 기초로 논리 주소를 변환하는 스토리지 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF FOR TRANSLATING LOGICAL ADDRESS BASED ON THE SEQUENTIALITY OF NAMESPACE}
본 발명의 실시예들은 네임스페이스의 순차성을 기초로 논리 주소를 변환하는 스토리지 장치 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터와, 스마트폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기와 같은 외부 장치의 요청을 기초로 데이터를 저장하는 장치이다.
스토리지 장치는 메모리(e.g. 휘발성 메모리/비휘발성 메모리)를 제어하기 위한 컨트롤러를 더 포함할 수 있으며, 이러한 컨트롤러는 외부 장치로부터 커맨드(Command)를 입력 받아, 입력 받은 커맨드에 기초하여 스토리지 장치에 포함된 메모리에 데이터를 리드(Read), 라이트(Write), 또는 소거(Erase) 하기 위한 동작들을 실행하거나 제어할 수 있다.
한편, 외부 장치는 스토리지 장치를 효율적으로 이용하기 위해서, 스토리지 장치를 복수의 네임스페이스들로 분할할 수 있다. 복수의 네임스페이스들은 논리적인 파티션들로서 외부 장치에 의해 생성 및 삭제될 수 있다. 그리고 외부 장치는 복수의 네임스페이스들을 기반으로 스토리지 장치에 저장된 데이터를 관리할 수 있다.
본 발명의 실시예들은 네임스페이스의 논리 주소를 메모리의 물리 주소로 변환하는 과정에서 발생하는 오버헤드를 최소화할 수 있는 스토리지 장치 및 그 동작 방법을 제공할 수 있다.
일 측면에서, 본 발명의 실시예들은 i) 복수의 메모리 영역들을 포함하는 메모리 및 ii) 복수의 메모리 영역들과 하나 이상의 네임스페이스들 간의 매핑 정보를 생성하고, 복수의 메모리 영역들 중 어떤 네임스페이스에도 매핑되지 않은 공백 메모리 영역들의 정보를 공백 테이블에 기록하고, 타깃 크기를 가지는 타깃 네임스페이스가 생성될 때 공백 테이블에 기록된 공백 메모리 영역들 중에서 타깃 네임스페이스에 매핑될 공백 메모리 영역들을 결정하는 컨트롤러를 포함하는 스토리지 장치를 제공할 수 있다.
다른 측면에서, 본 발명의 실시예들은 i) 타깃 크기를 가지는 타깃 네임스페이스가 생성되었다는 것을 지시하는 커맨드를 외부 장치로부터 수신하는 단계, ii) 복수의 메모리 영역들 중 어떤 네임스페이스에도 매핑되지 않은 공백 메모리 영역들의 정보가 기록된 공백 테이블에서 타깃 네임스페이스에 매핑될 공백 메모리 영역들을 탐색하는 단계 및 iii) 탐색된 공백 메모리 영역들을 타깃 네임스페이스에 매핑하는 단계를 포함하는 스토리지 장치의 동작 방법을 제공할 수 있다.
또 다른 측면에서, 본 발명의 실시예들은 i) 복수의 메모리 영역들을 포함하는 메모리와 통신 가능한 메모리 인터페이스 및 ii) 복수의 메모리 영역들 중 어떤 네임스페이스에도 매핑되지 않은 공백 메모리 영역들의 정보를 기초로 하여, 공백 메모리 영역들 중에서 타깃 크기를 가지는 타깃 네임스페이스에 매핑될 공백 메모리 영역들을 결정하는 제어 회로를 포함하는 컨트롤러를 제공할 수 있다.
본 발명의 실시예들에 의하면, 네임스페이스의 논리 주소를 메모리의 물리 주소로 변환하는 과정에서 발생하는 오버헤드를 최소화할 수 있다.
도 1은 본 발명의 실시예들에 따른 스토리지 장치의 개략적인 구성도이다.
도 2는 도 1의 메모리를 개략적으로 나타낸 블럭도이다.
도 3은 본 발명의 실시예들에 따른 스토리지 장치의 구조를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 네임스페이스들과 메모리 영역들 간의 매핑 관계를 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 타깃 네임스페이스와 메모리 영역들 간의 매핑 관계를 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 공백 테이블의 구조의 일 예를 나타낸 도면이다.
도 7은 본 발명의 실시예들에 따른 스토리지 장치가 타깃 네임스페이스에 매핑될 공백 메모리 영역들을 결정하는 동작의 일 예를 나타낸 순서도이다.
도 8은 본 발명의 실시예들에 따른 타깃 네임스페이스에 매핑되는 공백 메모리 영역들의 일 예를 나타낸 도면이다.
도 9는 본 발명의 실시예들에 따른 타깃 네임스페이스에 매핑되는 공백 메모리 영역들의 다른 예를 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 타깃 네임스페이스에 매핑되는 공백 메모리 영역들의 또 다른 예를 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 타깃 네임스페이스에 대한 플래그를 나타낸 도면이다.
도 12는 본 발명의 실시예들에 따른 스토리지 장치가 논리 주소에 매핑되는 물리 주소를 결정하는 동작의 일 예를 나타낸 도면이다.
도 13은 본 발명의 실시예들에 따른 스토리지 장치가 논리 주소에 매핑되는 물리 주소를 결정하는 동작의 다른 예를 나타낸 도면이다.
도 14는 본 발명의 실시예들에 따른 스토리지 장치의 동작 방법을 나타낸 도면이다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 스토리지 장치(100)의 개략적인 구성도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 스토리지 장치(100)는 데이터를 저장하는 메모리(110)와, 메모리(110)를 제어하는 컨트롤러(120) 등을 포함할 수 있다.
메모리(110)는 다수의 메모리 블록(Memory Block)을 포함하며, 컨트롤러(120)의 제어에 응답하여 동작한다. 여기서, 메모리(110)의 동작은 일 예로, 리드 동작(Read Operation), 프로그램 동작(Program Operation; "Write Operation" 이라고도 함) 및 소거 동작(Erasure Operation) 등을 포함할 수 있다.
메모리(110)는 데이터를 저장하는 복수의 메모리 셀(Memory Cell; 간단히 줄여서 "셀" 이라고도 함)을 포함하는 메모리 셀 어레이(Memory Cell Array)를 포함할 수 있다. 이러한 메모리 셀 어레이는 메모리 블록 내에 존재할 수 있다.
예를 들어, 메모리(110)는 낸드 플래시 메모리(NAND Flash Memory), 3차원 낸드 플래시 메모리(3D NAND Flash Memory), 노아 플래시 메모리(NOR Flash memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 또는 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등으로 다양한 타입으로 구현될 수 있다.
한편, 메모리(110)는 3차원 어레이 구조(three-Dimensional Array structure)로 구현될 수 있다. 본 발명의 실시예들은 전하 저장층이 전도성 부유 게이트(Floating Gate)로 구성된 플래시 메모리는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
메모리(110)는 컨트롤러(120)로부터 커맨드 및 어드레스 등을 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스할 수 있다. 즉, 메모리(110)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다.
예를 들면, 메모리(110)는 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 이와 관련하여, 프로그램 동작을 수행할 때, 메모리(110)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 수 있다. 리드 동작을 수행할 때, 메모리(110)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 수 있다. 소거 동작 시, 메모리(110)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 수 있다.
컨트롤러(120)는 메모리(110)에 대한 쓰기(프로그램), 읽기, 소거 및 백그라운드(background) 동작을 제어할 수 있다. 여기서, 백그라운드 동작은 일 예로 가비지 컬렉션(GC, Garbage Collection), 웨어 레벨링(WL, Wear Leveling), 리드 리클레임(RR, Read Reclaim) 또는 배드 블록 관리(BBM, Bad Block Management) 동작 등 중 하나 이상을 포함할 수 있다.
컨트롤러(120)는 스토리지 장치(100)의 외부에 위치하는 장치(e.g. 호스트(HOST))의 요청에 따라 메모리(110)의 동작을 제어할 수 있다. 반면, 컨트롤러(120)는 호스트(HOST)의 요청과 무관하게 메모리(110)의 동작을 제어할 수도 있다.
호스트(HOST)는 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, PDA(Personal Digital Assistants), 타블렛(tablet), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 인간의 제어에 따라 주행하거나 또는 자율 주행이 가능한 이동 장치(e.g. 차량, 로봇, 드론) 등일 수 있다.
호스트(HOST)는 적어도 하나의 운영 시스템(OS, operating system)을 포함할 수 있다. 운영 시스템은 호스트(HOST)의 기능 및 동작을 전반적으로 관리 및 제어할 수 있고, 호스트(HOST)와 스토리지 장치(100) 간의 상호 동작을 제공할 수 있다. 운영 시스템은 호스트(HOST)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운영 시스템으로 구분할 수 있다.
한편, 컨트롤러(120)와 호스트(HOST)는 서로 분리된 장치일 수도 있다. 경우에 따라서, 컨트롤러(120)와 호스트(HOST)는 하나의 장치로 통합되어 구현될 수도 있다. 아래에서는, 설명의 편의를 위하여, 컨트롤러(120)와 호스트(HOST)가 서로 분리된 장치인 것을 예로 들어 설명한다.
도 1을 참조하면, 컨트롤러(120)는 메모리 인터페이스(122) 및 제어 회로(123) 등을 포함할 수 있으며, 호스트 인터페이스(121) 등을 더 포함할 수 있다.
호스트 인터페이스(121)는 호스트(HOST)와의 통신을 위한 인터페이스를 제공한다. 예시적으로 호스트 인터페이스(121)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, SMBus(System Management Bus) 프로토콜, I2C(Inter-Integrated Circuit) 프로토콜, I3C(Improved Inter-Integrated Circuit) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 사용하는 인터페이스를 제공한다.
제어 회로(123)는 호스트(HOST)로부터 커맨드를 수신할 때, 호스트 인터페이스(121)를 통해서 커맨드를 수신하여, 수신된 커맨드를 처리하는 동작을 수행할 수 있다.
메모리 인터페이스(122)는, 메모리(110)와 연결되어 메모리(110)와의 통신을 위한 인터페이스를 제공할 수 있다. 즉, 메모리 인터페이스(122)는 제어 회로(123)의 제어에 응답하여 메모리(110)와 컨트롤러(120) 사이의 인터페이스를 제공하도록 구성될 수 있다.
제어 회로(123)는 컨트롤러(120)의 전반적인 제어 동작을 수행하여 메모리(110)의 동작을 제어한다. 이를 위해, 일 예로, 제어 회로(123)는 프로세서(124), 워킹 메모리(125) 등 중 하나 이상을 포함할 수 있으며, 에러 검출 및 정정 회로(ECC Circuit, 126) 등을 선택적으로 포함할 수 있다.
프로세서(124)는 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(124)는 호스트 인터페이스(121)를 통해 호스트(HOST)와 통신하고, 메모리 인터페이스(122)를 통해 메모리(110)와 통신할 수 있다.
프로세서(124)는 플래시 변환 계층(FTL: Flash Translation Layer)의 기능을 수행할 수 있다. 프로세서(124)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(LBA, logical block address)를 물리 블록 어드레스(PBA, physical block address)로 변환할 수 있다. 플래시 변환 계층(FTL)은 매핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다.
플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(124)는 호스트(HOST)로부터 수신된 데이터를 랜더마이즈할 수 있다. 예를 들면, 프로세서(124)는 설정된 랜더마이징 시드(seed)를 이용하여 호스트(HOST)로부터 수신된 데이터를 랜더마이즈할 수 있다. 랜더마이즈된 데이터는 메모리(110)에 제공되고, 메모리(110)의 메모리 셀 어레이에 프로그램될 수 있다.
프로세서(124)는 리드 동작 시 메모리(110)로부터 수신된 데이터를 디랜더마이즈할 수 있다. 예를 들면, 프로세서(124)는 디랜더마이징 시드를 이용하여 메모리(110)로부터 수신된 데이터를 디랜더마이즈할 수 있다. 디랜더마이즈된 데이터는 호스트(HOST)로 출력될 수 있다.
프로세서(124)는 펌웨어(FirmWare)를 실행하여 컨트롤러(120)의 동작을 제어할 수 있다. 다시 말해, 프로세서(124)는, 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행하기 위하여, 부팅 시 워킹 메모리(125)에 로딩 된 펌웨어를 실행(구동)할 수 있다. 이하, 본 발명의 실시예들에서 설명하는 스토리지 장치(100)의 동작은 프로세서(124)가 해당 동작이 정의된 펌웨어를 실행하는 방식으로 구현될 수 있다.
펌웨어는 스토리지 장치(100)를 구동하기 위해서 스토리지 장치(100) 내에서 실행되는 프로그램으로서, 다양한 기능적 계층들을 포함할 수 있다. 일 예로, 펌웨어는 전술한 기능적 계층들 각각을 실행하기 위한 코드가 정의된 바이너리 데이터를 포함할 수 있다.
예를 들어, 펌웨어는, 호스트(HOST)에서 스토리지 장치(100)에 요구하는 논리 주소(Logical Address)와 메모리(110)의 물리 주소(Physical Address) 간의 변환 기능을 하는 플래시 변환 계층(FTL: Flash Translation Layer)와, 호스트(HOST)에서 저장 장치인 스토리지 장치(100)에 요구하는 커맨드를 해석하여 플래시 변환 계층(FTL)에 전달하는 역할을 하는 호스트 인터페이스 계층(HIL: Host Interface Layer)와, 플래시 변환 계층(FTL)에서 지시하는 커맨드를 메모리(110)로 전달하는 플래시 인터페이스 계층(FIL: Flash Interface Layer) 등 중 하나 이상을 포함할 수 있다.
이러한 펌웨어는, 일 예로, 메모리(110) 또는 메모리(110) 외부에 위치하는 별도의 비휘발성 메모리(e.g. ROM, NOR Flash)에서 워킹 메모리(125)로 로드될 수 있다. 프로세서(124)는 파워 온 이후 부팅 동작을 실행할 때, 먼저 펌웨어의 전체 또는 일부를 워킹 메모리(125)에 로드할 수 있다.
프로세서(124)는 컨트롤러(120)의 제반 동작을 제어하기 위해 워킹 메모리(125)에 로딩된 펌웨어에 정의된 논리 연산을 수행할 수 있다. 프로세서(124)는 펌웨어에 정의된 논리 연산을 수행한 결과를 워킹 메모리(125)에 저장할 수 있다. 프로세서(124)는 펌웨어에 정의된 논리 연산을 수행한 결과에 따라서, 컨트롤러(120)가 커맨드 또는 신호를 생성하도록 제어할 수 있다. 프로세서(124)는 수행되어야 할 논리 연산이 정의된 펌웨어의 부분이 메모리(110)에는 저장되어 있으나 워킹 메모리(125)에 로드되어 있지 않은 경우에, 펌웨어의 해당 부분을 메모리(110)로부터 워킹 메모리(125)에 로드하기 위한 이벤트(e.g. 인터럽트)를 발생시킬 수 있다.
한편, 프로세서(124)는 펌웨어를 구동하는데 필요한 메타 데이터를 메모리(110)에서 로드할 수 있다. 메타 데이터는 메모리(110)를 관리하기 위한 데이터로서, 메모리(110)에 저장되는 유저 데이터에 대한 관리 정보를 포함할 수 있다.
한편, 펌웨어는 스토리지 장치(100)가 생산되는 중 또는 스토리지 장치(100)가 실행되는 중에 업데이트될 수 있다. 컨트롤러(120)는 스토리지 장치(100)의 외부로부터 새로운 펌웨어를 다운로드하고, 기존 펌웨어를 새로운 펌웨어로 업데이트할 수 있다.
워킹 메모리(125)는 컨트롤러(120)를 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있다. 이러한 워킹 메모리(125)는, 일 예로, 휘발성 메모리로서, SRAM (Static RAM), DRAM (Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등 중 하나 이상을 포함할 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드(Error Correction Code)를 이용하여 타겟 데이터의 에러 비트를 검출하고, 검출된 에러 비트를 정정할 수 있다. 여기서, 타겟 데이터는, 일 예로, 워킹 메모리(125)에 저장된 데이터이거나, 메모리(110)로부터 리드한 데이터 등일 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있다. 에러 검출 및 정정 회로(126)는 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 또는 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다.
예를 들면, 에러 검출 및 정정 회로(126)는 리드 데이터들 각각에 대해 설정된 섹터(Sector) 단위로 에러 비트를 검출할 수 있다. 즉, 각각의 리드 데이터는 복수의 섹터(Sector)로 구성될 수 있다. 섹터(Sector)는 플래시 메모리의 읽기 단위인 페이지(Page)보다 더 작은 데이터 단위를 의미할 수 있다. 각각의 리드 데이터를 구성하는 섹터들은 어드레스를 매개로 서로 대응될 수 있다.
에러 검출 및 정정 회로(126)는 비트 에러율(Bit Error Rate, BER)을 산출하고, 섹터 단위로 정정 가능 여부를 판단할 수 있다. 에러 검출 및 정정 회로(126)는 예를 들어, 비트 에러율(BER)이 설정된 기준값(reference value)보다 높은 경우 해당 섹터를 정정 불가능(Uncorrectable or Fail)으로 판단할 수 있다. 반면에, 비트 에러율(BER)이 기준값보다 낮은 경우 해당 섹터를 정정 가능(Correctable or Pass)으로 판단할 수 있다.
에러 검출 및 정정 회로(126)는 모든 리드 데이터들에 대해 순차적으로 에러 검출 및 정정 동작을 수행할 수 있다. 에러 검출 및 정정 회로(126)는 리드 데이터에 포함된 섹터가 정정 가능한 경우 다음 리드 데이터에 대해서는 해당 섹터에 대한 에러 검출 및 정정 동작을 생략할 수 있다. 이렇게 모든 리드 데이터들에 대한 에러 검출 및 정정 동작이 종료되면, 에러 검출 및 정정 회로(126)는 마지막까지 정정 불가능으로 판단된 섹터를 검출할 수 있다. 정정 불가능한 것으로 판단된 섹터는 하나 또는 그 이상일 수 있다. 에러 검출 및 정정 회로(126)는 정정 불가능으로 판단된 섹터에 대한 정보(ex. 어드레스 정보)를 프로세서(124)로 전달할 수 있다.
버스(127)는 컨트롤러(120)의 구성 요소들(121, 122, 124, 125, 126) 사이의 채널(Channel)을 제공하도록 구성될 수 있다. 이러한 버스(127)는, 일 예로, 각종 제어 신호, 커맨드 등을 전달하기 위한 제어 버스와, 각종 데이터를 전달하기 위한 데이터 버스 등을 포함할 수 있다.
한편, 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126) 중 일부의 구성 요소는 삭제되거나, 컨트롤러(120)의 전술한 구성 요소들 (121, 122, 124, 125, 126) 중 몇몇 구성 요소들이 하나로 통합될 수 있다. 경우에 따라, 컨트롤러(120)의 전술한 구성 요소들 이외에 하나 이상의 다른 구성 요소가 추가될 수도 있다.
아래에서는, 도 2를 참조하여 메모리(110)에 대하여 더욱 상세하게 설명한다.
도 2는 도 1의 메모리(110)를 개략적으로 나타낸 블럭도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 메모리(110)는, 메모리 셀 어레이(Memory Cell Array, 210), 어드레스 디코더(Address Decoder, 220), 읽기 및 쓰기 회로(Read and Write Circuit, 230), 제어 로직(Control Logic, 240) 및 전압 생성 회로(Voltage Generation Circuit, 250) 등을 포함할 수 있다.
메모리 셀 어레이(210)는 다수의 메모리 블록(BLK1~BLKz, z는 2 이상의 자연수)을 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz)에는, 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 배치되며, 다수의 메모리 셀(MC)이 배열될 수 있다.
다수의 메모리 블록(BLK1~BLKz)은 다수의 워드 라인(WL)을 통해 어드레스 디코더(220)와 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 다수의 비트 라인(BL)을 통해 읽기 및 쓰기 회로(230)와 연결될 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 예를 들어, 다수의 메모리 셀은 비휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 비휘발성 메모리 셀들로 구성될 수 있다.
메모리 셀 어레이(210)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있으며, 경우에 따라서는, 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
한편, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(SLC: Single-Level Cell)일 수 있다. 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(MLC: Multi-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(TLC: Triple-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(QLC: Quad-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀을 포함할 수도 있다.
이때, 복수의 메모리 셀 각각에 저장되는 데이터의 비트 수는 동적으로 결정될 수 있다. 예를 들어, 1비트의 데이터를 저장하는 싱글-레벨 셀이 3비트의 데이터를 저장하는 트리플-레벨 셀로 변경될 수 있다.
도 2를 참조하면, 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 제어 로직(240) 및 전압 생성 회로(250) 등은 메모리 셀 어레이(210)를 구동하는 주변 회로로서 동작할 수 있다.
어드레스 디코더(220)는 다수의 워드 라인(WL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다.
어드레스 디코더(220)는 제어 로직(240)의 제어에 응답하여 동작하도록 구성될 수 있다.
어드레스 디코더(220)는 메모리(110) 내부의 입출력 버퍼를 통해 어드레스(Address)를 수신할 수 있다. 어드레스 디코더(220)는 수신된 어드레스 중 블록 어드레스(Block Address)를 디코딩하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다.
어드레스 디코더(220)는 전압 생성 회로(250)로부터 읽기 전압(Vread) 및 패스 전압(Vpass)을 입력 받을 수 있다.
어드레스 디코더(220)는 리드 동작 중 읽기 전압 인가 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)으로 읽기 전압(Vread)를 인가하고, 나머지 비 선택된 워드 라인들(WL)에는 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 프로그램 검증 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)에 전압 생성 회로(250)에서 발생된 검증 전압을 인가하고, 나머지 비 선택된 워드 라인들(WL)에 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩 된 열 어드레스를 읽기 및 쓰기 회로(230)에 전송할 수 있다.
메모리(110)의 리드 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스 중 하나 이상을 포함할 수 있다.
어드레스 디코더(220)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택할 수 있다. 열 어드레스는 어드레스 디코더(220)에 의해 디코딩 되어 읽기 및 쓰기 회로(230)에 제공될 수 있다.
어드레스 디코더(220)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등 중 하나 이상을 포함할 수 있다.
읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함할 수 있다. 읽기 및 쓰기 회로(230)는 메모리 셀 어레이(210)의 리드 동작(Read Operation) 시에는 "읽기 회로(Read Circuit)"로 동작하고, 쓰기 동작(Write Operation) 시에는 "쓰기 회로(Write Circuit)"로 동작할 수 있다.
전술한 읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함하는 페이지 버퍼 회로(Page Buffer Circuit) 또는 데이터 레지스터 회로(Data Register Circuit)라고도 한다. 여기서, 읽기 및 쓰기 회로(230)는 데이터 처리 기능을 담당하는 데이터 버퍼(Data Buffer)를 포함할 수 있고, 경우에 따라서, 캐싱 기능을 담당하는 캐쉬 버퍼(Cache Buffer)를 추가로 더 포함할 수 있다.
다수의 페이지 버퍼(PB)는 다수의 비트 라인(BL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 다수의 페이지 버퍼(PB)는 리드 동작 및 프로그램 검증 동작 시, 메모리 셀들의 문턱전압(Vth)을 센싱하기 위하여, 메모리 셀들과 연결된 비트 라인들(BL)에 센싱 전류를 계속적으로 공급하면서, 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치할 수 있다.
읽기 및 쓰기 회로(230)는 제어 로직(240)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작할 수 있다.
읽기 및 쓰기 회로(230)는 리드 동작 시, 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후, 메모리(110)의 입출력 버퍼로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(230)는 페이지 버퍼들(PB) 또는 페이지 레지스터들 이외에도, 열 선택 회로 등을 포함할 수 있다.
제어 로직(240)은 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 및 전압 생성 회로(250) 등과 연결될 수 있다. 제어 로직(240)은 메모리(110)의 입출력 버퍼를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다.
제어 로직(240)은 제어 신호(CTRL)에 응답하여 메모리(110)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(240)은 다수의 페이지 버퍼(PB)의 센싱 노드의 프리 차지 전위 레벨을 조절하기 위한 제어 신호를 출력할 수 있다.
제어 로직(240)은 메모리 셀 어레이(210)의 리드 동작을 수행하도록 읽기 및 쓰기 회로(230)를 제어할 수 있다. 전압 생성 회로(250)는, 제어 로직(240)에서 출력되는 전압 생성 회로 제어 신호에 응답하여, 리드 동작 시, 이용되는 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성할 수 있다.
한편, 전술한 메모리(110)의 메모리 블록 각각은 다수의 워드 라인(WL)과 대응되는 다수의 페이지와 다수의 비트 라인(BL)과 대응되는 다수의 스트링으로 구성될 수 있다.
메모리 블록(BLK)에는 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 교차하면서 배치될 수 있다. 예를 들어, 다수의 워드 라인(WL) 각각은 행 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 열 방향으로 배치될 수 있다. 다른 예를 들어, 다수의 워드 라인(WL) 각각은 열 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 행 방향으로 배치될 수 있다.
다수의 워드 라인(WL) 중 하나와 다수의 비트 라인(BL) 중 하나에 연결되는 메모리 셀이 정의될 수 있다. 각 메모리 셀에는 트랜지스터가 배치될 수 있다.
예를 들어, 메모리 셀(MC)에 배치된 트랜지스터는 드레인, 소스 및 게이트 등을 포함할 수 있다. 트랜지스터의 드레인(또는 소스)은 해당 비트 라인(BL)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있다. 트랜지스터의 소스(또는 드레인)는 소스 라인(그라운드일 수 있음)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있다. 트랜지스터의 게이트는 절연체에 둘러싸인 플로팅 게이트(Floating Gate)와 워드 라인(WL)으로부터 게이트 전압이 인가되는 컨트롤 게이트(Control Gate)를 포함할 수 있다.
각 메모리 블록에는, 2개의 최외곽 워드 라인 중 읽기 및 쓰기 회로(230)와 더 인접한 제1 최외곽 워드 라인의 바깥쪽에 제1 선택 라인(소스 선택 라인 또는 드레인 선택 라인이라고도 함)이 더 배치될 수 있으며, 다른 제2 최외곽 워드 라인의 바깥쪽에 제2 선택 라인(드레인 선택 라인 또는 소스 선택 라인이라고도 함)이 더 배치될 수 있다.
경우에 따라서, 제1 최외곽 워드 라인과 제1 선택 라인 사이에는 하나 이상의 더미 워드 라인이 더 배치될 수 있다. 또한, 제2 최외곽 워드 라인과 제2 선택 라인 사이에도 하나 이상의 더미 워드 라인이 더 배치될 수 있다.
전술한 메모리 블록의 리드 동작 및 프로그램 동작(쓰기 동작)은 페이지 단위로 수행될 수 있으며, 소거(Erasure) 동작은 메모리 블록 단위로 수행될 수 있다.
도 3은 본 발명의 실시예들에 따른 스토리지 장치(100)의 구조를 나타낸 도면이다.
도 3을 참조하면, 스토리지 장치(100)는 메모리(110) 및 컨트롤러(120)를 포함할 수 있다.
메모리(110)는 복수의 메모리 영역들(MR)을 포함할 수 있다. 복수의 메모리 영역들(MR) 각각은 특정한 크기(e.g. 1GB)의 데이터를 저장할 수 있는 영역이다. 복수의 메모리 영역들(MR) 각각은 하나 이상의 메모리 블록들 또는 하나 이상의 페이지들로 구성될 수 있다.
컨트롤러(120)는 복수의 메모리 영역들(MR)과 N개(N은 자연수)의 네임스페이스들(NS_1, NS_2, ~ , NS_N) 간의 매핑 정보를 생성할 수 있다. 복수의 메모리 영역들(MR) 중 전체 또는 일부는 논리적 파티션인 네임스페이스들(NS_1, NS_2, ~ , NS_N) 중 하나에 매핑될 수 있다. 특정 네임스페이스에 데이터가 저장될 때, 해당 데이터는 실질적으로 해당 네임스페이스에 매핑된 메모리 영역들에 저장된다.
네임스페이스들(NS_1, NS_2, ~ ,NS_N)은 외부 장치(미도시)에 의해 동적으로 생성 또는 삭제될 수 있다. 네임스페이스가 생성 또는 삭제될 때, 네임스페이스와 메모리 영역들(MR) 간의 매핑 관계도 변경될 수 있다.
그리고 컨트롤러(120)는 복수의 메모리 영역들(MR) 중에서 공백 메모리 영역들의 정보를 공백 테이블(EMPTY_TBL)에 기록할 수 있다.
공백 메모리 영역은 복수의 메모리 영역들(MR) 중에서 어떤 네임스페이스에도 매핑되지 않은 메모리 영역이다. 본 발명의 실시예들에서, 복수의 메모리 영역들(MR) 중에서 네임스페이스들(NS_1, NS_2, ~ ,NS_N) 중 어느 하나에 매핑된 메모리 영역들을 제외한 나머지 메모리 영역이 공백 메모리 영역으로 결정될 수 있다.
한편, 공백 메모리 영역에 포함된 메모리 블록 또는 페이지는 소거된 상태일 수 있다.
외부 장치(미도시)에 의해 특정한 네임스페이스가 새로 생성될 때, 공백 메모리 영역들 중 전체 또는 일부가 해당 네임스페이스에 매핑될 수 있다. 해당 네임스페이스에 매핑된 공백 메모리 영역은 이후 공백 메모리 영역에서 제외된다.
반면, 특정 네임스페이스가 삭제될 때, 해당 네임스페이스에 매핑된 메모리 영역은 다시 공백 메모리 영역이 될 수 있다.
컨트롤러(120)는 복수의 메모리 영역들(MR) 중 어떤 메모리 영역이 공백 메모리 영역인지를 다양한 방법으로 관리할 수 있다. 일 예로, 컨트롤러(120)는 복수의 메모리 영역들(MR) 각각이 공백 메모리 영역인지 여부를 지시하는 비트맵을 이용할 수 있다.
네임스페이스들(NS_1, NS_2, ~ , NS_N)과 메모리 영역들(MR) 간의 매핑 관계 및 이에 따른 공백 테이블(EMPTY_TBL)의 구성에 대해서는 이하 도 4에서 자세히 설명한다.
본 발명의 실시예들에서, 타깃 크기(e.g. 3GB)를 가지는 타깃 네임스페이스가 생성될 수 있다.
타깃 네임스페이스는 N개의 네임스페이스들(NS_1, NS_2, ~ ,NS_N) 중 하나일 수도 있고, N개의 네임스페이스들(NS_1, NS_2, ~ ,NS_N) 외에 추가로 생성된 네임스페이스일 수도 있다. 타깃 네임스페이스는 전술한 외부 장치(미도시)에 의해 생성될 수 있고, 타깃 크기 역시 외부 장치(미도시)에 의해 설정될 수 있다.
타깃 크기의 타깃 네임스페이스가 생성될 때, 컨트롤러(120)는 공백 테이블(EMPTY_TBL)에 기록된 공백 메모리 영역들 중에서 타깃 네임스페이스에 매핑될 공백 메모리 영역들을 결정할 수 있다.
컨트롤러(120)가 타깃 네임스페이스에 매핑될 공백 메모리 영역들을 결정하는 일 예에 대해서는 후술할 도면을 통해 자세히 설명한다.
도 4는 본 발명의 실시예들에 따른 네임스페이스들(NS)과 메모리 영역들(MR) 간의 매핑 관계를 나타낸 도면이다.
도 4를 참조하면, N개의 네임스페이스들(NS_1, NS_2, ~ , NS_N)은 각각 하나 이상의 메모리 영역들에 매핑될 수 있다. 이때, 각 네임스페이스에 매핑되는 메모리 영역들은 순차적(sequential)일 수도 있고, 비순차적(non-sequential)일 수도 있다.
메모리 영역들이 순차적이라는 것은, 메모리 영역들 전체에 대응하는 물리 주소 구간이 하나의 물리 주소 구간으로 표현될 수 있다는 것을 의미한다. 이때, 메모리 영역들은 서로 연속이다.
반면, 메모리 영역들이 비순차적이라는 것은, 메모리 영역들 전체에 대응하는 물리 주소 구간이 두 개 이상의 서로 불연속적인 물리 주소 구간으로 표현된다는 것을 의미한다. 이때, 메모리 영역들 중 일부는 서로 불연속적이다.
도 4에서, 네임스페이스(NS_1)에 매핑되는 메모리 영역들은 순차적이다. 반면, 네임스페이스(NS_2)에 매핑되는 메모리 영역들은 비순차적이다.
한편, 복수의 메모리 영역들(MR) 중에서 N개의 네임스페이스들(NS_1, NS_2, ~ , NS_N) 중 어떤 네임스페이스에도 매핑되지 않는 공백 메모리 영역들(EMPTY_MR)이 존재할 수 있다.
전술한 바와 같이, 공백 메모리 영역들(EMPTY_MR)에 대한 정보는 공백 테이블(EMPTY_TBL)에 기록될 수 있다.
일 예로, 공백 테이블(EMPTY_TBL)은 공백 메모리 영역(EMPTY_MR)에 대한 정보(e.g. 공백 메모리 영역(EMPTY_MR)의 위치, 크기)를 포함할 수 있다.
도 5는 본 발명의 실시예들에 따른 타깃 네임스페이스(TGT_NS)와 메모리 영역들(MR) 간의 매핑 관계를 나타낸 도면이다.
도 5에서, 외부 장치(미도시)에 의해 새로운 타깃 네임스페이스(TGT_NS)가 생성되는 경우를 예를 들어 설명한다.
이때, 타깃 네임스페이스(TGT_NS)에 매핑될 메모리 영역들(MR)은 공백 메모리 영역들(EMPTY_MR) 중에서 결정될 수 있다. 도 5에서, 타깃 네임스페이스(TGT_NS)에 매핑된 메모리 영역들은 비순차적이지만, 타깃 네임스페이스(TGT_NS)에 매핑된 메모리 영역들이 순차적일 수도 있다.
컨트롤러(120)는 공백 메모리 영역들(EMPTY_MR) 중에서 타깃 네임스페이스(TGT_NS)에 매핑될 공백 메모리 영역들을 결정하기 위해, 공백 테이블(EMPTY_TBL)에 기록된 정보를 이용할 수 있다.
이하, 공백 테이블(EMPTY_TBL)의 구조의 일 예 및 스토리지 장치(100)의 컨트롤러(120)가 타깃 네임스페이스(TGT_NS)에 매핑될 공백 메모리 영역들을 결정하는 동작의 실시예들을 후술할 도면을 통해 설명한다.
도 6은 본 발명의 실시예들에 따른 공백 테이블(EMPTY_TBL)의 구조의 일 예를 나타낸 도면이다.
도 6을 참조하면, 공백 테이블(EMPTY_TBL)은 하나 이상의 공백 테이블 엔트리들(EMPTY_TBL_ENT)을 포함할 수 있다.
이때, 공백 테이블 엔트리들(EMPTY_TBL_ENT)은 각각 하나 이상의 순차적인 공백 메모리 영역들(EMPTY_MR)에 대응할 수 있다. 도 6에서, 공백 테이블 엔트리들(EMPTY_TBL_ENT)은 각각 3개, 2개, 5개의 순차적인 공백 메모리 영역들(EMPTY_MR)에 대응한다.
도 7은 본 발명의 실시예들에 따른 스토리지 장치(100)가 타깃 네임스페이스(TGT_NS)에 매핑될 공백 메모리 영역들을 결정하는 동작의 일 예를 나타낸 순서도이다.
먼저, 스토리지 장치(100)의 컨트롤러(120)는 공백 테이블(EMPTY_TBL)에 포함된 공백 테이블 엔트리들(EMPTY_TBL_ENT)을 탐색할 수 있다(S710).
그리고 컨트롤러(120)는 공백 테이블 엔트리들(EMPTY_TBL_ENT) 중에서 제1 공백 테이블 엔트리가 존재하는지 판단한다(S720). 이때, 제1 공백 테이블 엔트리는, 대응하는 공백 메모리 영역들의 크기의 총합이 타깃 네임스페이스(TGT_NS)의 크기인 타깃 크기와 일치하는 공백 테이블 엔트리이다.
제1 공백 테이블 엔트리가 존재할 때(S720-Y), 컨트롤러(120)는 제1 공백 테이블 엔트리에 대응하는 공백 메모리 영역들을 타깃 네임스페이스(TGT_NS)에 매핑할 수 있다(S730). 이때, 타깃 네임스페이스(TGT_NS)에 매핑되는 공백 메모리 영역들은 순차적이다.
반면, 제1 공백 테이블 엔트리가 존재하지 않을 때(S720-N), 컨트롤러(120)는 제2 공백 테이블 엔트리가 존재하는지 여부를 판단한다(S740). 이때, 제2 공백 테이블 엔트리는 대응하는 공백 메모리 영역들의 크기의 총합이 타깃 크기보다 큰 공백 테이블 엔트리이다.
제2 공백 테이블 엔트리가 존재할 때(S740-Y), 컨트롤러(120)는 제2 공백 테이블 엔트리에 대응하는 공백 메모리 영역들 중 일부를 타깃 네임스페이스(TGT_NS)에 매핑할 수 있다(S750). 이때, 타깃 네임스페이스(TGT_NS)에 매핑되는 공백 메모리 영역들은 순차적이다.
반면, 제2 공백 테이블 엔트리가 존재하지 않을 때(S740-N), 컨트롤러(120)는 공백 테이블(EMPTY_TBL)에 기록된 공백 메모리 영역들 중 하나 이상의 공백 메모리 영역들을 타깃 네임스페이스(TGT_NS)에 매핑할 수 있다(S760). 이 경우, 타깃 네임스페이스(TGT_NS)에 매핑되는 공백 메모리 영역들은 비순차적이다.
일 예로, S760 단계에서, 컨트롤러(120)는 공백 테이블(EMPTY_TBL)에 기록된 공백 메모리 영역들의 식별자의 순서에 따라, 타깃 네임스페이스(TGT_NS)에 매핑될 공백 메모리 영역들을 결정할 수 있다.
다른 예로, S760 단계에서, 컨트롤러(120)는 공백 테이블(EMPTY_TBL)에 기록된 공백 메모리 영역들 중에서 타깃 네임스페이스(TGT_NS)에 매핑될 공백 메모리 영역들을 랜덤하게 결정할 수 있다.
다른 예로, S760 단계에서, 컨트롤러(120)는 공백 테이블 엔트리들(EMPTY_TBL_ENT)에 대응하는 공백 메모리 영역들의 크기의 총합에 따라 타깃 네임스페이스(TGT_NS)에 매핑될 공백 메모리 영역들을 결정할 수 있다. 컨트롤러(120)는 공백 테이블 엔트리들(EMPTY_TBL_ENT) 중에서, 대응하는 공백 메모리 영역들의 크기의 총합이 크기가 큰 공백 테이블 엔트리를 높은 우선 순위로 선택하고, 선택된 공백 테이블 엔트리에 대응하는 공백 메모리 영역들을 타깃 네임스페이스(TGT_NS)에 매핑할 수 있다.
본 발명의 실시예들에서, 컨트롤러(120)는 도 7에서 설명한 방법과 같이 타깃 네임스페이스(TGT_NS)에 매핑되는 공백 메모리 영역들을 결정함으로써, 타깃 네임스페이스(TGT_NS)에 매핑되는 공백 메모리 영역들이 최대한 순차적이 되도록 설정할 수 있다. 또한, 컨트롤러(120)는 타깃 네임스페이스(TGT_NS)에 공백 메모리 영역들을 매핑한 이후에, 나머지 공백 메모리 영역들의 단편화(fragmentation)를 최소화할 수 있다.
도 8은 본 발명의 실시예들에 따른 타깃 네임스페이스(TGT_NS)에 매핑되는 공백 메모리 영역들(EMPTY_MR)의 일 예를 나타낸 도면이다.
도 8을 참조하면, 공백 테이블(EMPTY_TBL)에 포함된 공백 테이블 엔트리들(EMPTY_TBL_ENT) 중에서 제1 공백 테이블 엔트리(EMPTY_TBL_ENT1)에 대응하는 공백 메모리 영역들의 크기의 총합은 타깃 네임스페이스(TGT_NS)의 크기인 타깃 크기(TGT_SIZE)와 일치한다.
따라서, 컨트롤러(120)는 제1 공백 테이블 엔트리(EMPTY_TBL_ENT1)에 대응하는 공백 메모리 영역들을 타깃 네임스페이스(TGT_NS)에 매핑할 수 있다.
이때, 제1 공백 테이블 엔트리(EMPTY_TBL_ENT1)에 대응하는 공백 메모리 영역들이 순차적이므로, 타깃 네임스페이스(TGT_NS)에 매핑된 메모리 영역들은 순차적이다.
이후, 제1 공백 테이블 엔트리(EMPTY_TBL_ENT1)는 공백 테이블(EMPTY_TBL)에서 제거될 수 있다. 제1 공백 테이블 엔트리(EMPTY_TBL_ENT1)에 대응하는 공백 메모리 영역들은 타깃 네임스페이스(TGT_NS)에 매핑된 이후에는 더 이상 공백 메모리 영역이 아니기 때문이다.
도 9는 본 발명의 실시예들에 따른 타깃 네임스페이스(TGT_NS)에 매핑되는 공백 메모리 영역들(EMPTY_MR)의 다른 예를 나타낸 도면이다.
도 9를 참조하면, 공백 테이블(EMPTY_TBL)에 포함된 공백 테이블 엔트리들(EMPTY_TBL_ENT) 중에서 제2 공백 테이블 엔트리(EMPTY_TBL_ENT2)에 대응하는 공백 메모리 영역들의 크기의 총합은 타깃 네임스페이스(TGT_NS)의 크기인 타깃 크기(TGT_SIZE)보다 크다.
따라서, 컨트롤러(120)는 제2 공백 테이블 엔트리(EMPTY_TBL_ENT2)에 대응하는 공백 메모리 영역들 중 일부를 타깃 네임스페이스(TGT_NS)에 매핑할 수 있다.
이때, 제2 공백 테이블 엔트리(EMPTY_TBL_ENT1)에 대응하는 공백 메모리 영역들 중 타깃 네임스페이스(TGT_NS)에 매핑되는 메모리 영역들은 순차적이다.
이후, 제2 공백 테이블 엔트리(EMPTY_TBL_ENT2)는 이전에 대응한 공백 메모리 영역들 중에서 타깃 네임스페이스(TGT_NS)에 매핑된 공백 메모리 영역들을 제외한 나머지 공백 메모리 영역에 매핑될 수 있다.
도 10은 본 발명의 실시예들에 따른 타깃 네임스페이스(TGT_NS)에 매핑되는 공백 메모리 영역들(EMPTY_MR)의 또 다른 예를 나타낸 도면이다.
도 10을 참조하면, 공백 테이블(EMPTY_TBL)에 포함된 공백 테이블 엔트리들(EMPTY_TBL_ENT)에 대응하는 공백 메모리 영역들의 크기는 타깃 네임스페이스(TGT_NS)의 크기인 타깃 크기(TGT_SIZE)보다 작다. 도 10에서, 공백 테이블(EMPTY_TBL)에 포함된 공백 테이블 엔트리들(EMPTY_TBL_ENT)에 대응하는 공백 메모리 영역들의 크기는 각각 MR*2, MR*2, MR*3으로 타깃 크기(TGT_SIZE)인 MR*4보다 작다.
따라서, 컨트롤러(120)는 공백 테이블(EMPTY_TBL)에 기록된 공백 메모리 영역들 중 하나 이상의 공백 메모리 영역들을 타깃 네임스페이스(TGT_NS)에 매핑할 수 있다.
이때, 타깃 네임스페이스(TGT_NS)에 매핑되는 공백 메모리 영역들은 비순차적이다.
이상에서, 타깃 네임스페이스(TGT_NS)에 매핑될 공백 메모리 영역들을 결정하는 동작에 대해 설명하였다.
이하, 타깃 네임스페이스(TGT_NS)에 매핑된 메모리 영역들이 순차적인지 또는 비순차적인지 여부에 따른 스토리지 장치(100)의 동작을 설명한다.
도 11은 본 발명의 실시예들에 따른 타깃 네임스페이스(TGT_NS)에 대한 플래그(FLG)를 나타낸 도면이다.
도 11에서, 스토리지 장치(100)의 컨트롤러(120)는, 타깃 네임스페이스(TGT_NS)에 매핑된 공백 메모리 영역들이 순차적인지 또는 비순차적인지 여부에 따라, 타깃 네임스페이스(TGT_NS)에 대응하는 플래그(FLG)를 다르게 설정할 수 있다.
타깃 네임스페이스(TGT_NS)에 매핑된 공백 메모리 영역들이 순차적일 때, 컨트롤러(120)는 타깃 네임스페이스(TGT_NS)에 대응하는 플래그(FLG)를 제1 플래그(FLG_1)로 설정할 수 있다.
반면, 타깃 네임스페이스(TGT_NS)에 매핑된 공백 메모리 영역들이 비순차적일 때, 컨트롤러(120)는 타깃 네임스페이스(TGT_NS)에 대응하는 플래그(FLG)를 제2 플래그(FLG_2)로 설정할 수 있다.
한편, 컨트롤러(120)는 네임스페이스들 각각에 대한 플래그(FLG)를 별도의 자료 구조(e.g. 테이블)를 통해 관리할 수 있다. 컨트롤러(120)는 해당 자료 구조에서 타깃 네임스페이스(TGT_NS)에 해당하는 요소를 탐색하고, 해당 요소에 타깃 네임스페이스(TGT_NS)에 대응하는 플래그(FLG)가 제1 플래그(FLG_1)인지 또는 제2 플래그(FLG_2)인지를 기록할 수 있다.
이후, 컨트롤러(120)는 타깃 네임스페이스(TGT_NS)에 대응하는 플래그(FLG)에 따라, 타깃 네임스페이스에 대응하는 논리 주소에 매핑되는 물리 주소를 변환할 수 있다. 이하, 도 12 내지 도 13에서 이에 대해 자세히 설명한다.
도 12는 본 발명의 실시예들에 따른 스토리지 장치(100)가 논리 주소(LBA)에 매핑되는 물리 주소(PBA)를 결정하는 동작의 일 예를 나타낸 도면이다.
도 12에서, 타깃 네임스페이스(TGT_NS)에 대응하는 플래그(FLG)는 제1 플래그(FLG_1)이다. 이때, 타깃 네임스페이스(TGT_NS)에 매핑된 메모리 영역들(MR)은 순차적이다.
타깃 네임스페이스(TGT_NS)에 대응하는 논리 주소(LBA)는, 타깃 네임스페이스(TGT_NS)의 시작 논리 주소(START_LBA)와 오프셋(OFFSET)의 합으로 표현될 수 있다.
일 예로, 논리 주소(LBA)가 150이고 타깃 네임스페이스(TGT_NS)의 시작 논리 주소(START_LBA)가 100일 때, 오프셋(OFFSET)은 50으로 결정될 수 있다.
도 12에서, 타깃 네임스페이스(TGT_NS)의 시작 논리 주소(START_LBA)는, 타깃 네임스페이스(TGT_NS)에 매핑된 메모리 영역들(MR)의 시작 물리 주소(START_PBA)에 대응할 수 있다. 그리고 타깃 네임스페이스(TGT_NS)에 매핑된 메모리 영역들(MR)은 순차적이다.
따라서, 스토리지 장치(100)의 컨트롤러(120)는 논리 주소(LBA)에 대응하는 물리 주소(PBA)는 전술한 시작 물리 주소(START_PBA)와 오프셋(OFFSET)의 합으로 결정할 수 있다.
전술한 예에서, 시작 물리 주소(START_PBA)가 300이라고 가정하면, 논리 주소(LBA) 150에 대응하는 물리 주소(PBA)는 시작 물리 주소(START_PBA) 300과 오프셋(OFFSET) 50의 합인 350으로 결정될 수 있다.
즉, 컨트롤러(120)는 논리 주소(LBA)에 대응하는 물리 주소(PBA)를, 타깃 네임스페이스(TGT_NS) 상에서 논리 주소(LBA)의 오프셋(OFFSET)을 기초로 결정할 수 있다.
이 경우, 논리 주소(LBA)에 대응하는 물리 주소(PBA)를 탐색 할 때, 논리 주소(LBA)와 물리 주소(PBA) 간 매핑 정보가 저장된 별도의 자료 구조(e.g. 테이블)를 탐색할 필요 없이 오프셋(OFFSET)을 이용한 연산을 통해 바로 논리 주소(LBA)에 대응하는 물리 주소(PBA)를 계산할 수 있다. 따라서, 논리 주소(LBA)에 대응하는 물리 주소(PBA)를 탐색하는 과정에서 오버헤드가 최소화될 수 있다.
도 13은 본 발명의 실시예들에 따른 스토리지 장치(100)가 논리 주소(LBA)에 매핑되는 물리 주소(PBA)를 결정하는 동작의 다른 예를 나타낸 도면이다.
도 13에서, 타깃 네임스페이스(TGT_NS)에 대응하는 플래그(FLG)는 제2 플래그(FLG_2)이다. 이때, 타깃 네임스페이스(TGT_NS)에 매핑된 메모리 영역들(MR)은 비순차적이다. 따라서, 도 12에서 설명한 방법과 같이 오프셋을 이용한 주소 변환은 불가능하다.
따라서, 컨트롤러(120)는 논리 주소(LBA)에 매핑되는 물리 주소(PBA)를 결정하기 위해, 주소 매퍼(ADDR_MAPPER)을 사용할 수 있다.
주소 매퍼(ADDR_MAPPER)는 논리 주소(LBA)와 물리 주소(PBA) 간의 매핑 정보를 지시하는 자료 구조(e.g. 테이블, 리스트)이다.
이 경우, 컨트롤러(120)는 주소 매퍼(ADDR_MAPPER)를 참조하여 주소 변환을 수행하므로, 도 12에서 설명한 오프셋 기반의 연산에 비해서 논리 주소(LBA)에 대응하는 물리 주소(PBA)를 결정하는데 보다 긴 시간이 소요될 수 있다.
도 14는 본 발명의 실시예들에 따른 스토리지 장치(100)의 동작 방법을 나타낸 도면이다.
도 14를 참조하면, 스토리지 장치(100)의 동작 방법은, 타깃 크기(TGT_SIZE)를 가지는 타깃 네임스페이스(TGT_NS)가 생성되었다는 것을 지시하는 커맨드를 외부 장치로부터 수신하는 단계(S1410)를 포함할 수 있다.
그리고 스토리지 장치(100)의 동작 방법은, 복수의 메모리 영역들(MR) 중 어떤 네임스페이스에도 매핑되지 않은 공백 메모리 영역들(EMPTY_MR)의 정보가 기록된 공백 테이블(EMPTY_TBL)에서, 타깃 네임스페이스(TGT_NS)에 매핑될 공백 메모리 영역들을 탐색하는 단계(S1420)를 포함할 수 있다.
이때, 공백 테이블(EMPTY_TBL)은 하나 이상의 공백 테이블 엔트리들(EMPTY_TBL_ENT)을 포함할 수 있다. 그리고 공백 테이블 엔트리들(EMPTY_TBL_ENT)은 각각 하나 이상의 순차적인 공백 메모리 영역들(EMPTY_MR)에 대응할 수 있다.
일 예로, S1420 단계는, 공백 테이블 엔트리들(EMPTY_TBL_ENT) 중에서 대응하는 공백 메모리 영역들의 크기의 총합이 타깃 크기(TGT_SIZE)와 일치하는 제1 공백 테이블 엔트리(EMPTY_TBL_ENT1)가 존재할 때, 제1 공백 테이블 엔트리(EMPTY_TBL_ENT1)에 대응하는 공백 메모리 영역들을 타깃 네임스페이스(TGT_NS)에 매핑될 공백 메모리 영역들로 결정할 수 있다.
다른 예로, S1420 단계는, 공백 테이블 엔트리들(EMPTY_TBL_ENT) 중에서 제1 공백 테이블 엔트리(EMPTY_TBL_ENT1)가 존재하지 않고 공백 테이블 엔트리들(EMPTY_TBL_ENT) 중에서 대응하는 공백 메모리 영역들의 크기의 총합이 타깃 크기(TGT_SIZE)보다 큰 제2 공백 테이블 엔트리(EMPTY_TBL_ENT2)가 존재할 때, 제2 공백 테이블 엔트리(EMPTY_TBL_ENT2)에 대응하는 공백 메모리 영역들 중 일부를 타깃 네임스페이스(TGT_NS)에 매핑될 공백 메모리 영역들로 결정할 수 있다.
또 다른 예로, S1420 단계는, 공백 테이블 엔트리들(EMPTY_TBL_ENT) 중에서 제1 공백 테이블 엔트리(EMPTY_TBL_ENT1) 및 제2 공백 테이블 엔트리(EMPTY_TBL_ENT2)가 존재하지 않을 때, 공백 테이블(EMPTY_TBL)에 기록된 공백 메모리 영역들(EMPTY_MA) 중 비순차적인 하나 이상의 공백 메모리 영역들을 타깃 네임스페이스(TGT_NS)에 매핑될 공백 메모리 영역들로 결정할 수 있다.
그리고 스토리지 장치(100)의 동작 방법은, S1420 단계에서 탐색된 공백 메모리 영역들을 타깃 네임스페이스(TGT_NS)에 매핑하는 단계(S1430)를 포함할 수 있다.
한편, 스토리지 장치(100)의 동작 방법은, 타깃 네임스페이스(TGT_NS)에 매핑된 공백 메모리 영역들이 순차적인지 또는 비순차적인지 여부에 따라, 타깃 네임스페이스(TGT_NS)에 대응하는 플래그(FLG)를 제1 플래그(FLG_1) 또는 제2 플래그(FLG_2)로 설정하는 단계 및 타깃 네임스페이스(TGT_NS)에 대응하는 플래그(FLG)에 따라 타깃 네임스페이스(TGT_NS)에 대응하는 논리 주소(LBA)에 매핑되는 물리 주소(PBA)를 결정하는 단계를 추가로 포함할 수 있다.
일 예로, 타깃 네임스페이스(TGT_NS)에 대응하는 논리 주소(LBA)에 대응하는 물리 주소(PBA)를 결정하는 단계는, 타깃 네임스페이스(TGT_NS)에 대응하는 플래그(FLG)가 제1 플래그(FLG_1)일 때, 타깃 네임스페이스(TGT_NS)에 대응하는 논리 주소(LBA)에 매핑되는 물리 주소(PBA)를 타깃 네임스페이스(TGT_NS)에서 논리 주소(LBA)의 오프셋(OFFSET)을 기초로 결정할 수 있다.
다른 예로, 타깃 네임스페이스(TGT_NS)에 대응하는 논리 주소(LBA)에 대응하는 물리 주소(PBA)를 결정하는 단계는, 타깃 네임스페이스(TGT_NS)에 대응하는 플래그(FLG)가 제2 플래그(FLG_2)일 때, 타깃 네임스페이스(TGT_NS)에 대응하는 논리 주소(LBA)에 매핑되는 물리 주소(PBA)를, 논리 주소(LBA)와 물리 주소(PBA) 간의 매핑 정보를 지시하는 주소 매퍼(ADDR_MAPPER)을 기초로 결정할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 스토리지 장치 110: 메모리
120: 컨트롤러 121: 호스트 인터페이스
122: 메모리 인터페이스 123: 제어 회로
124: 프로세서 125: 워킹 메모리
126: 에러 검출 및 정정 회로
210: 메모리 셀 어레이 220: 어드레스 디코더
230: 리드 앤 라이트 회로 240: 제어 로직
250: 전압 생성 회로

Claims (17)

  1. 복수의 메모리 영역들을 포함하는 메모리; 및
    상기 복수의 메모리 영역들과 하나 이상의 네임스페이스들 간의 매핑 정보를 생성하고,
    상기 복수의 메모리 영역들 중 어떤 네임스페이스에도 매핑되지 않은 공백 메모리 영역들의 정보를 공백 테이블에 기록하고,
    타깃 크기를 가지는 타깃 네임스페이스가 생성될 때, 상기 공백 테이블에 기록된 상기 공백 메모리 영역들 중 상기 타깃 네임스페이스에 매핑될 공백 메모리 영역들을 결정하는 컨트롤러;를 포함하는 스토리지 장치.
  2. 제1항에 있어서,
    상기 공백 테이블은 하나 이상의 공백 테이블 엔트리들을 포함하고,
    상기 공백 테이블 엔트리들은 각각 하나 이상의 순차적인 공백 메모리 영역들에 대응하는 스토리지 장치.
  3. 제2항에 있어서,
    상기 컨트롤러는,
    상기 공백 테이블 엔트리들 중에서, 대응하는 공백 메모리 영역들의 크기의 총합이 상기 타깃 크기와 일치하는 제1 공백 테이블 엔트리가 존재할 때, 상기 제1 공백 테이블 엔트리에 대응하는 공백 메모리 영역들을 상기 타깃 네임스페이스에 매핑하는 스토리지 장치.
  4. 제3항에 있어서,
    상기 컨트롤러는,
    상기 공백 테이블 엔트리들 중에서, 상기 제1 공백 테이블 엔트리가 존재하지 않고 상기 공백 테이블 엔트리들 중에서 대응하는 공백 메모리 영역들의 크기의 총합이 상기 타깃 크기보다 큰 제2 공백 테이블 엔트리가 존재할 때, 상기 제2 공백 테이블 엔트리에 대응하는 공백 메모리 영역들 중 일부를 상기 타깃 네임스페이스에 매핑하는 스토리지 장치.
  5. 제4항에 있어서,
    상기 컨트롤러는,
    상기 공백 테이블 엔트리들 중에서 상기 제1 공백 테이블 엔트리 및 상기 제2 공백 테이블 엔트리가 존재하지 않을 때, 상기 공백 테이블에 기록된 공백 메모리 영역들 중 비순차적인 하나 이상의 공백 메모리 영역들을 상기 타깃 네임스페이스에 매핑하는 스토리지 장치.
  6. 제1항에 있어서,
    상기 컨트롤러는,
    상기 타깃 네임스페이스에 매핑된 공백 메모리 영역들이 순차적일 때 상기 타깃 네임스페이스에 대응하는 플래그를 제1 플래그로 설정하고,
    상기 타깃 네임스페이스에 매핑된 공백 메모리 영역들이 비순차적일 때 상기 타깃 네임스페이스에 대응하는 플래그를 제2 플래그로 설정하고,
    상기 타깃 네임스페이스에 대응하는 플래그에 따라, 상기 타깃 네임스페이스에 대응하는 논리 주소에 매핑되는 물리 주소를 변환하는 스토리지 장치.
  7. 제6항에 있어서,
    상기 컨트롤러는,
    상기 타깃 네임스페이스에 대응하는 플래그가 상기 제1 플래그일 때, 상기 타깃 네임스페이스에 대응하는 논리 주소에 매핑되는 물리 주소를 상기 타깃 네임스페이스에서 상기 논리 주소의 오프셋을 기초로 결정하는 스토리지 장치.
  8. 제6항에 있어서,
    상기 컨트롤러는,
    상기 타깃 네임스페이스에 대응하는 플래그가 상기 제2 플래그일 때, 상기 타깃 네임스페이스에 대응하는 논리 주소에 매핑되는 물리 주소를, 논리 주소와 물리 주소 간의 매핑 정보를 지시하는 주소 매퍼를 기초로 결정하는 스토리지 장치.
  9. 타깃 크기를 가지는 타깃 네임스페이스가 생성되었다는 것을 지시하는 커맨드를 외부 장치로부터 수신하는 단계;
    복수의 메모리 영역들 중 어떤 네임스페이스에도 매핑되지 않은 공백 메모리 영역들의 정보가 기록된 공백 테이블에서 상기 타깃 네임스페이스에 매핑될 공백 메모리 영역들을 탐색하는 단계; 및
    상기 탐색된 공백 메모리 영역들을 상기 타깃 네임스페이스에 매핑하는 단계;를 포함하는 스토리지 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 공백 테이블은 하나 이상의 공백 테이블 엔트리들을 포함하고,
    상기 공백 테이블 엔트리들은 각각 하나 이상의 순차적인 공백 메모리 영역들에 대응하는 스토리지 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 타깃 네임스페이스에 매핑될 공백 메모리 영역들을 탐색하는 단계는,
    상기 공백 테이블 엔트리들 중에서, 대응하는 공백 메모리 영역들의 크기의 총합이 상기 타깃 크기와 일치하는 제1 공백 테이블 엔트리가 존재할 때, 상기 제1 공백 테이블 엔트리에 대응하는 공백 메모리 영역들을 상기 타깃 네임스페이스에 매핑될 공백 메모리 영역들로 결정하는 스토리지 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 타깃 네임스페이스에 매핑될 공백 메모리 영역들을 탐색하는 단계는,
    상기 공백 테이블 엔트리들 중에서, 상기 제1 공백 테이블 엔트리가 존재하지 않고 상기 공백 테이블 엔트리들 중에서 대응하는 공백 메모리 영역들의 크기의 총합이 상기 타깃 크기보다 큰 제2 공백 테이블 엔트리가 존재할 때, 상기 제2 공백 테이블 엔트리에 대응하는 공백 메모리 영역들 중 일부를 상기 타깃 네임스페이스에 매핑될 공백 메모리 영역들로 결정하는 스토리지 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 타깃 네임스페이스에 매핑될 공백 메모리 영역들을 탐색하는 단계는,
    상기 공백 테이블 엔트리들 중에서 상기 제1 공백 테이블 엔트리 및 상기 제2 공백 테이블 엔트리가 존재하지 않을 때, 상기 공백 테이블에 기록된 공백 메모리 영역들 중 비순차적인 하나 이상의 공백 메모리 영역들을 상기 타깃 네임스페이스에 매핑될 공백 메모리 영역들로 결정하는 스토리지 장치의 동작 방법.
  14. 제9항에 있어서,
    상기 타깃 네임스페이스에 매핑된 공백 메모리 영역들이 순차적인지 또는 비순차적인지 여부에 따라 상기 타깃 네임스페이스에 대응하는 플래그를 제1 플래그 또는 제2 플래그로 설정하는 단계; 및
    상기 타깃 네임스페이스에 대응하는 플래그에 따라, 상기 타깃 네임스페이스에 대응하는 논리 주소에 매핑되는 물리 주소를 결정하는 단계를 추가로 포함하는 스토리지 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 타깃 네임스페이스에 대응하는 논리 주소에 매핑되는 물리 주소를 결정하는 단계는,
    상기 타깃 네임스페이스에 대응하는 플래그가 상기 제1 플래그일 때, 상기 타깃 네임스페이스에 대응하는 논리 주소에 매핑되는 물리 주소를 상기 타깃 네임스페이스에서 상기 논리 주소의 오프셋을 기초로 결정하는 스토리지 장치의 동작 방법.
  16. 제14항에 있어서,
    상기 타깃 네임스페이스에 대응하는 논리 주소에 매핑되는 물리 주소를 결정하는 단계는,
    상기 타깃 네임스페이스에 대응하는 플래그가 상기 제2 플래그일 때, 상기 타깃 네임스페이스에 대응하는 논리 주소에 매핑되는 물리 주소를, 논리 주소와 물리 주소 간의 매핑 정보를 지시하는 주소 매퍼를 기초로 결정하는 스토리지 장치의 동작 방법.
  17. 복수의 메모리 영역들을 포함하는 메모리와 통신 가능한 메모리 인터페이스; 및
    상기 복수의 메모리 영역들 중 어떤 네임스페이스에도 매핑되지 않은 공백 메모리 영역들의 정보를 기초로 하여, 상기 공백 메모리 영역들 중에서 타깃 크기를 가지는 타깃 네임스페이스에 매핑될 공백 메모리 영역들을 결정하는 제어 회로;를 포함하는 컨트롤러.

KR1020220146930A 2022-11-07 2022-11-07 네임스페이스의 순차성을 기초로 논리 주소를 변환하는 스토리지 장치 및 그 동작 방법 KR20240065774A (ko)

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KR1020220146930A KR20240065774A (ko) 2022-11-07 2022-11-07 네임스페이스의 순차성을 기초로 논리 주소를 변환하는 스토리지 장치 및 그 동작 방법

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