JP2001175536A

JP2001175536A - 仮想アドレスからページ・テーブル・インデックスを計算する方法および装置

Info

Publication number: JP2001175536A
Application number: JP2000329869A
Authority: JP
Inventors: William R Bryg; ウイリアム・アール・バイグ; Stephen G Burger; ステファン・ジー・バーガー; N Hammond Garry; ガリー・エヌ・ハモンド; James O Hays; ジェームス・オー・ハイズ; C Hack Jerome; ジェローム・シー・ハック; K Ross Jonathan; ジョナサン・ケー・ロス; Sunil Saxena; スニル・サクシーナ; Koichi Yamada; コウイチ・ヤマダ
Original assignee: EMERGING ARCHITECTURES LLC
Current assignee: EMERGING ARCHITECTURES LLC
Priority date: 1999-10-31
Filing date: 2000-10-30
Publication date: 2001-06-29
Anticipated expiration: 2020-10-30
Also published as: US6393544B1; JP4268332B2; DE60003273T2; DE60003273D1; EP1096385B1; CN1296224A; EP1096385A1; CN1186729C

Abstract

(57)【要約】【課題】仮想アドレスからページ・テーブル・インデッ
クスを計算する方法および装置を提供する。【解決手段】本発明は、２つの異なるハッシュ・ページ
・テーブル構成をサポートする複合型ハッシュ・アルゴ
リズムを用いる。本発明の方法は、ページ・テーブルの
エントリを参照するエントリ・アドレスを仮想アドレス
から形成する。仮想アドレスからハッシュ・ページ番号
が最初に形成される。ハッシュ・ページ番号および仮想
アドレスの領域部分から参照される領域識別子を組み合
わせてハッシュ・インデックスを形成し、ハッシュ・イ
ンデックスを左にシフトさせてテーブル・オフセットを
形成する。次にページ・テーブルのサイズに基づきマス
クが形成される。次いでページ・テーブルのベース・ア
ドレスおよびマスクを使用して第１アドレス部分が形成
され、テーブル・オフセットおよびマスクを使用して第
２アドレス部分が形成される。最後に第１、第２アドレ
ス部分を組み合わせてエントリ・アドレスが形成され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンピュータ・シス
テム内のメモリ機構に関する。より詳細には、本発明
は、ハッシュ関数を介してアクセスされるページ・テー
ブルを有する仮想メモリ・システムに関する。

【０００２】

【従来の技術】従来型のコンピュータ・システムは、実
際に存在するより多くの論理メモリをシミュレートし、
コンピュータがいくつかのプログラムをそのサイズに関
係なく同時に実行することを可能にする、仮想メモリと
呼ばれる技術を使用する。同時実行するユーザ・プログ
ラムは、オペレーティング・システムによって割り当て
られた仮想アドレスを介してメインメモリ・アドレスに
アクセスする。仮想アドレスからメインメモリの物理ア
ドレスへのマッピングは、仮想アドレス変換として知ら
れている処理である。仮想アドレス変換を達成する技術
は多数あり、それらによってプロセッサがメインメモリ
内の所要の情報にアクセスすることが可能になる。

【０００３】仮想アドレスおよび物理アドレス空間は通
常、ページと呼ばれる等しいサイズのメモリ・ブロック
に分割され、ページ・テーブルが仮想アドレスと物理ア
ドレスの間の変換を提供する。各ページ・テーブル・エ
ントリは通常、仮想アドレスおよび／または物理アドレ
ス、ならびにそのページに関する保護およびステータス
情報を含む。ステータスは通常、そのページが受けたア
クセスのタイプについての情報を含む。例えばダーティ
・ビットは、そのページ内のデータに変更があったこと
を示す。通常、ページ・テーブルは大きいのでメモリ内
に格納される。従って通常のメモリ・アクセス毎に、変
換を獲得する第１のアクセスおよび物理メモリ位置にア
クセスする第２のアクセスという、少なくとも２つのア
クセスが実際には必要とされ得る。

【０００４】仮想アドレス変換をサポートする多数のコ
ンピュータ・システムは、変換索引バッファ（ＴＬＢ）
を使用する。ＴＬＢは通常、小型で高速な連想記憶であ
り、普通はプロセッサ・ユニット上または近傍に置か
れ、最近使用された仮想アドレスおよび物理アドレスの
対を格納する。ＴＬＢはページ・テーブル内の変換のサ
ブセットを含み、はるかに速くアクセスすることができ
る。処理ユニットは、メインメモリからの情報を必要と
するとき、ＴＬＢに対して仮想アドレスを送る。ＴＬＢ
は仮想アドレス・ページ番号を受け取り、物理ページ番
号を返す。物理ページ番号は、メインメモリ内の所要の
バイトまたはワードにアクセスするために下位アドレス
情報と組み合わされる。

【０００５】ほとんどの場合、ＴＬＢはページ・テーブ
ル全体を含むことができないので、ＴＬＢを更新する手
順を実装する必要がある。ＴＬＢ内に変換がない仮想ペ
ージがアクセスされるとき、この仮想ページ番号から物
理ページ番号への変換を決定するためにページ・テーブ
ルがアクセスされ、この情報がＴＬＢ内に入れられる。
ページ・テーブルに対するアクセスは、ＴＬＢに対する
アクセスより２０倍長くかかる可能性があり、したがっ
てＴＬＢ内で変換を利用し続けることでプログラムの実
行速度が最適化される。

【０００６】今日のコンピュータ・システムの大半は、
コンピュータ内の物理ランダム・アクセス・メモリ（Ｒ
ＡＭ）を増強するためにある種の大量記憶、通常はディ
スクを使用する。このメインメモリの増強により、メイ
ンメモリだけが利用可能な場合より大きなプログラムを
実施することができる。さらにディスク・メモリはＲＡ
Ｍよりかなり廉価であるが、数桁低速でもある。プログ
ラムの長さおよびメインメモリに対する他のプログラム
との競合次第で、任意の特定時点においてプログラムの
一部がメインメモリ内にあり、一部がディスク上にある
可能性がある。直ちにアクセスする必要のあるプログラ
ムの一部はメインメモリ内に移動されるが、現在使用さ
れていない部分はディスク上に残される。

【０００７】例えば１メガバイトのメインメモリを有す
るコンピュータ上で実行される２メガバイト長の単一プ
ログラムを考慮されたい。このプログラムは２メガバイ
トの仮想アドレス空間を必要とする。メインメモリが１
メガバイトしか保有できないので、所与のいかなる時に
もメインメモリ内にはせいぜいプログラムの半分しか存
在することができず、仮想アドレス空間の残りはディス
ク上に格納される。メインメモリ内の情報に対するアク
セスは通常どおり行われる。すなわち変換を有するかど
うかを見るためにＴＬＢが最初に調べられ、ＴＬＢにな
い場合、ページ・テーブルからの情報を用いてＴＬＢが
更新され、次いで希望する変換情報を得るためにＴＬＢ
が再度参照される。

【０００８】メインメモリにない情報に対するアクセス
が発生する場合には、その変換を求めてＴＬＢが最初に
アクセスされるが、そこにはないことになる。次いでＴ
ＬＢを更新する変換情報を得るためにページ・テーブル
が参照される。しかしページ・テーブルにはメインメモ
リ内の情報に対する変換しかないので、必要な変換情報
はないことになる。この状態はページ・フォルトと呼ば
れる。ページ・フォルトに応答して、ページ・フォルト
・ハンドラが空き物理ページを見つけ、その物理ページ
にディスク上に格納されている必要な仮想ページをロー
ドし、その変換をページ・テーブルに挿入する。全ての
物理ページが他の仮想ページに既に関連付けられている
場合、ページ・フォルト・ハンドラは、現在物理メモリ
内に格納されているどの仮想ページをディスクにスワッ
プ・アウトするかを選択する必要がある。このタスクを
実行する、先入れ先出し、ＬＲＵ（least-recentry-use
d）アルゴリズムなど多数のアルゴリズムがある。当技
術分野でよく知られているように、ＴＬＢ更新処理がハ
ードウェアまたはソフトウェアのいずれかによって処理
されるのに対し、ページ・フォルト・ハンドラは通常ソ
フトウェアに実装される。

【０００９】図１は上述の処理を示す。ステップ１１２
において、ＴＬＢに仮想アドレスが提示される。この仮
想アドレスに対する変換がＴＬＢ内にある場合には（Ｔ
ＬＢヒット）、関連付けられた物理アドレスがＴＬＢか
ら得られ、物理メモリにアクセスするために利用される
（ステップ１１４）。この仮想アドレスに対する変換が
ＴＬＢにない場合には（ＴＬＢミス）、その変換を求め
てページ・テーブルがアクセスされる（ステップ１１
６）。その変換がページ・テーブルにある場合には、こ
の情報がＴＬＢに挿入され（ステップ１１８）、仮想ア
ドレスが再び提示される（ステップ１１２）。今度はＴ
ＬＢヒットになり、得られた物理アドレスが物理メモリ
にアクセスするために使用される。

【００１０】仮想アドレスが、物理アドレス・ページが
関連付けられていない仮想アドレス・ページ内にある場
合には、ページ・テーブル内にこのページに対するエン
トリがないことになり、ページ・フォルトが発生する。
この状況では、ソフトウェアのページ・フォルト・ハン
ドラ（ステップ１２０）が仮想ページに物理ページを割
り当て、ディスクから物理ページにページをコピーし、
ページ・テーブルを更新する。次いでＴＬＢに仮想アド
レスが再び提示される。ＴＬＢにまだ変換がないので、
もう１度ＴＬＢミスが起こりページ・テーブルからＴＬ
Ｂが更新される。その後、仮想アドレスがＴＬＢに再び
提示され、今度はＴＬＢヒットが確実で、得られた物理
アドレスが物理メモリにアクセスするために使用され
る。

【００１１】図２は、仮想アドレスの提示に応答してバ
ッファ（ＴＬＢ）内のエントリにアクセスする方法を単
純化して示したものである。普通ならＴＬＢにはより多
数のエントリがあるが、例を単純化するために、例示し
たＴＬＢには１つしかエントリがない。仮想アドレスが
レジスタ２０１にロードされる。この仮想アドレスは２
つの部分、仮想ページ番号２０３および物理オフセット
２０５からなる。物理オフセットはページ・サイズに対
応する。４キロバイトのページ・サイズを有するコンピ
ュータ・システムの場合、物理オフセット２０５はアド
レスの下位１２ビット（ビット１１〜０）であり、ペー
ジ内の特定バイトを示す。レジスタ内の残りのビットは
仮想ページ番号を指す。用語「ページ・オフセット」は
当業界でしばしば使用される用語であり、用語「物理オ
フセット」と同義である。仮想アドレスは、「アドレス
空間識別子」ビット、「領域（region）識別子」ビット
など、物理ページ番号に対する変換を一意に指定する際
に使用される他のビットを含むことがある。

【００１２】図に示した例の場合、仮想ページ番号はＴ
ＬＢ比較器２０７に対して一入力を与える仮想タグにな
る。ＴＬＢ２０９は、２つの連結した部分、ＴＬＢタグ
２１１および関連付けられた物理ページ番号２１３を有
する。ＴＬＢタグ２１１はＴＬＢ比較器２０７に第２の
入力を与え、比較器はＴＬＢタグと仮想タグを比較す
る。タグが一致する場合には、比較器はＴＬＢヒットを
示し、物理（実）メモリ・アドレスを与えるために物理
ページ番号２１３と物理オフセット２０５が組み合わさ
れる。タグが一致しない場合には、ＴＬＢミスが起こっ
ており、ＴＬＢを更新するために、図１に関連して述べ
たＴＬＢミス処理が用いられる。

【００１３】図３は、ＴＬＢミスの後にＴＬＢを更新す
るために必要となる、仮想ページ番号が与えられた物理
ページ情報を取り出す処理を示す。上述のようにページ
・テーブル内で仮想から物理へのマッピングが維持され
る。所与の仮想アドレスを物理アドレスに変換する場
合、一つの方法は、ページ・テーブルへのインデックス
を形成するために仮想アドレスに対して多対一（ハッシ
ュ）関数を実行することである。これはリンクされたエ
ントリ・リストに対するポインタを与える。次いでこれ
らのエントリから一致するものが検索される。一致を判
定するためには、仮想ページ番号とページ・テーブル内
のエントリ（仮想タグ）が比較される。両者が等しい場
合、そのページ・テーブル・エントリが物理アドレス変
換を与える。

【００１４】図に示した例では、インデックスを形成す
るために仮想ページ番号２０３に対してハッシュ関数３
０１が実行される。このインデックスはページ・テーブ
ル３０３へのオフセットである。図に示すように、イン
デックスは０、すなわちインデックスはページ・テーブ
ル内の第１のエントリ３０５を指す。ページ・テーブル
内の各エントリは、複数の部分からなるが、通常少なく
とも仮想タグ３０７、物理ページ３０９およびポインタ
３１１を含む。仮想ページ番号２０３が仮想タグ３０７
に等しい場合、物理ページ３０９は所要の物理（実）メ
モリ・ページ・アドレスを与える。仮想タグが一致しな
い場合、ポインタ３１１は、仮想から物理への変換情報
を含むメモリ内のエントリのチェイン（連鎖）を指す。
同じページ・テーブル・エントリに２つ以上の仮想ペー
ジ番号が付与される（ハッシュされる）可能性があると
きは、そのチェインに含まれる別の情報が必要である。

【００１５】図に示すように、ポインタ３１１は連鎖セ
グメント３１３を指す。このチェイン・セグメントは、
最初のページ・テーブル・エントリと同じタイプの情報
を含む。前と同様に、一致するかどうかを見るために仮
想ページ番号２０３と次の仮想タグ３１５が比較され
る。一致する場合には、関連付けられた物理ページ３１
７が所要の物理メモリ・ページのアドレスを与える。一
致しない場合には、もしあれば次のチェイン・セグメン
トを見つけるためにポインタ３１９が検査される。図に
示すようにポインタ３１９が他のチェイン・セグメント
を指さない場合には、ページ・フォルトが起こってい
る。その場合、図１に関連して述べたように、ページ・
テーブルを更新するためにページ・フォルト・ソフトウ
ェア・プログラムが使用される。

【００１６】上述の方法は、仮想タグがコンピュータの
基本データ・パス・サイズ以下のシステムに対してはよ
く機能する。しかし仮想タグがそのデータ・パス・サイ
ズより大きい場合には、仮想タグと仮想ページ番号が同
じであるかどうかをテストするために２度比較する必要
がある。

【００１７】「Computer Memory Address Control Appa
ratus Utilizing Hashed Address Tags in Page Tables
Which Are Compared to a Combined Address Tag and
Index Which Are Longer than the Basic Data Width o
f the Associated Computer」という名称で、本明細書
に参照により組み込まれたDale Morris等の米国特許第
5,724,538号は、仮想タグのサイズを減らし、それによ
って仮想タグと仮想ページ番号がおなじであるかどうか
をテストするのに必要な比較の回数を減らす方式を開示
している。基本的に、Morris等は、仮想アドレスの一部
は既にハッシュ・インデックスによって表されており、
したがってアドレスのその部分は仮想タグによって表さ
れる必要がないことを認識した。

【００１８】図４は、Dale Morris等によって開示され
た実施形態の単純化されたブロック図を示す。図４にお
いてページ・テーブル４１３は、「ハッシュ・タグ」４
２１、４２３を含む。ハッシュ・インデックス４０９
は、仮想ページ番号ビット４０１を取り、そのビットに
対してインデックス・ハッシュ関数４０５を実行するこ
とによって形成され、その結果は、コンピュータの基本
データ幅より大きくない。同様にハッシュ・タグは、仮
想ページ番号ビット４０１を取り、タグ・ハッシュ関数
４２７を実行することによって形成され、その結果得ら
れたハッシュ・タグは、コンピュータの基本データ幅よ
り大きくない。図４はタグ・ハッシュ関数４２７とハッ
シュ・タグ４２１、４２３の間の明示的な関係を示して
はいないが、タグ・ハッシュ関数４２７によって表され
るアルゴリズムが、ハッシュ・タグ４２１、４２３が生
成され、ページ・テーブル４１３に挿入されるときに使
用されることに留意されたい。

【００１９】インデックス・ハッシュ関数４０５および
タグ・ハッシュ関数４２７は、所与の仮想ページ番号に
対して、得られたハッシュ・インデックスおよび得られ
たハッシュ・タグの組合せが一意であるという範囲にお
いて望ましい（complimentary）。したがって仮想ペー
ジがアクセスされるときには、ページ・テーブル４１３
内の（ハッシュ・タグ４２１、４２３などの）ハッシュ
・タグを指すハッシュ・インデックスを生成するため
に、仮想ページ番号４０１がインデックス・ハッシュ関
数４０５に与えられる。テーブル４１３から与えられた
ハッシュ・タグは比較関数４２９に回される。同時に仮
想ページ番号４０１は、ハッシュ・タグ４２５を生成す
るためにハッシュ関数４２７にも与えられる。ハッシュ
・タグ４２５とページ・テーブル４１３のハッシュ・タ
グが一致する場合には、（エントリ３１７、４１７に格
納された物理ページなどの）物理ページがメモリ・アク
セス動作を完了するために使用される。タグが一致しな
い場合、チェイン・セグメントが存在するかどうかを見
るために、ページ・テーブル・エントリの（ポインタ３
１９、４１９などの）ポインタがアクセスされる。チェ
イン・セグメントがないか、または全てのチェイン・セ
グメントを検索して一致するものが見つからない場合に
は、上述のようにオペレーティング・システムのページ
・フォルト・ハンドラが呼び出される。

【００２０】インデックス・ハッシュ関数４０５および
タグ・ハッシュ関数４２７はハードウェアおよびソフト
ウェアの両方からアクセスされることに留意されたい。
ハードウェアは、仮想ページ番号を物理ページ番号に変
換するときにこのハッシュ関数にアクセスしなければな
らず、ソフトウェアは、ページ・テーブルを初期化する
とき、およびページ・フォルトに対応するときに必要と
なるような、ページ・テーブルにアクセスし変更すると
きに、このハッシュ関数にアクセスしなければならな
い。従来の技術においてハッシュ・アルゴリズムは、本
質的に２つの形態で提供された。コンピュータ・ハード
ウェアは、仮想から物理への変換を迅速に進められるよ
うにハードウェアに基づくバージョンのハッシュ・アル
ゴリズムを有し、オペレーティング・システムは、ペー
ジ・テーブルの初期化、アクセスまたは変更時に仮想か
ら物理への変換を生成するためにソフトウェアに基づく
バージョンのハッシュ・アルゴリズムを有した。

【００２１】いくつかのコンピュータは、領域（regio
n）をサポートすることによって仮想アドレッシングの
概念を拡大した。領域は、仮想アドレス空間を等しいサ
イズの領域に分割することにより、仮想アドレス空間内
で独立したローカル・アドレス空間、共用アドレス空間
およびグローバル・アドレス空間を効果的に作り出す機
能を可能にする。通常任意の時点では、領域の１サブセ
ットだけが活動化される。各領域には、所与の領域のア
ドレス変換に一意にタグを付ける領域識別子が関連付け
られる。ある領域の領域識別子が特定の処理に割り当て
られる場合、この領域空間は、その処理に対してローカ
ルになる。ある領域の領域識別子が処理間で共用される
場合、この領域空間は共用になる。ある領域の領域識別
子が全ての処理によって共用される場合、この領域はグ
ローバルになる。ローカル領域に対する領域識別子の変
更により、仮想アドレスは１つの処理のローカル空間か
ら別の処理のローカル空間に効果的にスワップされる。
したがって領域は、処理を交換するときにＴＬＢをフラ
ッシュする必要を実質的になくし、それによってシステ
ム性能全体が改善される。

【００２２】

【発明が解決しようとする課題】本発明は、仮想アドレ
スからページ・テーブル・インデックスを計算する方法
および装置である。本発明は、単一のコンピュータ・ア
ーキテクチャにおいて構成レジスタおよび事前定義定数
を介して２つの異なるハッシュ・ページ・テーブル構成
をサポートする複合型ハッシュ・アルゴリズムによって
実施される。

【００２３】

【課題を解決するための手段】本発明は例えば、上位３
ビットが仮想領域部分を形成する６４ビット仮想アドレ
スを有する仮想アドレス指定方式と共に使用することが
できる。したがって所与の任意の時点で仮想アドレスに
よって８領域を指定することができる。仮想アドレスの
残りの６１ビットは、各領域内でメモリをアドレス指定
するために使用され、それによって各領域に２^６１バイ
トの仮想メモリを提供する。各メモリ・ページには２４
ビットの領域識別子が関連付けられる。したがってオペ
レーティング・システムは、個々の仮想アドレス空間を
２^２４まで割り当てることができる。メモリ・ページ
は、サイズが４キロバイトから２５６メガバイトの範囲
を取ることができる。

【００２４】第１のハッシュ・ページ・テーブル構成
は、領域に基づく直線的ページ・テーブルをサポート
し、本明細書において「ショート・フォーマット」ペー
ジ・テーブルと呼ばれる。ショート・フォーマット・ペ
ージ・テーブルは、各仮想領域に提供され、直線的(lin
ear)であり、領域内の各変換に対して直線的エントリを
有する。ショート・フォーマット・ページ・テーブルは
チェイン・セグメントを必要とせず、ショート・フォー
マット・ページ・テーブルはハッシュ・タグ・エントリ
を含まない。第２のハッシュ・ページ・テーブル構成
は、コンピュータ・システム全体のための単一ページ・
テーブルをサポートし、本明細書において「ロング・フ
ォーマット」ページ・テーブルと呼ばれる。ロング・フ
ォーマット・ページ・テーブルはチェイン・セグメント
をサポートし、ロング・フォーマット・ページ・テーブ
ル・エントリはハッシュ・タグ・フィールドを含む。

【００２５】一実施形態において本発明の方法は、仮想
アドレスからエントリ・アドレスを形成し、このエント
リ・アドレスはページ・テーブルのエントリを参照す
る。エントリ・アドレスを形成するために、最初に仮想
アドレスをＪビット右にシフトすることによって仮想ア
ドレスからハッシュ・ページ番号が形成され、ここで仮
想アドレスの領域部分に関連付けられた領域の好ましい
ページ・サイズは、２^Ｊバイトである。

【００２６】コンピュータ・システムがロング・フォー
マット・ページ・テーブルで動作している場合、次のス
テップは、ハッシュ・ページ番号と仮想アドレスの領域
部分から参照される領域識別子とを組み合わせることに
よってハッシュ・インデックスを形成すること、および
ハッシュ・インデックスをＫビット左にシフトすること
によってテーブル・オフセットを形成することであり、
ここでロング・フォーマット・ページ・テーブル・エン
トリはそれぞれ、２^Ｋバイト長である。

【００２７】しかしコンピュータ・システムがショート
・フォーマット・ページ・テーブルで動作している場
合、次のステップは、ハッシュ・インデックスをハッシ
ュ・ページ番号に等しく設定することによってハッシュ
・インデックスを形成すること、およびハッシュ・イン
デックスをＬビット左にシフトすることによってテーブ
ル・オフセットを形成することであり、ここでショート
・フォーマット・ページ・テーブル・エントリはそれぞ
れ、２^Ｌバイト長である。

【００２８】次にページ・テーブルのサイズに基づきマ
スクが形成される。次いでページ・テーブルのベース・
アドレスおよびマスクを使用して第１アドレス部分が形
成され、テーブル・オフセットおよびマスクを使用して
第２アドレス部分が形成される。最後に第１、第２アド
レス部分を組み合わせることによってエントリ・アドレ
スが形成される。

【００２９】他の実施形態では、領域部分がエントリ・
アドレス内に挿入される。フォーマットがロングに設定
される場合、領域部分はページ・テーブルのベース・ア
ドレスの領域部分から得られる。しかし領域がショート
に設定される場合、領域部分は仮想アドレスの領域部分
から得られる。

【００３０】他の実施形態では、フォーマットがロング
に設定されるときに仮想アドレスの領域部分をハッシュ
・ページ番号に挿入することによって、ロング・フォー
マット・ページ・テーブルの最大サイズが増やされる。

【００３１】本発明は、ある実施依存パラメータに基づ
き本発明を実施するために使用されるロジック量を減ら
すいくつかの実施形態もまた含む。ロングおよびショー
ト・フォーマット・ページ・テーブル双方のためのペー
ジ・テーブル・エントリを生成することのできる単一の
アルゴリズムを提供することにより、本発明は、実行ス
ピードに重大な影響を与えることなく、両方のページ・
テーブル・フォーマットにアクセスするのに必要なロジ
ック量を減らす。

【００３２】

【発明の実施の形態】本発明は、仮想アドレスからペー
ジ・テーブル・インデックスおよびハッシュ・タグを計
算する方法および装置である。本発明は、単一のコンピ
ュータ・アーキテクチャにおいて構成レジスタを介して
２つの異なるハッシュ・テーブル構成をサポートする複
合型（combined）ハッシュアルゴリズム、および仮想ア
ドレスからハッシュ・タグを生成するアルゴリズムによ
って実施される。

【００３３】本発明をより詳細に議論する前に、本発明
を実施することのできるアーキテクチャの枠組みを最初
に考慮されたい。Stephen Burger等による「A Method a
nd Appratus for Exposing a Hardware-based Virtual
Memory Hash Scheme to Software」という名称の係属中
の米国特許出願を参照により本明細書に組み込む。この
出願は、本発明と同じ譲受人に譲渡され、１９９８年１
０月１２日に出願され、米国出願番号09/170,143が割り
当てられている。Burger等は、ページ・テーブルにアク
セスするためにハードウェアによって使用されるハッシ
ュ・アルゴリズムをソフトウェアに公開する２つの命令
を開示している。第１の命令は、ＴＨＡＳＨ（Translat
ion Hashed Entry Address）命令であり、ページ・テー
ブル内のエントリを指すハッシュ・インデックスを仮想
アドレスから生成する。第２の命令は、ＴＴＡＧ（Tran
slation Hashed Entry Tag）命令であり、ハッシュ・イ
ンデックスから参照されるページ・テーブルのエントリ
内に格納されるハッシュ・タグを仮想アドレスから生成
する。この２つの命令を提供することによりＢｕｒｇｅ
ｒ等は、コンピュータ・オペレーティング・システム
（または他のシステム・ソフトウェア）がコンピュータ
・ハードウェアによって使用されるハッシュ・アルゴリ
ズムをコードする必要がないことを教示した。より正確
には、ＴＨＡＳＨおよびＴＴＡＧ命令は、ハードウェア
によって使用されるハッシュ・アルゴリズムにソフトウ
ェアがアクセスすることを可能にするインタフェースを
提供する。本発明は、ＴＨＡＳＨ命令によって使用する
ことのできる可能な１アルゴリズムを本発明が提供する
という点で上記出願に関係する。さらにＴＴＡＧ命令に
よって使用することのできる可能な１アルゴリズムが以
下に開示される。

【００３４】本発明は、図５に示す仮想アドレス指定方
式５０１をサポートする。仮想アドレス５０２は６４ビ
ット・アドレスである。上位３ビットは仮想領域番号
（ＶＲＮ）５０３を形成する。したがって仮想アドレス
により、随時８領域を指定することができる。仮想アド
レス５０２の残り６１ビットは、各領域内でメモリをア
ドレス指定するために使用され、それによって各領域に
２^６１バイトの仮想メモリを提供する。（ページ５０４
などの）各メモリ・ページには２４ビットの領域識別子
（ＲＩＤ）が関連付けられている。したがってオペレー
ティング・システムは、個々の仮想アドレス空間を２
^２４まで割り当てることができる。以下により詳述する
ように、メモリ・ページはサイズが４キロバイトから２
５６メガバイトの範囲を取ることができる。Stephen Bu
rger等による同時係属中の「A Methodand Apparatus fo
r Pre-validating Regions in a Virtual Addressing S
cheme」という名称の米国特許出願の中に仮想領域を説
明する追加情報が見られる。この出願は参照により本明
細書に組み込まれ、本発明と同じ譲受人に譲渡され、１
９９８年１０月１２日に出願され、米国出願番号09/17
0,140が割り当てられている。

【００３５】本発明は、２つのページ・テーブル・フォ
ーマットを提供するアーキテクチャをサポートする。第
１のフォーマットは、領域に基づく直線的（linear）ペ
ージ・テーブルであり、本明細書において「ショート・
フォーマット」ページ・テーブルと呼ばれる。ショート
・フォーマット・ページ・テーブルは、図５に示すよう
に各仮想領域に対して提供される。ショート・フォーマ
ット・ページ・テーブルは直線的であり、領域内の各変
換のための直線的エントリを有する。したがってショー
ト・フォーマット・ページ・テーブルはチェイン・セグ
メントを必要とせず、ショート・フォーマット・ページ
・テーブルはハッシュ・タグ・エントリを含まない。

【００３６】第２のフォーマットは、コンピュータ・シ
ステム全体のための単一の大きなページ・テーブルをサ
ポートし、本明細書において「ロング・フォーマット」
ページ・テーブルと呼ばれる。ロング・フォーマット・
ページ・テーブルは、チェイン・セグメントをサポート
し、ロング・フォーマット・ページ・テーブル・エント
リは、ハッシュ・タグ・フィールドを含む。

【００３７】図６はショート・フォーマット・ページ・
テーブル・エントリ６０１を示す。ショート・フォーマ
ット・エントリ６０１は単一の６４ビットのワードであ
り、したがって合計サイズ８バイトを有することに留意
されたい。ショート・フォーマット・エントリ６０１内
のフィールドを以下のテーブル１に述べる。

【００３８】

【表１】

【００３９】領域内の各ページに対してショート・フォ
ーマット・エントリが存在し、仮想ハッシュ・ページ・
テーブル（ＶＨＰＴ）内のショート・フォーマット・エ
ントリの位置によって変換の仮想ページ番号（ｖｐｎ）
が暗示されることに留意されたい。ページ・サイズが領
域内で一定であることにも留意されたい。

【００４０】したがって以下に述べるように、ページ・
サイズは、領域に関連付けられた構成レジスタのprefer
red_page_sizeフィールドにアクセスすることによって
入手可能である。

【００４１】図７はロング・フォーマット・ページ・テ
ーブル・エントリ７０１を示す。ロング・フォーマット
・エントリ７０１は４つの６４ビット・ワードを含み、
したがって合計サイズが３２バイトであることに留意さ
れたい。ロング・フォーマット・エントリ７０１の第１
ワードはショート・フォーマット・エントリ６０１と同
一であり、したがって第１ワード内のフィールドは上記
テーブル１に述べられている。以下のテーブル２はロン
グ・フォーマット・エントリ７０１の残りのフィールド
を記載する。

【００４２】

【表２】

【００４３】全ての仮想アドレスに対して単一のロング
・フォーマット・ページ・テーブルが使用されること、
エントリは共にチェインすることができること、通常必
ずしも全てのページに対して最初のエントリがあるわけ
ではないことに留意されたい。したがってロング・フォ
ーマット・ページ・テーブル・エントリは、ページ・サ
イズ（ｐｓ）、タグなどの追加情報を含む。ＶＰＮはハ
ッシュ・インデックスおよびタグによって一意に表され
る。

【００４４】本発明のアルゴリズムを以下に議論する前
に、次のフィールドが本発明のアルゴリズムに利用可能
であることを最後に述べる。これらのフィールドのいく
つかは構成レジスタに格納されるプログラム可能変数を
表し、したがって特定のコンピュータ・システム上で動
作するソフトウェアによって変更することができること
に留意されたい。他のフィールドは、コンピュータ・シ
ステムの特定の実施態様中で変化しない定数を表し、し
たがって本発明のアルゴリズムの特定の実施態様中にハ
ード・コード化されてよい。これらのフィールドを以下
のテーブル３に示す。

【００４５】

【表３】

【００４６】上述のように領域に基づくショート・フォ
ーマットにおいて、各領域に対する直線的ページ・テー
ブルは、参照される領域自体の中にある。結果としてシ
ョート・フォーマットＶＨＰＴは、各領域内でpage_tab
le_baseのビット｛６０：min_pt_size｝によって固定さ
れる別々の領域毎のページ・テーブルからなる。ＶＨＰ
Ｔが利用できる領域に対してオペレーティング・システ
ムは、領域毎の直線的ページ・テーブルを維持する必要
がある。以下のショート・フォーマット・アルゴリズム
において定義するように、ショート・フォーマットＶＨ
ＰＴへの直線的インデックスを計算するために、変換す
べき仮想アドレス（ＶＡ）、領域のpreferred_page_siz
e、page_table_baseおよびpage_table_sizeが使用され
る。

【００４７】ショート・フォーマットＶＨＰＴのサイズ
（page_table_size）は、マッピングされた仮想アドレ
ス空間のサイズを定義する。ショート・フォーマットに
おいてアーキテクチャに適合する最大テーブル・サイズ
は、領域毎に２^５２バイトである。４キロバイトのペー
ジを使用して領域全体（２^６１バイト）をマッピングす
るには、２^{（６１−１２）}（あるいは２^４９）のページ
がマップ可能でなければならない。ショート・フォーマ
ットＶＨＰＴエントリは８バイト（あるいは２ ^３バイ
ト）大である。結果として最大テーブル・サイズは、領
域毎に２^（６１− ^{１２＋３）}（あるいは２^５２）バイト
である。２^６１より小さいアドレス空間をマッピングす
るためにショート・フォーマットが使用される場合、よ
り小さいショート・フォーマット・テーブル（page_tab
le_size＜５２）を使用することができる。４キロバイ
トのページで２^Ｎのアドレス空間をマッピングするに
は、（Ｎ−９）の最小page_table_sizeが必要である。

【００４８】ショート・フォーマットＶＨＰＴを使用す
るとき、（上述の）ＴＨＡＳＨ命令は領域に基づくショ
ート・フォーマット・インデックスを返す。ＴＴＡＧ命
令は、これもまた上述したが、ショート・フォーマット
では使用されない。以下のショート・フォーマット・ハ
ッシング・アルゴリズムでは、ＶＨＰＴエントリ・アド
レスの要求されている仮想アドレス（ＶＡ）が関数tlb_
vhpt_hash_shortに渡される。この関数は、仮想アドレ
スに対応するエントリのアドレス（vhpt_addr）を返
す。

【００４９】

【表４】

【００５０】ショート・フォーマット・ハッシング・ア
ルゴリズムのライン１において、関数tlb_vhpt_hash_sh
ortが呼び出され、仮想アドレス（ＶＡ）がこの関数に
渡される。ライン３では、preferred_page_sizeによっ
てＶＡを除することによりhash_page_numberが計算され
る。（定数impl_va_msbによって定義されるように）Ｖ
Ａのうち特定のコンピュータ・システムの実施によって
使用されるビットだけしか使用されないことに留意され
たい。除算演算は、ＶＡをＮビット右にシフトすること
によって達成され、ここで、ページ・サイズは２^Ｎであ
る。右へのシフトは符号なしである。上述のように一実
施形態では、ページ・サイズが４キロバイトと２５６メ
ガバイトの間で変化する可能性があるので、ＶＡは１２
ビットないし２８ビット右にシフトされる。

【００５１】ライン４において、hash_indexがhash_pag
e_numberに等しく設定される。ショート・フォーマット
・アルゴリズムにおいてこのステップは多少冗長である
が、以下に見られるようにショート・フォーマットとロ
ング・フォーマットのアルゴリズムを調和させるために
含められている。上記の議論のように、ショート・フォ
ーマットＶＨＰＴ内の各エントリは８バイト幅である。
したがってライン５において、ページ・テーブルへのオ
フセット（vhpt_offset）がhash_page_numberに８をか
けることによって計算される。これはhash_indexを３ビ
ット位置だけ左にシフトすることによって実行される。

【００５２】ライン６ではＶＨＰＴの領域（vhpt_regio
n）が計算される。上記で議論したように、ショート・
フォーマットＶＨＰＴを使用するとき各領域がそれ自体
のＶＨＰＴを含むので、ＶＨＰＴの領域はＶＡの領域と
同じである。したがってＶＨＰＴの領域は、単純にＶＡ
のビット｛６３：６１｝である。

【００５３】ライン７では、page_table_sizeに対応す
るビット数だけ２を累乗し、１を引くことによってマス
ク（pmask）が形成される。例えば最小４キロバイトのp
referred_page_sizeを用いて領域全体（２^６１バイト）
をマッピングするには、２^（ ^{６１−１２）}（あるいは２
^４９）ページがマッピング可能でなければならない。各
ショート・フォーマットＶＨＰＴエントリが８（あるい
は２^３）バイトなので、最大page_table_sizeは２^５２
である。この第１の例では、pmaskの上位１２ビットが
「０」であり、下位５２ビットが「１」である。同様に
最大２５６メガバイトのpreferred_page_sizeを用いて
領域全体（２^６１バイト）をマッピングするには、２
^{（６１−２８）}（あるいは２^３３）ページがマッピング
可能でなければならない。各ショート・フォーマットＶ
ＨＰＴエントリが８（あるいは２^３）バイトなので、
（全領域をマッピングするときの）最小page_table_siz
eは２^３ ^６である。この第２の例では、pmaskの上位２８
ビットが「０」であり、下位３６ビットが「１」であ
る。もちろん２^６１バイトの領域全体より少ないバイト
をマッピングすることもまた可能であり、preferred_pa
ge_size次第で２^３６より小さいpage_table_sizeになる
可能性がある。以下に述べるように、マスクは、ＶＡに
対応する得られたＶＨＰＴエントリのアドレスを形成す
る構成要素を選択するために使用される。

【００５４】ライン８〜１１では、いくつかの構成要素
を合わせて論理和を取ることにより、ＶＡに対応するＶ
ＨＰＴのエントリのアドレス（vhpt_addr）が計算され
る。最初にライン８において、vhpt_regionを６１ビッ
ト左にシフトすることによって領域構成要素が計算さ
れ、それによってvhpt_regionをvhpt_addrの適切な位置
に位置付ける。

【００５５】ライン９〜１１を議論する前に、min_pt_s
izeがコンピュータ・システムの各実施態様に対して定
義される定数であることを考慮されたい。この定数min_
pt_sizeはＮと表され、ここでページ・テーブルの最小
サイズは２^Ｎバイトである。したがってvhpt_addrのビ
ット｛min_pt_size−１：０｝がvhpt_offsetによって提
供されることが常に分かる。しかしビット｛６０：min_
pt_size｝は、page_table_sizeに基づきpage_table_bas
eまたはvhpt_offsetのいずれかによって提供される。し
たがってライン７で計算されたpmaskは、page_table_si
zeに基づきpage_table_baseおよびvhpt_offsetの適切な
ビットを選択するために使用される。

【００５６】最小ページ・テーブル・サイズを定義する
ことは、本発明によるコンピュータ・システムを実施す
るのに必要なロジック量を（ある程度）減らす。例えば
各page_table_baseを保有するレジスタは、ビット｛６
３：min_pt_size｝しか格納する必要がない。ライン
９、１０を参照して以下に議論する論理積および論理和
演算の幅もまたmin_pt_sizeビットだけ減らすことがで
きる。一実施形態においてmin_pt_sizeは１５であり、
その結果、最小ページ・テーブル・サイズは３２キロバ
イトとなる。

【００５７】したがってライン９において、page_table
_baseのビット｛６０：min_pt_size｝は、pmaskのビッ
ト｛６０：min_pt_size｝の反転との論理積を取られ、
ライン１０において、vhpt_offsetのビット｛６０：min
_pt_size｝は、pmaskのビット｛６０： min_pt_size｝
との論理積を取られる。この２つの論理積演算の結果を
合わせて論理和が取られ、その結果がmin_pt_sizeビッ
ト位置だけ左にシフトされる。したがってライン９、１
０は、このvhpt_addrの構成要素を形成するためにpmask
およびmin_pt_sizeを使用し、この構成要素はＶＨＰＴ
のサイズに基づき変化し、min_pt_sizeに基づきvhpt_of
fsetだけからは与えられないことが分かる。この構成要
素がライン８で計算された領域構成要素との論理和を取
られることに留意されたい。

【００５８】最後にライン１１において、vhpt_offset
（ビット｛min_pt_size−１：０｝）だけに基づくvhpt_
addrの構成要素は、vhpt_addrを形成するために上記で
計算された他の２つの構成要素との論理和を取られる。
ライン１２において、関数tlb_vhpt_hash_shortが終了
し、vhpt_addrを呼び出しルーチンに返す。

【００５９】ショート・フォーマットＶＨＰＴにおいて
各ＶＨＰＴエントリは、仮想アドレスに一意に対応す
る。しかしロング・フォーマットＶＨＰＴでは、複数の
仮想アドレスがＶＨＰＴへの第１エントリを共用する可
能性があり、オペレーティング・システムによって第１
エントリにチェインされたＶＨＰＴエントリにその後の
変換が格納される。第１エントリがアクセスされた後
に、仮想から物理への変換に対応する（図７に示す）タ
グを見つけるために、第１エントリおよびリンクされた
エントリを検索することにより、仮想から物理への適切
な変換が見つけられる。ロング・フォーマット・アルゴ
リズムを以下に説明する。混乱を避けるために、全ての
アルゴリズムに対して一意のライン番号が使用されてい
ることに留意されたい。

【００６０】

【表５】

【００６１】ロング・フォーマット・ハッシングアルゴ
リズムのライン１４において、関数tlb_vhpt_hash_long
が呼び出され、その関数に仮想アドレス（ＶＡ）および
２４ビットのregion_idが渡される。ライン１６におい
て、ＶＡをpreferred_page_sizeで除することによりhas
h_page_numberが計算される。（impl_va_msbによって定
義されるように）ＶＡのうち特定のコンピュータ・シス
テムの実施によって使用されるビットだけしか使用され
ないことに留意されたい。除算演算は、ＶＡをＮビット
右にシフトすることによって達成され、ここでページ・
サイズは２^Ｎである。右のシフトは符号なしである。上
述のように、一実施形態においてページ・サイズは、４
キロバイトと２５６メガバイトの間で変化する可能性が
あるので、ＶＡは１２ビットないし２８ビット右にシフ
トされる。

【００６２】ライン１７においてhash_indexが形成され
る。上述のように、hash_page_numberはＶＡを少なくと
も１２ビット右にシフトすることによって形成される。
したがってhash_page_numberの最大値は２^５２であり、
hash_page_numberのビット｛６４：５２｝は「０」であ
る。ライン１７の最初の部分は、ＶＡのビット｛６３：
６１｝（ＶＡの領域部分）を５２ビット左にシフトし、
その結果とhash_page_numberとの論理和を取る。これに
より、ロング・フォーマットＶＨＰＴの最大可能サイズ
が２^５２エントリ（hash page numbersの最大値）か
ら２^５５エントリに増える。最後にhash_indexを形成す
るために、ライン１７の最初の部分の結果と２４ビット
のregion_idとの排他的論理和が取られる。

【００６３】上述のように、ロング・フォーマットＶＨ
ＰＴエントリは３２（あるいは２^５）バイトである。し
たがってライン１８では、hash_indexを５ビット位置だ
け左にシフトすることによってvhpt_offsetが形成され
る。ライン１９では、page_table_baseのビット｛６
３：６１｝を取り出すことによってvhpt_regionが形成
される。各領域内に存在するショート・フォーマットＶ
ＨＰＴとは対照的に、ロング・フォーマットＶＨＰＴは
システム全体に対して１つしか定義されない。

【００６４】ライン１７〜１９においてhash_index、vh
pt_offset、vhpt_regionを計算したのち、ライン２０〜
２４ではpmaskおよびvhpt_addrが計算される。ロング・
フォーマット・アルゴリズムのライン２０〜２４は、シ
ョート・フォーマット・アルゴリズムのライン７〜１１
と同一であることに留意されたい。したがってvhpt_add
rは、ショート・フォーマット・アルゴリズムを参照し
ながら上に述べたのと同じ方法で形成される。最後にラ
イン２５において、関数tlb_vhpt_hash_longが終了し、
vhpt_addrを呼び出しルーチンに返す。

【００６５】ロング・フォーマットＶＨＰＴを使用する
ときにvhpt_addrは、ロング・フォーマットＶＨＰＴエ
ントリ内に格納されたタグと組み合わせて、仮想から物
理への変換を一意に識別することに留意されたい。ロン
グ・フォーマット・ハッシングアルゴリズムで一意性を
保証するタグ・アルゴリズムを以下に説明する。

【００６６】

【表６】

【００６７】本発明にしたがって設計されたコンピュー
タ・システムは、ロングおよびショート・フォーマット
ＶＨＰＴの両方をサポートする。上に議論したように、
ロングおよびショート・フォーマット・ハッシングアル
ゴリズムはハードウェアにて実施されることが好まし
い。当技術分野で知られているように、特定の関数を実
施するのに必要なトランジスタの数を最小化しながら関
数の実行スピードを最小化することが常に望ましい。

【００６８】ロングおよびショート・フォーマット・ア
ルゴリズムを検査すると、アルゴリズム間の多数の類似
点が注目されよう。本発明によれば、組み合わされたシ
ョートおよびロング・フォーマット・アルゴリズムは以
下に与えられる。ショートおよびロング・フォーマット
・アルゴリズムを組み合わせることにより両方のアルゴ
リズムを実施するのに必要なトランジスタ数は、どちら
のアルゴリズムの実行スピードにも大きな影響を与える
ことなく最小化される。複合型ハッシングアルゴリズム
を以下に説明する。

【００６９】

【表７】

【００７０】基本的に、複合型ハッシングアルゴリズム
は、ロングおよびショート・フォーマット・ハッシング
アルゴリズムの共通要素を組合わせ、アルゴリズムの異
なる部分は、page_table_formatが「ロング」に設定さ
れているかどうをテストするIF-THEN-ELSEブロック内で
与えられる。したがって複合型ハッシングアルゴリズム
のライン３４において、関数tlb_vhpt_hash_combinedが
呼び出され、その関数に仮想アドレス（ＶＡ）および２
４ビットのregion_idが渡される。page_table_formatが
「ロング」に設定されていない場合、region_idが使用
されないことに留意されたい。ライン３６では、ショー
ト・フォーマット・ハッシングアルゴリズムのライン３
およびロング・フォーマット・ハッシングアルゴリズム
のライン１６と同様に、ＶＡをprefferd_page_sizeで割
ることによってhash_page_numberが計算される。

【００７１】ライン３７ではpage_table_formatが、
「ロング」に設定されているかどうかを見るためにテス
トされる。設定されている場合には、ロング・フォーマ
ット・ハッシングアルゴリズムのライン１７、１８、１
９とそれぞれ同様に、hash_index、vhpt_offset、vhpt_
regionがライン３８、３９、４０においてそれぞれ計算
される。page_table_formatが「ロング」に設定されて
いない場合、ショート・フォーマット・ハッシングアル
ゴリズムのライン４、５、６とそれぞれ同様に、hash_i
ndex、vhpt_offset、vhpt_regionがライン４３、４４、
４５においてそれぞれ計算される。その後、pmaskおよ
びvhpt_addrが計算され、ライン４７〜５２において
（呼び出しルーチンにvhpt_addrを返して）関数が終了
する。ライン４７〜５２が、ショート・フォーマット・
ハッシング・アルゴリズムのライン７〜１２と同一であ
り、またロングフォーマット・ハッシングアルゴリズム
のライン２０〜２５と同一であることに留意されたい。

【００７２】したがって本発明は、（各ＶＨＰＴエント
リが仮想から物理への変換を一意に識別する）ショート
・フォーマットＶＨＰＴ、または（格納されたタグと組
み合わされた各最初のＶＨＰＴが仮想から物理への変換
を一意に識別する）ロングフォーマットＶＨＰＴのいず
れかに対するインデックスを生成することのできる、複
合型ハッシングアルゴリズムを提供する。本発明の複合
型アルゴリズムを実施する者はまた、ロングおよびショ
ート・フォーマットに対して別々に実行される複合型ハ
ッシングアルゴリズムの一部に別の共通点を見つけるで
あろう。例えばライン３９、４４で実行される左のシフ
トは、page_table_formatが「ロング」に設定されてい
る場合にさらに２ビット位置左にシフトする単一のシフ
ト回路によって実施することができる。同様にライン４
０、４５のvhpt_regionの計算は、page_table_base、ま
たはpage_table_formatに基づくＶＡから、ビット６３
〜６１を選択するためにマルチプレクサを使用すること
ができる。本発明の複合型ハッシングアルゴリズムを実
施するために論理回路を設計する者は、本発明の実施に
必要なロジックを最小化する他の方法にも気付くであろ
う。

【００７３】好ましい実施形態を参照しながら本発明を
述べて来たが、本発明の精神および範囲を逸脱すること
なく、形態および詳細において変更を加えることができ
ることを当業者なら認識するであろう。

【００７４】本発明は例として以下の実施態様を含む。

【００７５】（１）ページ・テーブルのエントリを参照
するエントリ・アドレスを仮想アドレスから形成する方
法であって、前記仮想アドレスが、領域を識別する活動
領域識別子を参照する領域部分を含み、前記ページ・テ
ーブルが、ロング・フォーマットおよびショート・フォ
ーマットを仮定することができ、前記仮想アドレスをＪ
ビット右にシフトすることによって前記仮想アドレスか
らハッシュ・ページ番号を形成するステップであって、
前記仮想アドレスの前記領域部分に関連付けられた領域
の好ましいベージ・サイズが２^Ｊバイトであるステップ
と、前記ページ・テーブルの前記フォーマットがロング
に設定されている場合に、前記仮想アドレスの前記領域
部分によって参照される前記領域識別子および前記ハッ
シュ・ページ番号を組み合わせることによりハッシュ・
インデックスを形成するステップと、前記ページ・テー
ブルの前記フォーマットがロングに設定されている場合
に、前記ハッシュ・インデックスをＫビット左にシフト
することによってテーブル・オフセットを形成するステ
ップであって、各ロング・フォーマット・ページ・テー
ブル・エントリが２^Ｋバイト長であるステップと、前記
ページ・テーブルの前記フォーマットがショートに設定
されている場合に、前記ハッシュ・インデックスを前記
ハッシュ・ページ番号に等しく設定することによりハッ
シュ・インデックスを形成するステップと、前記ページ
・テーブルの前記フォーマットがショートに設定されて
いる場合に、前記ハッシュ・インデックスをＬビット左
にシフトすることによってテーブル・オフセットを形成
するステップであって、各ショート・フォーマット・ペ
ージ・テーブル・エントリが２^Ｌバイト長であるステッ
プと、前記ページ・テーブルのサイズに基づきマスクを
形成するステップと、前記ページ・テーブルのベース・
アドレスおよび前記マスクを使用して第１アドレス部分
を形成するステップと、前記テーブル・オフセットおよ
び前記マスクを使用して第２アドレス部分を形成するス
テップと、前記第１アドレス部分および前記第２アドレ
ス部分を組み合わせることによって前記エントリ・アド
レスを形成するステップと、を含む方法。

【００７６】（２）前記ページ・テーブルの前記フォー
マットがロングに設定されている場合に、前記ページ・
テーブルの前記ベース・アドレスから前記領域部分を抽
出することによってページ・テーブル領域を形成するス
テップと、前記ページ・テーブルの前記フォーマットが
ショートに設定されている場合に、前記仮想アドレスか
ら前記領域部分を抽出することによってページ・テーブ
ル領域を形成するステップとをさらに含む方法であっ
て、前記ページ・テーブル領域、前記第１アドレス部分
および第２アドレス部分を組み合わせることによって前
記エントリ・アドレスを形成するステップであって、前
記ページ・テーブル領域が前記エントリ・アドレスの領
域部分に挿入されるステップを含む前記（１）に記載の
方法。

【００７７】（３）前記仮想アドレスからハッシュ・ペ
ージ番号を形成するステップが、前記仮想アドレスの実
装された部分だけをＪビット右にシフトすることによっ
て前記仮想アドレスからハッシュ・ページ番号を形成す
るステップであって前記仮想アドレスの前記領域部分に
関連付けられた領域の好ましいページ・サイズが２^Ｊバ
イトであるステップを含む前記（１）に記載の方法。

【００７８】（４）前記ページ・テーブルの前記フォー
マットがロングに設定されている場合に、前記仮想アド
レスの前記領域部分から参照される前記領域識別子およ
び前記ハッシュ・ページ番号を組み合わせることによっ
てハッシュ・インデックスを形成するステップが、前記
仮想アドレスの前記領域部分と前記ハッシュベージ番号
を組み合わせるステップを含む前記（１）に記載の方
法。

【００７９】（５）前記仮想アドレスの前記領域部分と
前記ハッシュ・ページ番号を組み合わせるステップが、
前記仮想アドレスの前記領域部分のビットを前記ハッシ
ュ・ページ番号内に、前記仮想アドレスをＪビット右に
シフトすることに基づき空いていると分かっている前記
ハッシュ・ページ番号のビット位置に挿入するステップ
を含む前記（４）に記載の方法。

【００８０】（６）前記ページ・テーブルの前記サイズ
に基づきマスクを形成するステップが、前記マスクを２
^Ｍ−１に等しく設定するステップであって、２^Ｍが前記
ページ・テーブルの前記サイズであるステップを含む前
記（１）に記載の方法。

【００８１】（７）前記ページ・テーブルのベース・ア
ドレスおよび前記マスクを使用して第１アドレス部分を
形成するステップが、前記ページ・テーブルの前記ベー
ス・アドレスおよび前記マスクの反転に対して論理積演
算を実行することによって第１アドレス部分を形成する
ステップを含み、前記テーブル・オフセットおよび前記
マスクを使用して第２アドレス部分を形成するステップ
が、前記テーブル・オフセットおよび前記マスクに対し
て論理積演算を実行することによって第２アドレス部分
を形成するステップを含む前記（６）に記載の方法。

【００８２】（８）前記第１アドレス部分および前記第
２アドレス部分を組み合わせることによって前記エント
リ・アドレスを形成するステップが、前記第１アドレス
部分および前記第２アドレス部分に対して論理和演算を
実行することによって前記エントリ・アドレスを形成す
るステップを含む前記（１）に記載の方法。

【００８３】（９）２^Ｎバイトの最小ページ・テーブル
・サイズが定義されており、前記ページ・テーブルのベ
ース・アドレスおよび前記マスクを使用して第１アドレ
ス部分を形成するステップが、前記ページ・テーブルの
前記ベース・アドレスの下位Ｎビットを含まない前記ペ
ージ・テーブルの前記ベース・アドレス、および前記マ
スクの下位Ｎビットを含まない前記マスクを使用して第
１アドレス部分を形成するステップを含み、前記テーブ
ル・オフセットおよび前記マスクを使用して第２アドレ
ス部分を形成するステップが、前記テーブル・オフセッ
トの下位Ｎビットを含まない前記テーブル・オフセッ
ト、および前記マスクの下位Ｎビットを含まない前記マ
スクを使用して第２アドレス部分を形成するステップを
含み、前記第１アドレス部分および前記第２アドレス部
分を組み合わせることによって前記エントリ・アドレス
を形成するステップが、前記第１アドレス部分および前
記第２アドレス部分を組み合わせて結果を形成し、その
結果をＮビット左にシフトし、その結果と前記テーブル
・オフセットの下位Ｎビットを組み合わせることにより
前記エントリ・アドレスを形成するステップを含む前記
（１）に記載の方法。

【００８４】（１０）ページ・テーブルのエントリを参
照するエントリ・アドレスを仮想アドレスから形成する
方法であって、前記仮想アドレスが、領域を識別する活
動領域識別子を参照する領域部分を含み、前記ページ・
テーブルの最小サイズが２^Ｎバイトであり、前記ページ
・テーブルが、ロング・フォーマットおよびショート・
フォーマットを仮定することができ、前記仮想アドレス
の実装された部分だけをＪビット右にシフトすることに
よって前記仮想アドレスからハッシュ・ページ番号を形
成するステップであって、前記仮想アドレスの前記領域
部分に関連付けられた前記領域の好ましいページ・サイ
ズが２^Ｊバイトであるステップと、前記ページ・テーブ
ルの前記フォーマットがロングに設定されている場合
に、前記ハッシュ・ページ番号、前記仮想アドレスの前
記領域部分、および前記仮想アドレスの前記領域部分か
ら参照される前記領域識別子を組み合わせることによっ
てハッシュ・インデックスを形成するステップであっ
て、前記仮想アドレスをＪビット右にシフトすることに
基づき空いていることが分かっている前記ハッシュ・ペ
ージ番号のビット位置に前記仮想アドレスの前記領域部
分が組み合わされて挿入されるステップと、前記ページ
・テーブルの前記フォーマットがロングに設定されてい
る場合に、前記ハッシュ・インデックスをＫビット左に
シフトすることによってテーブル・オフセットを形成す
るステップであって、各ロング・フォーマット・ページ
・テーブル・エントリが２^Ｋバイト長であるステップ
と、前記ページ・テーブルの前記フォーマットがロング
に設定されている場合に、前記ページ・テーブルのベー
ス・アドレスから前記領域部分を抽出することによって
ページ・テーブル領域を形成するステップと、前記ペー
ジ・テーブルの前記フォーマットがショートに設定され
ている場合に、前記ハッシュ・インデックスを前記ハッ
シュ・ページ番号に等しく設定することによってハッシ
ュ・インデックスを形成するステップと、前記ページ・
テーブルの前記フォーマットがショートに設定されてい
る場合に、前記ハッシュ・インデックスをＬビット左に
シフトすることによってテーブル・オフセットを形成す
るステップであって、各ショート・フォーマット・ペー
ジ・テーブル・エントリが２^Ｌバイト長であるステップ
と、前記ページ・テーブルの前記フォーマットがショー
トに設定されている場合に、前記仮想アドレスから前記
領域部分を抽出することによってページ・テーブル領域
を形成するステップと、２をＭ乗し１を引いてマスクを
形成するステップであって、２^Ｍが前記テーブルのサイ
ズであるステップと、前記ページ・テーブルの前記ベー
ス・アドレスの下位Ｎビットを含まない前記ページ・テ
ーブルの前記ベース・アドレス、および前記マスクの反
転の下位Ｎビットを含まない前記マスクの反転に対して
論理積演算を実行することによって第１アドレス部分を
形成するステップと、前記テーブル・オフセットの下位
Ｎビットを含まない前記テーブル・オフセット、および
前記マスクの下位Ｎビットを含まない前記マスクに対し
て論理積演算を実行することによって第２アドレス部分
を形成するステップと、前記第１アドレス部分および前
記第２アドレス部分に対して論理積演算を実行して第１
の結果を形成し、この第１の結果をＮビット左にシフト
して第２の結果を形成し、前記ページ・テーブル領域、
前記第２の結果、および前記テーブル・オフセットの下
位Ｎビットに対して論理和演算を実行することによって
前記エントリ・アドレスを形成するステップであって、
前記ページ・テーブル領域が前記エントリ・アドレスの
領域部分に挿入されるステップと、を含む方法。

【００８５】（１１）領域を識別する活動領域識別子を
参照する領域部分を含む仮想アドレスによってアドレス
指定される仮想アドレス空間を定義するアーキテクチャ
を有するコンピュータ・システムであって、ページ・テ
ーブル・ベース・アドレスによって固定されたページ・
テーブルを含むメモリ・ユニットであって、ページ・テ
ーブルがロング・フォーマットおよびショート・フォー
マットを仮定できるメモリ・ユニットと、命令を実行す
るプロセッサであって、仮想アドレスから前記ページ・
テーブルにエントリ・アドレスを生成することができる
ページ・テーブル・エントリ・アドレス生成ユニットで
あるプロセッサと、を有し、前記エントリ・アドレス生
成ユニットは、前記仮想アドレスをＪビット右にシフト
することによって前記仮想アドレスからハッシュ・ペー
ジ番号を形成するハッシュ・ページ番号生成回路であっ
て、前記仮想アドレスの前記領域部分に関連付けられた
前記領域の好ましいページ・サイズが２^Ｊバイトである
ハッシュ・ページ番号生成回路と、前記ページ・テーブ
ルの前記フォーマットがロングに設定されている場合
に、前記ハッシュ・ページ番号と前記仮想アドレスの前
記領域部分から参照される前記領域識別子を組み合わせ
ることによってハッシュ・インデックスを形成し、前記
ページ・テーブルの前記フォーマットがショートに設定
されている場合に、前記ハッシュ・インデックスを前記
ハッシュ・ページ番号に等しく設定することによってハ
ッシュ・インデックスを形成するハッシュ・インデック
ス生成回路と、前記ページ・テーブルの前記フォーマッ
トがロングに設定されている場合に、前記ハッシュ・イ
ンデックスをＫビット左にシフトすることによってテー
ブル・オフセットを形成し、ここで各ロング・フォーマ
ット・ページ・テーブル・エントリが２^Ｋバイト長であ
り、前記ページ・テーブルの前記フォーマットがショー
トに設定されている場合に、前記ハッシュ・インデック
スをＬビット左にシフトすることによってテーブル・オ
フセットを形成し、ここで各ショート・フォーマット・
ページ・テーブル・エントリが２^Ｌバイト長であるテー
ブル・オフセット生成回路と、前記ページ・テーブルの
前記サイズに基づきマスクを形成するマスク生成回路
と、前記ページ・テーブル・ベース・アドレスおよび前
記マスクを使用して第１アドレス部分を形成する第１ア
ドレス部分生成回路と、前記テーブル・オフセットおよ
び前記マスクを使用して第２アドレス部分を形成する第
２アドレス部分生成回路と、前記第１アドレス部分およ
び前記第２アドレス部分を組み合わせることによって前
記エントリ・アドレスを形成するエントリ・アドレス生
成回路と、を含むコンピュータ・システム。

【００８６】（１２）前記ページ・テーブルの前記フォ
ーマットがロングに設定されている場合に、前記ページ
・テーブル・ベース・アドレスから前記領域部分を抽出
することによってページ・テーブル領域を形成し、前記
ページ・テーブルの前記フォーマットがショートに設定
されている場合に、前記仮想アドレスから前記領域部分
を抽出することによってページ・テーブル領域を形成す
るページ・テーブル領域生成回路と、前記ページ・テー
ブル領域、前記第１アドレス部分および前記第２アドレ
ス部分を組み合わせることによって前記エントリ・アド
レスを形成する前記エントリ・アドレス生成回路であっ
て、前記ページ・テーブル領域が前記エントリ・アドレ
スの領域部分に挿入されるエントリ・アドレス生成回路
とを、前記プロセッサの前記ページ・テーブル・エント
リ・アドレス生成ユニットがさらに備える前記（１１）
に記載のコンピュータ・システム。

【００８７】（１３）前記ハッシュ・ページ番号生成回
路が、前記仮想アドレスの実装されている部分だけをＪ
ビット右にシフトすることによって前記仮想アドレスか
ら前記ハッシュ・ページ番号を形成するコンピュータ・
システムであって、前記仮想アドレスの前記領域部分に
関連付けられた前記領域の前記好ましいサイズが２^Ｊバ
イトである前記（１１）に記載のコンピュータ・システ
ム。

【００８８】（１４）前記ページ・テーブルの前記フォ
ーマットがロングに設定されている場合に、前記ハッシ
ュ・インデックス生成ユニットが前記ハッシュ・ページ
番号、前記仮想アドレスの前記領域部分から参照される
前記領域識別子、および前記仮想アドレスの前記領域部
分を組み合わせることによって前記ハッシュ・インデッ
クスを形成する前記（１１）に記載のコンピュータ・シ
ステム。

【００８９】（１５）前記ハッシュ・インデックス生成
ユニットが、前記ハッシュ・ページ番号に前記仮想アド
レスの前記領域部分のビットを、前記仮想アドレスをＪ
ビット右にシフトすることに基づき空いていることが分
かっている前記ハッシュ・ページ番号のビット位置に挿
入もする前記（１４）に記載のコンピュータ・システ
ム。

【００９０】（１６）前記マスク生成ユニットが、前記
マスクを２^Ｍ−１に等しく設定することによって前記マ
スクを形成するコンピュータ・システムであって、２^Ｍ
が前記ページ・テーブルのサイズである前記（１５）に
記載のコンピュータ・システム。

【００９１】（１７）前記第１アドレス部分生成回路が
前記ページ・テーブル・ベース・アドレスと前記マスク
の反転に対して論理積演算を実行することによって前記
第１アドレス部分を形成し、前記第２アドレス部分生成
回路が前記テーブル・オフセットと前記マスクに対して
論理積演算を実行することによって前記第２アドレス部
分を形成する前記（１６）に記載のコンピュータ・シス
テム。

【００９２】（１８）前記エントリ・アドレス生成回路
が前記第１アドレス部分および前記第２アドレス部分に
対して論理和演算を実行することによって前記エントリ
・アドレスを形成する前記（１１）に記載のコンピュー
タ・システム。

【００９３】（１９）２^Ｎバイトの最小ページ・テーブ
ル・サイズが定義され、前記第１アドレス部分生成回路
が、前記ページ・テーブル・ベース・アドレスの下位Ｎ
ビットを含まない前記ページ・テーブル・ベース・アド
レスおよび前記マスクの下位Ｎビットを含まない前記マ
スクを使用して前記第１アドレス部分を形成し、前記第
２アドレス生成回路が、前記テーブル・オフセットの下
位Ｎビットを含まない前記テーブル・オフセット、およ
び前記マスクの下位Ｎビットを含まない前記マスクを使
用して前記第２アドレス部分を形成し、前記エントリ・
アドレス生成回路が、前記第１アドレス部分および前記
第２アドレス部分を組み合わせて結果を形成し、前記結
果をＮビット左にシフトし、前記結果と前記テーブル・
オフセットの下位Ｎビットを組み合わせることによって
前記エントリ・アドレスを形成する前記（１１）に記載
のコンピュータ・システム。

【００９４】（２０）領域を識別する活動領域識別子を
参照する領域部分を含む仮想アドレスによってアドレス
指定される仮想アドレス空間を定義するアーキテクチャ
を有するコンピュータ・システムであって、ページ・テ
ーブル・ベース・アドレスによって固定されたページ・
テーブルを含むメモリ・ユニットであって、ページ・テ
ーブルがロング・フォーマットおよびショート・フォー
マットを仮定でき、最小サイズが２^Ｎビットであるメモ
リ・ユニットと、命令を実行するプロセッサであって、
仮想アドレスからページ・テーブルにエントリ・アドレ
スを生成することができるページ・テーブル・エントリ
・アドレス生成ユニットであるプロセッサとを含み、前
記エントリ・アドレス生成ユニットは、前記仮想アドレ
スの実装されている部分だけをＪビット右にシフトする
ことによって前記仮想アドレスからハッシュ・ページ番
号を形成するハッシュ・ページ番号生成回路であって、
前記仮想アドレスの前記領域部分に関連付けられた領域
の好ましいページ・サイズが２^Ｊバイトであるハッシュ
・ページ番号生成回路と、前記ページ・テーブルの前記
フォーマットがロングに設定されている場合に、前記ハ
ッシュ・ページ番号、前記仮想アドレスの前記領域部
分、および前記仮想アドレスの前記領域部分から参照さ
れる前記領域識別子を組み合わせることによってハッシ
ュ・インデックスを形成し、ここで前記仮想アドレスの
前記領域部分が、前記仮想アドレスをＪビット右にシフ
トすること基づき空いていることが分かっている前記ハ
ッシュ・ページ番号のビット位置に組み合わされて挿入
され、前記ページ・テーブルの前記フォーマットがショ
ートに設定されている場合に、前記ハッシュ・インデッ
クスを前記ハッシュ・ページ番号に等しく設定すること
によってハッシュ・インデックスを形成するハッシュ・
インデックス生成回路と、前記ページ・テーブルの前記
フォーマットがロングに設定されている場合に、前記ハ
ッシュ・インデックスをＫビット左にシフトすることに
よってテーブル・オフセットを形成し、ここで各ロング
・フォーマット・ページ・テーブル・エントリが２^Ｋバ
イト長であり、前記ページ・テーブルの前記フォーマッ
トがショートに設定されている場合に、前記ハッシュ・
インデックスをＬビット左にシフトすることによってテ
ーブル・オフセットを形成し、ここで各ショート・フォ
ーマット・ページ・テーブル・エントリが２^Ｌバイト長
であるテーブル・オフセット生成回路と、前記ページ・
テーブルの前記フォーマットがロングに設定されている
場合に、前記ページ・テーブル・ベース・アドレスから
前記領域部分を抽出することによってページ・テーブル
領域を形成し、ページ・テーブルのフォーマットがショ
ートに設定されている場合に、前記仮想アドレスから前
記領域部分を抽出することによってページ・テーブル領
域を形成するページ・テーブル領域生成回路と、２をＭ
乗し１を引くことによってマスクを形成するマスク生成
回路であって、２^Ｍが前記テーブルのサイズであるマス
ク生成回路と、前記ページ・テーブル・ベース・アドレ
スの下位Ｎビットを含まない前記ページ・テーブル・ベ
ース・アドレス、および前記マスクの反転の下位Ｎビッ
トを含まない前記マスクの反転に対して論理積演算を実
行することによって第１アドレス部分を形成する第１ア
ドレス部分生成回路と、前記テーブル・オフセットの下
位Ｎビットを含まない前記テーブル・オフセット、およ
び前記マスクの下位Ｎビットを含まない前記マスクに対
して論理積演算を実行することによって第２アドレス部
分を形成する第２アドレス部分生成回路と、前記第１ア
ドレス部分および前記第２アドレス部分に対して論理積
演算を実行して第１の結果を形成し、前記第１の結果を
Ｎビット左にシフトして第２の結果を形成し、前記ペー
ジ・テーブル領域、前記第２の結果、および前記テーブ
ル・オフセットの下位Ｎビットに対して論理和演算を実
行することによって前記エントリ・アドレスを形成する
エントリ生成回路であって、前記ページ・テーブル領域
が前記エントリ・アドレスの領域部分に挿入されるエン
トリ生成回路と、を含むコンピュータ・システム。

【図面の簡単な説明】

【図１】プログラムの実行中に提示される仮想アドレス
に応答する従来技術の手順を示す図。

【図２】変換索引バッファ（ＴＬＢ）内のエントリにア
クセスする従来技術の方法を示す図。

【図３】ＴＬＢミスの後に、ＴＬＢを更新するための物
理ページ情報を取り出す従来技術の方法を示す図。

【図４】ページ・テーブル内にハッシュ・タグが格納さ
れる従来技術のページ・テーブル指定方式を示す図。

【図５】本発明によってサポートされる仮想アドレス指
定方式を示す図。

【図６】本発明のハッシュ関数の適用によってアクセス
することのできる「ショート・フォーマット」仮想ハッ
シングページ・テーブルのエントリを示す図。

【図７】本発明のハッシュ関数の適用によってアクセス
することのできる「ロング・フォーマット」仮想ハッシ
ングページ・テーブルのエントリを示す図。

【符号の説明】

５０１仮想アドレス指定方式５０２仮想アドレス５０３仮想領域番号５０４ページ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ウイリアム・アール・バイグアメリカ合衆国95070カリフォルニア州サラトガ、ペレゴ・ウェイ 18630 (72)発明者ステファン・ジー・バーガーアメリカ合衆国95050カリフォルニア州サンタ・クララ、フォーブス・アベニュー 2257 (72)発明者ガリー・エヌ・ハモンドアメリカ合衆国80525コロラド州フォート・コリンズ、ソウグラス・コート 5101 (72)発明者ジェームス・オー・ハイズアメリカ合衆国95125カリフォルニア州サン・ノゼ、キャンベル・アベニュー 1722 (72)発明者ジェローム・シー・ハックアメリカ合衆国94303カリフォルニア州パロ・アルト、タリスマン・ドライブ 851 (72)発明者ジョナサン・ケー・ロスアメリカ合衆国94087カリフォルニア州サニーヴェイル、ローン・ウェイ 974 (72)発明者スニル・サクシーナアメリカ合衆国94087カリフォルニア州サニーヴェイル、カーロウ・コート 156 (72)発明者コウイチ・ヤマダアメリカ合衆国95134カリフォルニア州サン・ノゼ、エラン・ヴィレッジ・レーン 371、ナンバー116

Claims

【特許請求の範囲】

【請求項１】ページ・テーブルのエントリを参照する
エントリ・アドレスを仮想アドレスから形成する方法で
あって、前記仮想アドレスが、領域を識別する活動領域
識別子を参照する領域部分を含み、前記ページ・テーブ
ルが、ロング・フォーマットおよびショート・フォーマ
ットを仮定することができ、前記仮想アドレスをＪビット右にシフトすることによっ
て前記仮想アドレスからハッシュ・ページ番号を形成す
るステップであって、前記仮想アドレスの前記領域部分
に関連付けられた領域の好ましいベージ・サイズが２^Ｊ
バイトであるステップと、前記ページ・テーブルの前記フォーマットがロングに設
定されている場合に、前記仮想アドレスの前記領域部分
によって参照される前記領域識別子および前記ハッシュ
・ページ番号を組み合わせることによりハッシュ・イン
デックスを形成するステップと、前記ページ・テーブルの前記フォーマットがロングに設
定されている場合に、前記ハッシュ・インデックスをＫ
ビット左にシフトすることによってテーブル・オフセッ
トを形成するステップであって、各ロング・フォーマッ
ト・ページ・テーブル・エントリが２^Ｋバイト長である
ステップと、前記ページ・テーブルの前記フォーマットがショートに
設定されている場合に、前記ハッシュ・インデックスを
前記ハッシュ・ページ番号に等しく設定することにより
ハッシュ・インデックスを形成するステップと、前記ページ・テーブルの前記フォーマットがショートに
設定されている場合に、前記ハッシュ・インデックスを
Ｌビット左にシフトすることによってテーブル・オフセ
ットを形成するステップであって、各ショート・フォー
マット・ページ・テーブル・エントリが２^Ｌバイト長で
あるステップと、前記ページ・テーブルのサイズに基づきマスクを形成す
るステップと、前記ページ・テーブルのベース・アドレスおよび前記マ
スクを使用して第１アドレス部分を形成するステップ
と、前記テーブル・オフセットおよび前記マスクを使用して
第２アドレス部分を形成するステップと、前記第１アドレス部分および前記第２アドレス部分を組
み合わせることによって前記エントリ・アドレスを形成
するステップと、を含む方法。