JPH08212136A

JPH08212136A - 仮想メモリ変換処理を効率的に共有する方法及び装置

Info

Publication number: JPH08212136A
Application number: JP7308105A
Authority: JP
Inventors: Madhusudhan Talluri; マドフスダン・タルーリ; Yousef A Khalidi; ユーセフ・エイ・カリディ
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1994-11-02
Filing date: 1995-11-01
Publication date: 1996-08-20
Also published as: US5630087A; KR100233212B1; KR960018907A

Abstract

(57)【要約】【課題】ＴＬＢまたはページテーブルを用いた仮想
メモリ変換処理のより効率的な共有を図るための方法及
び装置を提供する。【解決手段】本発明に基づき、装置１５０は、ＣＰ
Ｕ１５１と共に作動するオペレーティングシステム１６
２を有し、これは、異なる仮想メモリ変換エントリを識
別するアドレス識別ルーチンと、異なる仮想メモリ変換
エントリへ第１マスク値を割り当てるマスク割り当てル
ーチンと、ＴＬＢ等に前記第１マスク値と対応するただ
１つのアドレスとしての、異なる仮想メモリ変換エント
リを書き込む、書き込みルーチンとを有するようにプロ
グラムされる。比較機構（１６４）は、変換リクエスト
仮想メモリ変換値の第２マスク値と、前記第１マスク値
とを比較して、両者が対応しているか否かを確かめる
が、対応している場合は、第１マスク値に対応するただ
１つのアドレスが仮想メモリ変換アドレスとして用いら
れることになる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータシス
テムの、仮想メモリアドレス（または、仮想メモリ変換
エントリ）と物理的メモリアドレスとの変換オペレーシ
ョンに関する。本発明は、特に、異なる処理の異なる仮
想アドレスに対して、１つの仮想メモリ変換エントリを
用いて、１つの物理的メモリアドレスにマッピングを行
うコンピュータシステムに関する。

【０００２】

【従来の技術】図１には、ＣＰＵ２２を有する汎用コン
ピュータ２０が示されており、ＣＰＵ２２はシステムバ
ス２８を通して主メモリ（一般にランダムアクセスメモ
リ）２４及び第２メモリ（一般にリスク記憶装置）２６
に接続されている。キーボード、モニタ、プリンタ、ま
たはデータ収集カードのような入出力デバイス３０もシ
ステムバス２８に接続されている。ＣＰＵ２２は主メモ
リ２４に格納された１つまたは２つ以上のコンピュータ
プログラムを実行する。コンピュータプログラムに記述
された殆どの命令及びデータは対応する仮想アドレスを
有する。次に、各仮想アドレスは主メモリ２４内に位置
する物理的アドレスへと変換される。主メモリ２４の中
に必要な情報が存在しない場合は、ページフォルトが発
生し、ＣＰＵ２２は必要な情報を第２メモリ２６から主
メモリ２４へロードする。

【０００３】コンピュータに於いて仮想アドレスを使用
する技術は、一般に「仮想記憶方式」と呼ばれている。
実際、コンピュータは全て仮想記憶方式に依存すること
大である。仮想記憶方式によって、コンピュータの実際
のメモリ記憶容量を越えるアドレスの大きさを含むプロ
グラムを実行することができる。従って、プログラマー
はプログラム作成にあたってメモリサイズを考慮しなく
てすみ、またプログラムが、異なるメモリ容量のハード
ウェア環境間に於ける移植性を有することになる。

【０００４】上記のように、仮想アドレスと物理的アド
レス間での変換が必要となる。仮想アドレスはプログラ
ムがローカルに使用するアドレスである。物理的アドレ
スは主メモリ２４に於ける情報の実際の物理的位置を特
定するものである。

【０００５】図２に示すのは、仮想アドレスと物理的ア
ドレス間の変換オペレーションである。主メモリ２４に
格納されたコンピュータプログラム３２には命令セット
が含まれており、そのような命令セットの要素の１つが
図２の３４で示されている。命令３４は、仮想アドレス
“０００４７３４”（３６）に対応するメモリの内容を
レジスタ“Ｒ”へ移動（“ＭＯＶ”）させるコマンドで
ある。アドレスの数値は１６進法で表されている。仮想
アドレス３６は仮想ページ番号“０００４”（３８）を
有し、これは、仮想メモリページアドレスとも呼ばれ、
ページテーブル４０にマッピングされる。ページテーブ
ル４０はページテーブル変換エントリ４２のセットを有
する。各ページテーブル変換エントリ４２は仮想ページ
番号４４、ページ枠に於ける有無ビット（valid bit）
４６、及び物理的ページ番号４８（物理的メモリページ
アドレスとも呼ばれる）を有する。有無ビットが（デジ
タル値の１に）セットされている場合は、物理的ページ
番号４８が、仮想ページ番号３８に対応して主メモリ２
４に存在していることを意味する。有無ビットがセット
されない場合は、ページフォルトが発生し、物理的ペー
ジ番号４８はＣＰＵ２２によって第２メモリ２６に於い
て見つけられなければならない。物理的ページ番号４８
は、主メモリ２４に於けるメモリのページを特定する。
主メモリ２４という言葉と物理的メモリという言葉とは
ここでは同じものを指す。

【０００６】図２に於いては、仮想ページ番号が仮想ア
ドレスとして使用されているのが示されている。仮想ペ
ージ番号が、仮想アドレスを導出するエントリで置き換
えられ得ることは当業者には理解されよう。また、本明
細書に於いて、仮想ページ番号、または仮想メモリ変換
エントリに付された符号は、仮想アドレスを引き出すの
に用いられる全ての仮想ページ番号システム、若しくは
その方式を表すものとして用いられている。

【０００７】完全な物理的なアドレス５０には、物理的
ページ番号４８及びページオフセット５２が含まれる。
ページオフセット５２は、必要なアドレスが存在するメ
モリのページに於ける列を特定するものである。ページ
オフセット５２は、仮想アドレス３６の仮想オフセット
部分５４から（変換せずに）直接得られる。

【０００８】要するに、仮想アドレス３６から物理的ア
ドレス５０を得るために、仮想アドレスの仮想ページ番
号３８（この例では“０００４”）が、ページテーブル
４０に存在するページテーブル変換エントリ４２へマッ
ピングされるのである。ページテーブル変換エントリ４
２が１にセットされた有無ビットを有する場合は、仮想
ページ番号に対応する物理的ページ番号が存在する。物
理的ページ番号（この例では１６進法で“０１ＦＤ”）
は、物理的アドレス５０の一部分をなす。物理的アドレ
ス５０の他の部分は、ページオフセット値５２（この例
では“７３４”）であって、これは仮想アドレス３６の
仮想オフセット部分５４から得られる。

【０００９】図３に示すのは、ページテーブル４０に於
ける特定の物理的ページと物理的メモリ２４内の異なる
物理的な位置との間の対応関係である。図３のページテ
ーブル４０に於いては、有無ビットが１にセットされた
各エントリは物理的メモリ２４の位置を示すポインタを
有する。有無ビットは０にセットされたページテーブル
のエントリに対しては、ページフォルトが発生し、メモ
リのページが第２メモリ２６から設置されて物理的メモ
リ２４に格納されなければならないことになり、その後
ページテーブル４０のこれに対応する変更がなされる。

【００１０】ページテーブル４０の効率を改善するべ
く、近年のコンピュータは、特別なキャッシュメモリを
有し、これは直近に使用された変換処理を追跡するもの
である。直近の変換処理は格納されるが、これは１つの
仮想ページ番号に対する変換処理がひとたび用いられる
と、それは近い未来の時点で再び使用される蓋然性が高
いからである。この特別なアドレス変換キャッシュメモ
リは変換索引バッファ（ＴＬＢ）と呼ばれ、ここでは符
号６０で示されている。図１及び図３にはＴＬＢ６０が
示されている。図３に於いて、ＴＬＢ６０がＴＬＢ変換
エントリ６２のセットを有することが理解されよう。Ｔ
ＬＢ変換エントリ６２は仮想ページ番号４４、有無ビッ
ト４６、及び物理的ページ番号４８を有するのが一般的
である。

【００１１】コンピュータプログラムを実行するＣＰＵ
２２は、初めに、コンピュータプログラムからの各仮想
ページ番号とＴＬＢ６０のエントリとを比較する。この
ページ番号とエントリとに一致が見られる（ヒットと呼
ぶ）場合は、ＴＬＢ６０からの物理的ページ番号が用い
られて前述のような方法で、物理的アドレス５０を形成
する。

【００１２】一般的には、ＴＬＢ６０はハードウェアに
於いて実現され、従って、ページテーブル４０よりも少
ない数のエントリを有するものとなる。ＴＬＢ６０のサ
イズが小さいために、ＴＬＢミスが頻繁に発生する。Ｔ
ＬＢミスが発生すると、ページテーブル４０を照会し
て、物理的アドレスを定める。ページテーブル４０が必
要な情報を有する場合は、この情報をページテーブル４
０からＴＬＢ６０にロードすることができる。

【００１３】ＴＬＢ６０から物理的アドレスを得る速度
は、ページテーブル４０から物理的アドレスを得るより
も非常に早いので、ＴＬＢ６０に格納される情報量を改
善する努力が続けられている。このための１つの方法
は、ＴＬＢ６０の物理的なサイズを大きくすることであ
る。もちろん、この方法ではコストが掛かることにな
る。他の技術としては、ＴＬＢエントリの数を増やさず
に、ＴＬＢ６０によってマッピングされるメモリのサイ
ズを最大化する方法がある。この例としては、スーパー
ページ方式（superpages）及びパーシャルサブブロック
方式（partial-subblocking）を使用する方法がある。
多くの市販のチップのアーキテクチャでは一定の形式若
しくは他の形式のスーパーページ方式が使用されてお
り、その例としては、ＳＰＡＲＣ（登録商標）チップ
（サンマイクロシステムズ社：米国カリフォルニア州、
ＭｏｕｎｔａｉｎＶｉｅｗ）、Ａｌｐｈａ（登録商
標）チップ（デジタルイクイップメント社：米国マサチ
ューセッツ州、Ｍａｙｎａｒｄ）、ＰｏｗｅｒＰＣ（登
録商標）チップ（モトローラ社：米国イリノイ州、Ｓｃ
ｈａｕｍｂｅｒｇ）などがある。これらの方式は、所与
のメモリ領域をマッピングするのに必要とされるＴＬＢ
エントリ６２の数を低減するための基本的な考え方を共
通のものとしている。

【００１４】スーパーページ方式は、同じ処理に関する
連続的なベースページに対して幾つかのエントリを用い
る代わりに、１つのＴＬＢエントリを用いることによっ
て、ＴＬＢの性能を改善するものである。この方法は、
コンピュータ上で実行される１種類の処理に対してのみ
適用されるという点で、幾らか限界がある。巨大な商用
システム及びマルチユーザーシステムは、同じメモリオ
ブジェクトを参照する多くの処理を有する。例えば、使
用頻度の高いライブラリ、プログラムテキストセグメン
ト、及び共有バッファ領域は、それぞれ１つの物理的ア
ドレスへの数百のマッピングを有する。この現象は、図
４に於いて示されている。

【００１５】図４には、コンピュータシステム上で実行
される処理ｉ、処理ｊ、及び処理ｋが示されている。処
理ｉに於ける各メモリアドレスはコンテキスト番号（co
ntext number）（プログラム番号）によって識別される
が、これは図４に於いてＣＴＸ＿ｉとして示されてお
り、仮想アドレスは図に於いてはＶＡ＿ｉとして示され
ている。アドレス（ＣＴＸ＿ｉ、ＶＡ＿ｉ）は特定の物
理的ページ番号４８（物理的メモリページアドレス）を
指す。同様に他の処理に於いて用いられる他のメモリア
ドレスは同じ物理的ページ番号を指す。即ち、処理ｊの
ＣＴＸ＿ｊ、ＶＡ＿ｊ及び処理ｋのＣＴＸ＿ｋ、ＶＡ＿
ｋは同じ物理的ページ番号４８を指すのである。

【００１６】図５に示すのは、図４に於いて示されたオ
ペレーションに対応するＴＬＢ６０である。各ＴＬＢ変
換エントリ６２（ＴＬＢ６０の各列）はコンテキスト識
別値（context identification）（ＣＴＸ）、仮想アド
レス（ＶＡ）、物理的ページ（ＰＰ）を有し、また有無
ビット及び保護ビットのような属性値を有する。物理的
ページ（物理的メモリページアドレス）ＰＰ＿ｘはＴＬ
Ｂ６０に於いて３回現れることに注意されたい。即ち、
（ＣＴＸ＿ｉ、ＶＡ＿ｉ）、（ＣＴＸ＿ｊ、ＶＡ＿
ｊ）、及び（ＣＴＸ＿ｋ、ＶＡ＿ｋ、ＶＡ＿ｋ）がそれ
ぞれ同じ物理的ページＰＰ＿Ｘへマッピングされる。各
仮想アドレスを同じ物理的ページにマッピングするのに
唯１つのＴＬＢエントリを用いるようなＴＬＢの必要性
は大変に高いものである。このようなＴＬＢは、ＴＬＢ
の１つのエントリを用いて複数の仮想アドレスをマッピ
ングすることができるので、１つのＴＬＢが有する情報
の内容を著しく拡張する。

【００１７】ＣＰＵ２２からの各アドレスは、（ＣＰＵ
に於けるコンテキストレジスタからの）コンテキスト番
号（ＣＴＸ＿ＣＰＵ）及び仮想アドレス（ＶＡ＿ＣＰ
Ｕ）を含む。ＴＬＢもしくはページテーブルによって変
換されるべくＣＰＵから受け取ったアドレスは、変換リ
クエスト仮想メモリ変換値と呼ばれる。

【００１８】図５に示すように、フルアソシアティブ方
式ＴＬＢ６０に於けるデータ処理は同時並行的に実行さ
れる。即ち、ＣＰＵ２２からの各アドレスは、同時にＴ
ＬＢ６０に於ける各値に与えられる。ＴＬＢの幾つかの
ページテーブルエントリに対して下の式が真の場合は、
ＴＬＢ「ヒット」が宣言される。

【００１９】

【数１】

【００２０】この記述は、ＣＰＵからのコンテキスト識
別値（ＣＴＸ＿ＣＰＵ）が、ＴＬＢに与えられたコンテ
キスト識別値（ＣＴＸ＿ＰＴＥ、例えば図５に於けるＣ
ＴＸ＿ｉ）と等しく、ＣＰＵからＴＬＢに与えられた仮
想アドレス（ＶＡ＿ＣＰＵ）が、ＴＬＢに於ける仮想ア
ドレス（ＶＡ＿ＰＴＥ、例えば図５に於けるＶＡ＿ｉ）
と等しい場合はＴＬＢヒットが生ずる、ということを示
している。図５には、ＣＰＸ＿ＣＰＵが各ＴＬＢエント
リに与えられ、一致が見られた場合「ヒット」が確認さ
れることが示されている。このオペレーションを行うた
めには周知のハードウェアが用いられる。

【００２１】セットアソシアティブ方式ＴＬＢに於いて
は、ＣＰＵ２２からの各アドレスは同時にＣＴＸ＿ＣＰ
Ｕ及びＶＡ＿ＣＰＵによって識別されたＴＬＢセットの
各値に対して与えられる。

【００２２】同じ物理的アドレスに対して複数の仮想ア
ドレスエントリを用いる方法の問題点はＴＬＢ６０に限
られず、同じ問題が主メモリ２４に於けるページテーブ
ル４０をサーチするソフトウェアに関しても生ずる。同
じ物理的アドレスに変換する多くの仮想アドレスが存在
する場合、ページテーブル４０は不必要に大きくなる。
この結果、このような大きなテーブルに於いて所望の変
換処理をサーチするために、時間が掛かることになる。
従って、同じ物理的メモリページアドレスにマッピング
される各仮想メモリページアドレスに対して、唯１つの
メモリ変換エントリを用いる主メモリページテーブル４
０の必要性は非常に高い。

【００２３】

【発明が解決しようとする課題】従って、本発明は、Ｔ
ＬＢまたはページテーブルを用いた仮想メモリ変換処理
のより効率的な共有を図るための方法及び装置を提供す
ることを目的とする。

【００２４】

【課題を解決するための手段】上記の課題を解決するた
めの、本発明の実施態様の１つは、コンピュータに於け
る仮想メモリ変換処理を共有するような変換装置であ
る。装置は、ＣＰＵと共に作動するオペレーティングシ
ステムを有する。オペレーティングシステムは、アドレ
ス識別ルーチンを有するようにプログラムされており、
このアドレス識別ルーチンは、コンピュータ上で実行さ
れる複数の異なる処理について、物理的メモリに於ける
１つ以上の共通のページアドレスへのマッピングを行
う、異なる仮想メモリ変換エントリを識別するものであ
る。オペレーティングシステムはまた、異なる仮想メモ
リ変換エントリへ第１マスク値を割り当てるマスク割り
当てルーチンと、変換索引バッファ、若しくはページテ
ーブルに、前記第１マスク値と対応するただ１つのアド
レスとしての、異なる仮想メモリ変換エントリを書き込
む、書き込みルーチンとを有する。比較機構は、変換リ
クエスト仮想メモリ変換値の第２マスク値と、前記第１
マスク値とを比較して、前記第２マスク値が、前記第１
マスク値と対応しているか否かを確かめる。２つのマス
ク値が対応している場合は、第１マスク値に対応するた
だ１つのアドレスが仮想メモリ変換アドレスとして用い
られることになる。

【００２５】本発明には、仮想メモリ変換処理を共有す
る方法が含まれる。この方法は、コンピュータ上で実行
される複数の異なる処理について、物理的メモリに於け
る１つ以上の共通のページアドレスへのマッピングを行
う、複数の異なる仮想メモリ変換処理を識別する過程を
含む。この方法はまた、複数の異なる仮想メモリ変換処
理に対して第１マスク値を割り当てる過程と、前記第１
マスク値と対応するただ１つのアドレスとして、複数の
異なる仮想メモリ変換処理を格納する過程とを有する。
この方法では、最後に、変換リクエスト仮想メモリ変換
値の第２マスク値と、前記第１マスク値とを比較して、
前記第２マスク値が、前記第１マスク値と対応している
か否かを確かめ、その結果により、変換リクエスト仮想
メモリ変換値を共通の物理的メモリページアドレスにマ
ッピングするか否かを決定する過程を有する。

【００２６】本発明が、変換索引バッファを用いて実現
される場合、仮想アドレス変換処理の共有により、一定
の数の変換索引バッファエントリで、実質的により大き
な範囲の情報を包含できることになる。本発明が、ペー
ジテーブルを用いて実現される場合、ページテーブルエ
ントリ、及びそれを格納するのに必要なメモリの量は、
実質的に少なくなる。従って、ページテーブルの大き
さ、ページテーブルエントリをサーチするのにかかる時
間は、実質的に小さくなる。

【００２７】

【発明の実施の形態】本発明は、ＴＬＢ６０及びページ
テーブル４０に用いられるメモリ変換エントリを再定義
する方法及び装置に関する。本発明によれば、同一の物
理的メモリページアドレスにマッピングされる全てのメ
モリ変換エントリが、同等クラス（equivalency clas
s）に割り当てられる。この同等クラスは、関連するマ
スクスキームを有し、これにより、異なる仮想メモリ変
換エントリから同一の物理的メモリページアドレスへの
変換が可能となる。従って、異なる処理（例えば、図４
の処理ｉ、処理ｊ、処理ｋ）からの異なる仮想メモリ変
換エントリは、ＴＬＢ若しくはページテーブルに於ける
ただ１つのメモリ変換エントリを通して識別される。

【００２８】本発明の技術は、異なる処理のページに対
するエントリを、１つのＴＬＢエントリを共有する形に
することにより、ＴＬＢの性能を改善する。従って、各
ＴＬＢエントリがより多くの情報を表すことになる。本
発明をソフトウェアテーブルに適用した場合は、変換エ
ントリの共有によって、ページテーブルに必要なメモリ
サイズを小さくすることができる。更に、ページテーブ
ルのサーチに必要な時間が短縮される。

【００２９】本発明は、ＣＰＵからのコンテキストデー
タ、及びＴＬＢまたはメモリページテーブルのメモリ変
換エントリの再定義によるものである。即ち、本発明に
基づいて、マスクを画定するｍビット、及び識別番号
（従来の技術の項で用いたＣＴＸ＿ＣＰＵ値）を画定す
るｎビットを有する複数のビットワードの形式で表され
るコンテキストデータをＣＰＵが処理する。本発明に基
づくメモリ変換エントリは、同等クラスビット、ｍビッ
トのマスク部分若しくはｎビットの識別部分を含む、複
数のビットワードを有する。このシステムは図６に示さ
れている。ＣＰＵから与えられた処理コンテキスト情報
（ＣＴＸ＿ＣＰＵ）は図の左側に示されており、一方メ
モリ変換エントリ情報（ＣＴＸ＿ＭＴＥ）は図の右側に
示されている。

【００３０】各メモリ変換エントリは、同等クラスに関
する情報を有する。同等クラスは、共通の物理的メモリ
ページアドレスを共有する全てのメモリオブジェクト
（メモリページテーブルエントリ若しくはＴＬＢエント
リ）を含む。例えば、図５に於いて、ＴＬＢ６０の３つ
のエントリは同じ物理的メモリアドレス（ＰＰ＿Ｘ）を
有し、これは、図４に於いて示すように、同じ物理的メ
モリ位置にマッピングを行う。この場合に於いては同等
クラスが存在するので、同等ビット（図６のＥＣ）は１
にセットされる。次に、ｍビット長マスク（m bit long
mask）は特定の同等クラスに特徴を与えるのに用いら
れる。従って、例えば、図５のＴＬＢ６０の３つのエン
トリは、１にセットされた同等クラスと、特定の同等ク
ラスを画定するｍビットワードとを有する１つのＴＬＢ
エントリにまとめられる。この状態は図７に示されてい
る。図５のＴＬＢ６０とは異なり、図７のＴＬＢ８０
は、物理的メモリページアドレスＰＰ＿Ｘのみが、１つ
のメモリ変換エントリ（列）８２と関連している。列８
２のＣＴＸ＿ＭＴＥ値は、１にセットされた同等ビット
８４を有し、また、第２同等ビットが特定されているこ
とを表す２進法の２（００１０）にセットされた、４つ
のｍビット８６を有する。

【００３１】同等クラスが存在していない場合は、同等
ビットが０にセットされ、ｎビット長識別ワード（n bi
t long identification word）が、ＣＴＸ＿ＭＴＥワー
ドに於いて用いられる。後者の状態は、従来技術のメモ
リ変換オペレーションと等しい。

【００３２】本発明によれば、ＣＰＵからのコンテキス
ト値（ＣＴＸ＿ＣＰＵ）がメモリ変換エントリ（ＣＴＸ
＿ＭＴＥ）に対するコンテキスト値と対応し、ＣＰＵか
らの仮想ページアドレス（ＶＡ＿ＣＰＵ）がメモリ変換
エントリの仮想ページアドレス（ＶＡ＿ＭＴＥ）と等し
い場合は、同等クラスに属するメモリ項目に対する、仮
想ページアドレスから物理的ページアドレスへのメモリ
変換オペレーションが行われる。ＣＴＸ＿ＣＰＵ及びＣ
ＴＸ＿ＭＴＥのデータフォーマットは図６の形であるこ
とに注意されたい。即ち、更に後述するように、このエ
ントリは同等クラス情報を処理することによって実行さ
れる。このオペレーションは以下のごとく数学的に記述
され得る。

【００３３】

【数２】

【００３４】関数ｆ（ＣＴＸ＿ＣＰＵ，ＣＴＸ＿ＭＴ
Ｅ）は以下のようにして実現される。

【００３５】

【数３】

【００３６】第１行ではＣＴＸ＿ＭＴＥの同等ビット
（ＥＣ）をチェックする。ビットが１にセットされてい
る場合は、ＣＰＵからのワードのマスク値部分（ＣＴＸ
＿ＣＰＵ．ｍａｓｋ）が、メモリエントリのワードのマ
スク値部分（ＣＴＸ＿ＭＴＥ．ｍａｓｋ）と対応してい
るが否かを確認するオペレーションを行う。これらの値
は等しい値である必要はない。第２行の“＆”によって
特定される論理和オペレーションが非ゼロ値を戻した場
合は、ブール値「真」が戻され、これはマスクの一致が
みられることを示している。例えば、２進法のシステム
では、送られたＣＴＸ＿ＣＰＵ．ｍａｓｋ値が“００１
０”で、ＣＴＸ＿ＭＴＥ．ｍａｓｋ値が“００１０”な
らば、第２行のオペレーションは値“００１０”を戻
す。これは非ゼロ値であり、ブール値が「真」であるこ
とを示している。一方、送られたＣＴＸ＿ＣＰＵ．ｍａ
ｓｋ値が“１００１”で、ＣＴＸ＿ＭＴＥ．ｍａｓｋ値
が“０１１０”ならば、第２行のオペレーションは値
“００００”を戻す。これはゼロ値であり、ブール値が
「偽」であることを示している。ブール値「真」は、２
つの値に一致がみられることを表し、一方、ブール値
「偽」は一致がみられないことを表している。

【００３７】ＣＰＵからのマスク値（ＣＴＸ＿ＣＰＵ．
ｍａｓｋ）と、メモリエントリからのマスク値（ＣＴＸ
＿ＭＴＥ．ｍａｓｋ）とは不要であることに注意された
い。また、所与の同等クラスの対する多くのコンテキス
ト値が存在し得ることを思い出されたい。ＣＴＸ＿ＭＴ
Ｅ．ｍａｓｋ項目は全てのクラスをマッピングする。Ｃ
ＰＵから送られた値（ＣＴＸ＿ＣＰＵ．ｍａｓｋ）でブ
ール値「真」が生成される場合はすべて、同等クラスと
の一致が存在するのである。

【００３８】コードの残りの行は、同等クラスが存在し
ない場合の処理を行うものである。この場合の処理は、
従来の、同等クラスが存在しないことを前提とした処理
と同じ処理となる。第４行の記述は、ＣＰＵからの識別
ビット（ＣＴＸ＿ＣＰＵ．ｉｄ）がメモリ変換エントリ
からの識別ビット（ＣＴＸ＿ＭＴＥ．ｉｄ）と等しい場
合、ブール値「真」が戻される、ということを表してい
る。図６から、この値がｎビット量であることを思い出
されたい。

【００３９】図４の例は、３つの処理セットが１つの物
理的ページアドレスにマッピングされる状態を示してい
る。この状態の特徴は、１つの同等クラスが用いられて
いる点である。即ち、１つの同等クラスが１つのページ
をマッピングするのである。ＣＴＸ＿ＣＰＵ．ｍａｓｋ
により、同等クラスの一定の番号が特定されるので、１
つの物理的アドレスの集合を１つの同等クラスがマッピ
ングするように、本発明が拡張され得る。例えば、１つ
の同等クラスが、ライブラリーファイル、ＶＡ＿１にマ
ッピングされるｌｉｂｃ、ＶＡ＿２にマッピングされる
ｌｉｂｎｓｌ、及びＶＡ＿３にマッピングされるｌｉｂ
ｆｏｏを表すことになる。

【００４０】ＣＴＸ＿ＭＴＥ．ｍａｓｋが１つまたは２
つ以上の同等クラスの識別をし得ることも理解されよ
う。例えば、第２同等クラスが、ファイル＜ＶＡ＿１に
マッピングされるｌｉｂｃ、ＶＡ＿４にマッピングされ
るｌｉｂＸ＞を表す場合、ｌｉｂｃに属するページに対
するＣＴＸ＿ＭＴＥは、ＣＴＸ＿ＭＴＥ．ｍａｓｋに於
いて２つのビットセットを有することにより両同等クラ
スを表す。

【００４１】図７には比較機構９０が示されており、こ
れはＣＰＵからの値（ＣＴＸ＿ＣＰＵ，ＶＡ＿ＣＰＵ）
とＴＬＢ８０に於ける値とを比較するのに用いられる。
比較オペレーションは同時並行的に行われる。図８に示
すのは１つのセル９２であって、これは、ＣＴＸ＿ＭＴ
Ｅワードからの情報の１ビットとの比較を行うのに用い
られるものである。図９に示すのはセルのセット９２Ａ
〜９２Ｈであり、結合されて、８ビットＣＴＸ＿ＭＴＥ
ワードと１６ビットＣＴＸ＿ＣＰＵワードとを比較する
回路を形成する。

【００４２】図８には、一般にＴＬＢで用いられるセル
に相当する標準領域（standard region）９３が示され
ている。標準領域９３に入力された「ワード」は、ＣＴ
Ｘ＿ＭＴＥワードからのｍまたはｎビットをロード若し
くは格納するのに用いられる一方、ＰＩＤライン９９
は、識別タグＣＴＸ＿ＣＰＵビットをロードするのに用
いられ、反転ＰＩＤライン９８はＰＩＤビットを反転し
てロードする。

【００４３】標準領域９３は、マスクライン９４、反転
マスクマッチライン９６、トランジスタＱ１、及びトラ
ンジスタＱ２を有するように設けられている。マスクラ
イン９４はマスクタグＣＴＸ＿ＣＰＵビットをロードす
る。トランジスタＱ１、Ｑ２は、格納されたＣＴＸ＿Ｍ
ＴＥビットとマスクライン９４上のマスクビットとの間
でＮＡＮＤオペレーションを実行する。一致が見られる
場合は、反転マスクマッチラインがローレベルの信号を
送る。一致がみられない場合は、反転マスクマッチライ
ンがハイレベルの信号を送る。次に、図９に示すよう
に、インバータ１００により信号が逆にされて、ＡＮＤ
オペレーションが効率的に実行される。

【００４４】図９に示すモード回路１０２は、同等クラ
スビットを読み取る。同等クラスビットがハイレベルに
ある場合は、反転マスクマッチラインが選択され、そう
でない場合は、マッチラインが選択され、回路は従来の
ように動作して、ＣＴＸ＿ＣＰＵ識別タグとＣＴＸ＿Ｍ
ＴＥ識別タグとを比較する。本発明の実施において必要
とされる比較オペレーションを実行するべく設けられる
ハードウェアの構成には、様々なものが考えられること
は当業者には理解されよう。

【００４５】全てのＴＬＢエントリが同時に比較される
前記の方法（scenario）は、フルアソシアティブ方式Ｔ
ＬＢを画定するものである。このような構成に於いて
は、ＴＬＢのどのラインも新しいＴＬＢ値をインサート
するのに用いられる。

【００４６】本発明が、セットアソシアティブ方式ＴＬ
Ｂと共に実現される場合には、以下の技術を用いてＴＬ
Ｂへのインサートがなされる。

【００４７】

【数４】

【００４８】この疑似コードは、同等ビットがゼロにセ
ットされる場合は、識別ビット上及び仮想アドレス“ｈ
（ｉｄ，ＶＡ）”上で、ハッシングが実行される。

【００４９】従来より知られているように、ハッシング
では、要素Ｘが数として取り扱われ、ハッシュ関数と呼
ばれる算術関数ｆ^Hが使用されて、物理的アドレスｆ
^H（Ｘ）が計算される。数多くのハッシュ関数が使用さ
れるが、その１つは定数ｎによってＸを除し、余りをア
ドレスとして使用するものである。例えば、ｆ^H（Ｘ，
Ｙ）＝ＸまたはＹをｎで除した余り、となる。

【００５０】従って、セットアソシアティブ方式ＴＬＢ
を用いて本発明を実現する１つの方法は、図６に示すよ
うに、ＣＴＸ＿ＭＴＥ．ｉｄのｎビットによって画定さ
れる数値上でハッシングを実行することである。

【００５１】前記のコードの第２行は、同等クラスが確
認されない場合は、仮想アドレス上でのみ、ハッシング
が実行されることを表している。

【００５２】セットアソシアティブ方式ＴＬＢに於ける
値の検索は、ｈ（ｉｄ，ＶＡ）を用いてＴＬＢセットを
選択することにより行われる。このオペレーションは、
上記の疑似コードの第１行に相当する。このハッシュオ
ペレーションが失敗した場合は、ハッシュ関数ｈ（０，
ＶＡ）が用いられる。このオペレーションは上記疑似コ
ードの第２行に相当する。このオペレーションのシーケ
ンスは逆にしてもよい。

【００５３】セットアソシアティブ方式ＴＬＢによる本
発明の別の実施例では、多重プローブ法（multiple pro
be approach）が用いられる。この技術では、ＣＴＸ＿
ＣＰＵにセットされたビットによって、定数の組Ｃ
ｏ．．．Ｃｊが選択される（例えば、ＣＴＸ＿ＣＰＵの
上位のｎ／２ビットいずれかがセットされた場合は、Ｃ
ｏが選択され、そうでない場合は、Ｃｊが選択され
る）。次に、ｈ（ｉｄ，ＶＡ）を用いた検索が行われ、
次にｈ′（Ｃｏ，ＶＡ）を使用し、次にｈ′（Ｃｊ，Ｖ
Ａ）を使用するなどして検索が行われる。ハッシュ関数
ｈ（）とｈ′（）は異なる関数であり得ることに注意さ
れたい。

【００５４】本発明のメモリ変換技術は、ここまでＴＬ
Ｂに関連して述べられてきた。しかし、この技術はペー
ジテーブルにも同様に適用することができる。ページテ
ーブルについては従来の技術の項で図２及び図３を参照
しつつ述べた。図２及び図３に示すページテーブルの構
成は、記述子のセットとして実現され、この記述子セッ
トは異なる記述子間にポインタを有する。ページテーブ
ルの記述子セットは図１０に於いて示されている。ペー
ジテーブル１４０は、記述子のセット１４４Ａ〜１４４
Ｃを指すハッシュバケットアレイ（hash bucket arra
y）１４２を有する。言い換えれば、ハッシングを行う
ことによりハッシュアドレス（バケット）１４６が生成
されるのである。ハッシュアドレス１４６は記述子１４
４Ａを指す。記述子１４４Ａは記述子１４４Ｂを指し、
記述子Ｂは記述子Ｃを指す。この形式のページテーブル
は従来より知られている。多重ページサイズを用いる特
に有用なページテーブルの構成は、「多重ページサイズ
を用いる仮想メモリコンピュータシステムアドレス変換
機構（Virtual Memory Computer System Address Trans
lation Mechanism that Supports Multiple Page Size
s）」という表題の、１９９３年１０月２０日に出願の
米国特許出願第０８／１３９，５４９号明細書に記載さ
れている。この出願は、本発明の譲受人に譲渡されてお
り、ここではこの出願の明細書を参照されたい。

【００５５】図１０の各記述子１４４は、仮想メモリブ
ロックの開始仮想アドレス（ＶＡ＿ｉ，ＰＴＥ）、マッ
ピングが存在するアドレススペースを表すＣＴＸ＿ＣＰ
Ｕ、次の記述子を指すポインタ（ｎｅｘｔｐｔｒ）、
記述子の長さ（ｌｅｎｇｔｈ＿ｉ）、及びページテーブ
ルエントリのアレイ（ｐｔｅ＿ｉ，１．．．ｐｔｅ＿
ｉ，ｌｅｎ）を有する。

【００５６】前述のように、ページテーブルは、ＴＬＢ
ミスの後サーチされるのが一般的である。サーチオペレ
ーションは、ＴＬＢに関して述べたサーチと類似してい
る。仮想アドレスからの変換が必要なときは、ＣＰＵ
は、ＶＡ＿ＣＰＵワード及び、現在のＣＰＵコンテキス
トを記述するワード（ＣＴＸ＿ＣＰＵ）と共に制御ソフ
トウェアを提供する。次に、ハッシュ関数（ｈ（ＣＴＸ
＿ＣＰＵ，ＶＡ＿ＣＰＵ））が、これらの値で用いられ
て、図１０のハッシュバケット１４６のような、ハッシ
ュ値が選択される。ハッシュバケット１４６は記述子１
４４を指し示す。そして、各記述子の、前に定義した式
１を満足するものがサーチされる。

【００５７】このサーチは以下の関数によって行われる
が、この関数は、その記述子がＣＰＵからの仮想ページ
アドレスに対応するページテーブルエントリを有するか
否かを確認する関数である。

【００５８】

【数５】

【００５９】この関数は、求めるページテーブルエント
リを有する記述子を見つけるものである。上記のよう
に、各記述子は、ベースアドレスＶＡ＿ＰＴＥと長さｌ
ｅｎｇｔｈとを有する。ＶＡ＿ＣＰＵ値が、記述子によ
って特定される範囲（ｄｅｓｃ．ＶＡ＿ＰＴＥ，ｄｅｓ
ｃ．ＶＡ＿ＰＴＥ＋ｌｅｎｇｔｈ）の中にある場合は、
記述子は、ＶＡ＿ＣＰＵと一致がみられるページテーブ
ルエントリを有する

【００６０】コードの第１行は、ＣＰＵからの仮想ペー
ジアドレス（ＶＡ＿ＣＰＵ）を特定し、求める記述子
（ｄｅｓｃ）が関数に入れられる。第２行の“ｉｆ”ク
ローズは、ＣＰＵからの仮想ページアドレス（ＶＡ＿Ｃ
ＰＵ）が、記述子のベース物理的ページアドレス（ｄｅ
ｓｃ．ＶＡ＿ＰＴＥ）より大きいか否かをチェックす
る。第３行は、ＣＰＵからの仮想ページアドレス（ＶＡ
＿ＣＰＵ）が、記述子の最大のアドレス（ｄｅｓｃ．Ｖ
Ａ＿ＰＴＥ＋ｌｅｎｇｔｈ）より小さいか否かをチェッ
クする。図１０に示すように、項目の長さが記述子の長
さを特定することを想起されたい。ＣＰＵからのアドレ
ス（ＶＡ＿ＣＰＵ）が特定された範囲の中にある場合
は、相等関数（the equal function）は真（１）とな
り、そうでない場合は偽（０）となる。

【００６１】記述子から実際の物理的ページ番号を戻す
べく、以下の関数が用いられる。

【００６２】

【数６】

【００６３】第１行に於いて有効関数が定義され、ＣＰ
Ｕからの仮想ページアドレス及びサブジェクト記述子が
入れられる。次に、インデックス値が定義されるが、こ
れは、ページテーブルの仮想アドレス番号（ｄｅｓｃ．
ＶＡ＿ＰＴＥ）から、ＣＰＵから受け取った仮想ページ
アドレス番号（ＶＡ＿ＣＰＵ）を引いて差を求め、この
差をページサイズで除したものとして定義される。例え
ば、ＣＰＵからの仮想ページアドレス番号（ＶＡ＿ＣＰ
Ｕ）が８９３４で、相等関数により選択されたページテ
ーブルの仮想ページアドレス番号（ｄｅｓｃ．ＶＡ＿Ｐ
ＴＥ）が８０００で、ページサイズが１００の場合、イ
ンデックス値ｉ＝（８９３４−８０００）／１００＝９
（小数点以下は切り捨てられる）となる。次に、第３行
に記されているように、ｉはＰＴＥアレイにインデック
スとして入れられる。前述の例によれば、インデックス
ｉはＰＴＥアレイの１０番目のエントリに入れられるこ
とが理解されよう。第４行は、有無ビットがここでセッ
トされているか否かを確認するテストを行う。有効な場
合は、真の１の値が戻され、そうでない場合は偽の０の
値が戻される。

【００６４】ページテーブルに関して行われる前述のオ
ペレーションは、（図６に示すように）本発明に基づき
画定されたＣＴＸ＿ＣＰＵ値及びＣＴＸ＿ＭＴＥ値を利
用する。例えば、図１０の各記述子１４４のＣＴＸｉ＿
ＣＰＵタームは、図６に示すＣＴＸ＿ＭＴＥタームと置
き換えられる。即ち、ＣＴＸｉ＿ＭＴＥタームは、同等
クラス及び、ｍマスクビットまたはｎ識別ビットを有す
る。同様に、各ページテーブル１４０は、ｍマスクビッ
トまたはｎ識別ビットを有するＣＴＸ＿ＣＰＵ値を入れ
られる。

【００６５】ページテーブルの一致を確認するべく、各
記述子は以下のロジックについてテストされる。

【００６６】

【数７】

【００６７】ここに表されるオペレーションは、前述さ
れている。ＣＴＸ＿ＣＰＵ及びＣＴＸ＿ＭＴＥタームに
ついては、図６を参照しつつ前に述べられている。サー
チストラテジーは、ソフトウェアに於いて実行される。
サーチストラテジーは、フルアソシアティブ、若しくは
セットアソシアティブ方式のページテーブルのために実
行されるものである。ＴＬＢの場合のサーチストラテジ
ーはページテーブルのサーチストラテジーにも同様に適
用できる。

【００６８】図１１には、汎用コンピュータに組み込ま
れた本発明の実施態様が示されている。コンピュータ１
５０は、ＴＬＢ１５２と接続されたＣＰＵ１５１を有す
る。ＴＬＢ１５２は、図８及び図９に関連して記述され
たＴＬＢと同様のかたちで実現されるのが望ましい。Ｃ
ＰＵ１５１は、入出力デバイス１５６のセットのインタ
フェースとなるシステムバス１５４に接続されている。
ＣＰＵ１５１は主メモリ１６０にも接続されている。主
メモリ１６０には、ＵＮＩＸ（登録商標）オペレーティ
ングシステムのようなオペレーティングシステム１６２
が格納されている。主メモリ１６０には、仮想アドレス
メモリ方式を用いる実行可能なプログラムも格納され
る。

【００６９】主メモリ１６０には、図６を参照しつつ述
べた同等クラスメモリ変換機構１７０される。標準的な
技術が用いられて、オペレーティングシステム１６２
が、ＣＰＵ１５１が本発明に基づくＣＴＸ＿ＣＰＵによ
る識別を利用するように強制する。１つの物理的アドレ
スにマッピングされる異なる仮想メモリアドレスを認識
するようにオペレーティングシステム１６２が変えられ
ることにも注意されたい。即ち、オペレーティングシス
テム１６２は、アドレス識別ルーチンを有するように初
めから変えておくことができるのである。例えば、アド
レス識別ルーチンは、図５のＴＬＢ６０をスキャンし
て、３つの仮想ページアドレスが１つの同じ物理的ペー
ジアドレスにマッピングされるのを確認できるのであ
る。また、マスク割り当てルーチンがオペレーティング
システムに付加されて、３つの仮想ページアドレスがマ
スク値を割り当てられるようにできる。更に、オペレー
ティングシステム１６２に書き込みルーチンが組み込ま
れて、図７のように、３つの仮想ページアドレスが１つ
のアドレスとして書き込まれるようにできる。

【００７０】主メモリ１６０にはページテーブル１７２
が格納され、これは例えば図１０に関して前述したのと
同じ型のページテーブルである。更に、主メモリ１６０
にはページテーブルサーチプログラム１７４が格納さ
れ、前述と同様のページテーブルのサーチストラテジー
が実現される。

【００７１】以上の本発明の特定の実施例についての記
述は、本発明を例示して説明するために記述されたもの
である。従って、本発明は、前述した実施例のみに限ら
れるものでなく、上記の技術に鑑みて様々な改変が可能
であることは明らかである。例示のため、以下他の実施
態様を記述する。

【００７２】本発明の技術は、逆にされハッシングされ
たページテーブルにも適用することができる。本発明の
技術が、複数の「近似（nearly equal）」要素を１つの
値にマッピングするハッシュ表探索にも適用できること
は、当業者には理解されよう。従って、本発明は、仮想
アドレス及び物理的アドレスへの適用に限られないこと
になる。しかし、本明細書に於いては、仮想アドレス及
び物理的アドレスの間の変換オペレーションのみ例示し
てあることは理解されよう。ページテーブルまたはＴＬ
Ｂに関するオペレーションには、属性の処理、プロテク
トのチェック処理、及び関連する関数が含まれる。これ
らのオペレーションは従来技術に基づいて行われる。ま
た、本発明の実現には様々な方法があることも、当業者
には理解されよう。例えば、本発明のマスク方式はＴＬ
Ｂにもページテーブルにも適用され得る。このような方
式では、ＴＬＢ及びページテーブルは、本発明に基づく
マスク方式エントリと、従来技術の標準的エントリとを
有する。本発明は、マスクエントリと標準的エントリと
を有するＴＬＢ及び、標準的エントリのみを用いるペー
ジテーブルを用いても実現される。これとは別に、本発
明は、マスクエントリと標準的エントリとを有するペー
ジテーブル及び、標準的エントリのみを用いるＴＬＢを
用いても実現される。

【００７３】以上の実施例は、本発明の精神及び実施態
様を説明し、これによって当業者が、本発明及び、特定
の使用に適するように改変した様々な本発明の実施態様
を利用できるように選択されたものである。本発明の範
囲については請求の範囲に記載されている。

【００７４】

【発明の効果】以上より、本発明により、ＴＬＢまたは
ページテーブルを用いた仮想メモリ変換処理のより効率
的な共有を図るための方法及び装置が提供される。

【図面の簡単な説明】

【図１】仮想メモリ方式を実施する従来のコンピュータ
システムを示した図である。

【図２】図１の装置に於ける、ページテーブルのオペレ
ーションを示した図である。

【図３】主メモリ及び第２メモリに関するページテーブ
ルと変換索引バッファとの間の関係を示した図である。

【図４】同じ物理的アドレスへマッピングされる異なる
仮想アドレスと共に、異なる処理のセットを示したもの
である。

【図５】変換索引バッファを示した図である。

【図６】本発明に基づいて使用される、メモリ変換情報
を示した図である。

【図７】本発明のメモリ変換情報と共に、変換索引バッ
ファを示した図である。

【図８】変換索引バッファに於ける個々のビットを比較
するのに用いられる回路を示した図である。

【図９】図８の回路と、それに類似した変換索引バッフ
ァに於けるワードを比較する回路とを結合したものを示
した図である。

【図１０】本発明の１実施例に於いて用いられるページ
テーブルを示した図である。

【図１１】本発明の１実施例に基づく一般的なコンピュ
ータの構成を示した図である。

【符号の説明】

２０コンピュータシステム２２ＣＰＵ２４主メモリ２６第２メモリ２８システムバス３０入出力デバイス３２プログラム３４プログラムに含まれる命令の１つ３６仮想アドレス３８仮想ページ番号４０ページテーブル４２ページテーブル変換エントリ４４仮想ページ番号４６（ページ枠に於ける）有無ビット４８物理的ページ番号５０物理的アドレス５２ページオフセット５４（仮想アドレスの）仮想オフセット部分６０変換索引バッファ（ＴＬＢ）６２ＴＬＢ変換エントリ８０変換索引バッファ（ＴＬＢ）８２メモリ変換エントリ８４同等ビット８６ｍビット９０比較機構９２セル９３標準領域９４マスクライン９６反転マスクマッチライン９８反転ＰＩＤライン９９ＰＩＤライン１００インバータ１０２モード回路１４０ページテーブル１４２ハッシュバケットアレイ１４４記述子１４６ハッシュバケット１５０コンピュータ１５１ＣＰＵ１５２変換索引バッファ（ＴＬＢ）１５４システムバス１５６入出力デバイス１６０主メモリ１６２オペレーティングシステム１６４実行可能なプログラム１７０同等クラスメモリ変換機構１７２ページテーブル１７４ページテーブルサーチプログラム１８０第２メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ユーセフ・エイ・カリディアメリカ合衆国カリフォルニア州94086・サニーベイル・ウェストガーランドテラス 633

Claims

【特許請求の範囲】

【請求項１】仮想メモリ変換処理を共有するコンピ
ュータであって、前記コンピュータが、中央処理ユニット（ＣＰＵ）と、前記ＣＰＵと共に作動するオペレーティングシステム
と、前記ＣＰＵ及び前記オペレーティングシステムと共に作
動する比較機構とを有し、前記オペレーティングシステムが、前記コンピュータ上で実行される複数の異なる処理に関
して、１または２以上の共通の物理的メモリページアド
レスへマッピングする複数の異なる仮想メモリ変換エン
トリを識別する、アドレス識別ルーチンと、第１マスク値を、前記複数の異なる仮想メモリ変換エン
トリに割り当てる、マスク割り当てルーチンと、前記複数の異なる仮想メモリ変換エントリを、前記第１
マスク値に関する１つのアドレスとして書き込む、書き
込みルーチンとを有するようにプログラムされているこ
とを特徴とし、前記比較機構が、変換リクエスト仮想メモリ変換値の第
２マスク値と前記第１マスク値とを比較して、前記第２
マスク値が前記第１マスク値に対応するか否かを確認
し、それによって、前記変換リクエスト仮想メモリ変換
値が前記共通の物理的メモリページアドレスに対応する
か否かを確認することを特徴とする仮想メモリ処理を共
有するコンピュータ。
【請求項２】前記オペレーティングシステムが、前
記複数の異なる仮想メモリ変換エントリを、同等クラス
として画定するようにプログラムされていることを特徴
とする請求項１に記載のコンピュータ。
【請求項３】前記オペレーティングシステムが、前
記同等クラスを、同等クラスビットによって識別するよ
うにプログラムされていることを特徴とする請求項２に
記載のコンピュータ。
【請求項４】前記オペレーティングシステムが、前
記同等クラスビットと前記第１マスク値とを結合して、
コンテキストメモリ変換エントリワードを生成するよう
にプログラムされていることを特徴とする請求項３に記
載のコンピュータ。
【請求項５】前記オペレーティングシステムが、前
記同等クラスビットと前記第１マスク値とを結合して、
複数の同等クラスに対応するコンテキストメモリ変換エ
ントリワードを生成するようにプログラムされているこ
とを特徴とする請求項３に記載のコンピュータ。