JPH11238015A - プロセッサ装置 - Google Patents
プロセッサ装置Info
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- JPH11238015A JPH11238015A JP10041927A JP4192798A JPH11238015A JP H11238015 A JPH11238015 A JP H11238015A JP 10041927 A JP10041927 A JP 10041927A JP 4192798 A JP4192798 A JP 4192798A JP H11238015 A JPH11238015 A JP H11238015A
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Abstract
(57)【要約】
【課題】 ＴＬＢミス発生回数を低減し、プロセスの実
行速度とリアルタイム性を向上させる。 【解決手段】 論理ページ番号と物理ページ番号の対応
からなるアドレス変換情報を記憶するＴＬＢ１０６を有
した計算機１００において、前記ＴＬＢ上に記憶されて
いない論理アドレスの参照を行ってＴＬＢミスが発生し
た場合、ＴＬＢミスを発生させたプロセス１２１〜１２
４の優先順位に基づいて、ＴＬＢに設定するアドレス変
換情報の数を変動させるＴＬＢエントリ設定手段１４０
を有する。
行速度とリアルタイム性を向上させる。 【解決手段】 論理ページ番号と物理ページ番号の対応
からなるアドレス変換情報を記憶するＴＬＢ１０６を有
した計算機１００において、前記ＴＬＢ上に記憶されて
いない論理アドレスの参照を行ってＴＬＢミスが発生し
た場合、ＴＬＢミスを発生させたプロセス１２１〜１２
４の優先順位に基づいて、ＴＬＢに設定するアドレス変
換情報の数を変動させるＴＬＢエントリ設定手段１４０
を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、プロセッサ装置に
係り、特に、論理ページ番号と物理ページ番号との対応
（アドレス変換情報）を記憶するＴＬＢ（Translation
Look-aside Buffer）を有したプロセッサ装置に関す
る。
係り、特に、論理ページ番号と物理ページ番号との対応
（アドレス変換情報）を記憶するＴＬＢ（Translation
Look-aside Buffer）を有したプロセッサ装置に関す
る。
【０００２】
【従来の技術】仮想空間のページング方式を高速化する
手段として、論理ページ番号と物理ページ番号との対応
（アドレス変換情報）を記憶する、高速参照可能なＴＬ
Ｂ（Translation Look-aside Buffer）がある。このＴ
ＬＢの一例として、特開平１−１９３９６１号公報に
は、過去にアドレス変換テーブルを用いて入手したアド
レス変換情報を一定数、アドレス変換バッファに記憶さ
せ、アドレス変換バッファに記憶されている論理ページ
番号に関しては、アドレス変換テ−ブルの検索を行わ
ず、直接アドレス変換バッファに記憶されているアドレ
ス変換情報によりアドレス変換をする技術が開示されて
いる。これにより、アドレス変換処理のオーバーヘッド
を低減させることが可能になる。
手段として、論理ページ番号と物理ページ番号との対応
（アドレス変換情報）を記憶する、高速参照可能なＴＬ
Ｂ（Translation Look-aside Buffer）がある。このＴ
ＬＢの一例として、特開平１−１９３９６１号公報に
は、過去にアドレス変換テーブルを用いて入手したアド
レス変換情報を一定数、アドレス変換バッファに記憶さ
せ、アドレス変換バッファに記憶されている論理ページ
番号に関しては、アドレス変換テ−ブルの検索を行わ
ず、直接アドレス変換バッファに記憶されているアドレ
ス変換情報によりアドレス変換をする技術が開示されて
いる。これにより、アドレス変換処理のオーバーヘッド
を低減させることが可能になる。
【０００３】この場合、ＴＬＢ上に記憶されていない論
理ページを参照することにより、ＴＬＢミスが発生する
と、ＴＬＢミス例外が発生し、通常処理は中断され、例
外処理が行われる。このＴＬＢミス例外処理では、ハー
ドウェアまたはソフトウェアが、主記憶上に格納されて
いるアドレス変換テーブルを検索して、ＴＬＢミスが発
生したページの論理アドレスから物理アドレスへの変換
をするためのアドレス変換情報を取得し、そのアドレス
変換情報をＴＬＢ上に登録する。これにより、これ以
降、登録されたアドレス変換情報がＴＬＢから削除され
るまで、同一の論理ページ内のアドレス変換を高速に行
うことが可能となる。
理ページを参照することにより、ＴＬＢミスが発生する
と、ＴＬＢミス例外が発生し、通常処理は中断され、例
外処理が行われる。このＴＬＢミス例外処理では、ハー
ドウェアまたはソフトウェアが、主記憶上に格納されて
いるアドレス変換テーブルを検索して、ＴＬＢミスが発
生したページの論理アドレスから物理アドレスへの変換
をするためのアドレス変換情報を取得し、そのアドレス
変換情報をＴＬＢ上に登録する。これにより、これ以
降、登録されたアドレス変換情報がＴＬＢから削除され
るまで、同一の論理ページ内のアドレス変換を高速に行
うことが可能となる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来技術では、複数の論理ページにわたってデータや
命令が存在する場合、ＴＬＢミスの処理は各々の論理ペ
ージで独立に行われる。一般的な中央処理装置（ＣＰ
Ｕ）の場合、複数の異なった論理アドレスを同時に参照
することはないため、たとえこれらの論理ページがアド
レス上連続していても、個々の論理ページに対してそれ
ぞれ異なった時刻にＴＬＢミスが発生する。すなわち、
例外処理は、それぞれのＴＬＢミスに対して、アドレス
変換テーブルを検索し、該当アドレスに対応するアドレ
ス変換情報をＴＬＢに記憶させることになる。
た従来技術では、複数の論理ページにわたってデータや
命令が存在する場合、ＴＬＢミスの処理は各々の論理ペ
ージで独立に行われる。一般的な中央処理装置（ＣＰ
Ｕ）の場合、複数の異なった論理アドレスを同時に参照
することはないため、たとえこれらの論理ページがアド
レス上連続していても、個々の論理ページに対してそれ
ぞれ異なった時刻にＴＬＢミスが発生する。すなわち、
例外処理は、それぞれのＴＬＢミスに対して、アドレス
変換テーブルを検索し、該当アドレスに対応するアドレ
ス変換情報をＴＬＢに記憶させることになる。
【０００５】このため、プロセスの命令実行や、データ
ベースの一括参照などのようにアドレス順にメモリの参
照が行われる場合、すなわち、隣接した論理ページに対
してＴＬＢミスが発生することが予測される場合であっ
ても、個々の論理ページに対して独立に例外が発生し、
それぞれ例外処理が行われる。例外処理はプロセス本来
の処理を一旦停止して行うものであるため、プロセスの
実行効率が低下するという問題が発生する。また、例外
処理がプロセスの実行過程に挿入されることとなる結
果、ＴＬＢミスが発生する場合と発生しない場合との間
で処理実行時間が異なることになり、システムのリアル
タイム性が低下することにもなる。
ベースの一括参照などのようにアドレス順にメモリの参
照が行われる場合、すなわち、隣接した論理ページに対
してＴＬＢミスが発生することが予測される場合であっ
ても、個々の論理ページに対して独立に例外が発生し、
それぞれ例外処理が行われる。例外処理はプロセス本来
の処理を一旦停止して行うものであるため、プロセスの
実行効率が低下するという問題が発生する。また、例外
処理がプロセスの実行過程に挿入されることとなる結
果、ＴＬＢミスが発生する場合と発生しない場合との間
で処理実行時間が異なることになり、システムのリアル
タイム性が低下することにもなる。
【０００６】同様に、実行プロセスの切替えが発生した
場合も、新たに実行されるプロセスの仮想空間上の命令
やデータの参照に対してＴＬＢミスが発生することが予
測されるのにもかかわらず、実際に当該プロセスの仮想
空間が参照され、ＴＬＢミス例外が発生するまで、ＴＬ
Ｂへのアドレス変換情報の登録は行われない。
場合も、新たに実行されるプロセスの仮想空間上の命令
やデータの参照に対してＴＬＢミスが発生することが予
測されるのにもかかわらず、実際に当該プロセスの仮想
空間が参照され、ＴＬＢミス例外が発生するまで、ＴＬ
Ｂへのアドレス変換情報の登録は行われない。
【０００７】このようなＴＬＢに関する課題は、特に、
ＴＬＢミス例外処理をソフトウェアで行う場合に重要視
される。ソフトウェアでアドレス変換テーブルの検索や
ＴＬＢへのアドレス変換情報の登録を行う場合、その速
度が問題となり、できる限りＴＬＢミス例外処理の時
間、回数を低減させる必要がある。
ＴＬＢミス例外処理をソフトウェアで行う場合に重要視
される。ソフトウェアでアドレス変換テーブルの検索や
ＴＬＢへのアドレス変換情報の登録を行う場合、その速
度が問題となり、できる限りＴＬＢミス例外処理の時
間、回数を低減させる必要がある。
【０００８】本発明の目的は、ＴＬＢミス例外の回数を
低減させ、例外処理によるオーバヘッドを低減させるこ
とにある。
低減させ、例外処理によるオーバヘッドを低減させるこ
とにある。
【０００９】
【課題を解決するための手段】本発明に係るプロセッサ
装置は、論理ページ番号と物理ページ番号の対応からな
るアドレス変換情報を記憶するＴＬＢを有したプロセッ
サ装置において、前記ＴＬＢ上に記憶されていない論理
アドレスの参照を行ってＴＬＢミスが発生した場合、Ｔ
ＬＢミスを発生させたプロセスの優先順位に基づいて、
ＴＬＢに設定するアドレス変換情報の数を変動させるＴ
ＬＢエントリ設定手段を有したことを特徴とする。
装置は、論理ページ番号と物理ページ番号の対応からな
るアドレス変換情報を記憶するＴＬＢを有したプロセッ
サ装置において、前記ＴＬＢ上に記憶されていない論理
アドレスの参照を行ってＴＬＢミスが発生した場合、Ｔ
ＬＢミスを発生させたプロセスの優先順位に基づいて、
ＴＬＢに設定するアドレス変換情報の数を変動させるＴ
ＬＢエントリ設定手段を有したことを特徴とする。
【００１０】この場合、前記ＴＬＢエントリ設定手段
は、プロセスの優先順位が高い場合、より長くプロセス
が実行状態にとどまることが予測されることから、前記
プロセスの優先順位が高いほど、多くのアドレス変換情
報をＴＬＢに設定するようにしてもよい。例えば、前記
プロセスの優先順位が所定値より高い場合、ＴＬＢミス
が発生した論理ページについてのアドレス変換情報に加
えて、当該ＴＬＢミスが発生した論理ページに隣接する
論理ページについてのアドレス変換情報をＴＬＢに設定
するようにしてもよい。また、前記プロセスの優先順位
が所定値より高い場合、更に、当該プロセスのプログラ
ムカウンタ及びスタックポインタの少なくとも一方によ
って示される第一の論理ページについてのアドレス変換
情報をＴＬＢに設定するようにしてもよい。更には、前
記第一の論理ページについてのアドレス変換情報を設定
する際に、当該第一の論理ページに隣接する第二の論理
ページについてのアドレス変換情報もＴＬＢに設定する
ようにしてもよい。
は、プロセスの優先順位が高い場合、より長くプロセス
が実行状態にとどまることが予測されることから、前記
プロセスの優先順位が高いほど、多くのアドレス変換情
報をＴＬＢに設定するようにしてもよい。例えば、前記
プロセスの優先順位が所定値より高い場合、ＴＬＢミス
が発生した論理ページについてのアドレス変換情報に加
えて、当該ＴＬＢミスが発生した論理ページに隣接する
論理ページについてのアドレス変換情報をＴＬＢに設定
するようにしてもよい。また、前記プロセスの優先順位
が所定値より高い場合、更に、当該プロセスのプログラ
ムカウンタ及びスタックポインタの少なくとも一方によ
って示される第一の論理ページについてのアドレス変換
情報をＴＬＢに設定するようにしてもよい。更には、前
記第一の論理ページについてのアドレス変換情報を設定
する際に、当該第一の論理ページに隣接する第二の論理
ページについてのアドレス変換情報もＴＬＢに設定する
ようにしてもよい。
【００１１】また、本発明に係る他のプロセッサ装置
は、論理ページ番号と物理ページ番号の対応からなるア
ドレス変換情報を記憶するＴＬＢを有するプロセッサ装
置において、割込みを一定周期毎に発生させ、当該割込
み処理中に、起動されているプロセスのプログラムカウ
ンタ及びスタックポインタの少なくとも一方によって示
される第一の論理ページについてのアドレス変換情報を
ＴＬＢに設定するＴＬＢエントリ設定手段を有したこと
を特徴とする。
は、論理ページ番号と物理ページ番号の対応からなるア
ドレス変換情報を記憶するＴＬＢを有するプロセッサ装
置において、割込みを一定周期毎に発生させ、当該割込
み処理中に、起動されているプロセスのプログラムカウ
ンタ及びスタックポインタの少なくとも一方によって示
される第一の論理ページについてのアドレス変換情報を
ＴＬＢに設定するＴＬＢエントリ設定手段を有したこと
を特徴とする。
【００１２】この場合、前記ＴＬＢエントリ設定手段
は、前記第一の論理ページについてのアドレス変換情報
を設定する際に、当該第一の論理ページに隣接する第二
の論理ページについてのアドレス変換情報もＴＬＢに設
定するようにしてもよい。
は、前記第一の論理ページについてのアドレス変換情報
を設定する際に、当該第一の論理ページに隣接する第二
の論理ページについてのアドレス変換情報もＴＬＢに設
定するようにしてもよい。
【００１３】また、本発明に係る他のプロセッサ装置
は、論理ページ番号と物理ページ番号の対応からなるア
ドレス変換情報を記憶するＴＬＢを有し、複数のプロセ
スの仮想空間を切り替えて実行させるオペレーティング
システムを有したプロセッサ装置において、割込みを一
定周期毎に発生させ、当該割込み処理中に、起動中のプ
ロセスのうち、最も高い優先順位で動作するプロセスの
プログラムカウンタ及びスタックポインタの少なくとも
一方によって示される第一の論理ページ、及び、該第一
の論理ページに隣接する第二の論理ページに対するアド
レス変換情報をＴＬＢに記憶させるＴＬＢエントリ設定
手段を有したことを特徴とする。
は、論理ページ番号と物理ページ番号の対応からなるア
ドレス変換情報を記憶するＴＬＢを有し、複数のプロセ
スの仮想空間を切り替えて実行させるオペレーティング
システムを有したプロセッサ装置において、割込みを一
定周期毎に発生させ、当該割込み処理中に、起動中のプ
ロセスのうち、最も高い優先順位で動作するプロセスの
プログラムカウンタ及びスタックポインタの少なくとも
一方によって示される第一の論理ページ、及び、該第一
の論理ページに隣接する第二の論理ページに対するアド
レス変換情報をＴＬＢに記憶させるＴＬＢエントリ設定
手段を有したことを特徴とする。
【００１４】前記他のプロセッサ装置において、プロセ
ッサ装置が複数の割り込みレベルを有し、前記一定周期
毎に発生させる割込みは、該複数の割り込みレベルのう
ちの最低優先順位の割込みレベルであるようにしてもよ
い。
ッサ装置が複数の割り込みレベルを有し、前記一定周期
毎に発生させる割込みは、該複数の割り込みレベルのう
ちの最低優先順位の割込みレベルであるようにしてもよ
い。
【００１５】また、本発明に係るオペレーティングシス
テムは、論理ページ番号と物理ページ番号の対応からな
るアドレス変換情報を記憶するＴＬＢを有したプロセッ
サ装置を制御する、複数のプロセスの仮想空間を切り替
えて実行させるオペレーティングシステムにおいて、プ
ロセス切替え時に、新たに実行するプロセスのプログラ
ムカウンタ及びスタックポインタの少なくとも一方によ
って示される第一の論理ページについてのアドレス変換
情報をＴＬＢ上に記憶させることを特徴とする。
テムは、論理ページ番号と物理ページ番号の対応からな
るアドレス変換情報を記憶するＴＬＢを有したプロセッ
サ装置を制御する、複数のプロセスの仮想空間を切り替
えて実行させるオペレーティングシステムにおいて、プ
ロセス切替え時に、新たに実行するプロセスのプログラ
ムカウンタ及びスタックポインタの少なくとも一方によ
って示される第一の論理ページについてのアドレス変換
情報をＴＬＢ上に記憶させることを特徴とする。
【００１６】この場合、前記第一の論理ページについて
のアドレス変換情報をＴＬＢ上に記憶させる際に、当該
第一の論理ページに隣接する第二の論理ページについて
のアドレス変換情報もＴＬＢ上に記憶させるようにして
もよい。また、前記複数のプロセスにそれぞれ優先順位
を与えて動作させ、該優先順位に基づいて、前記ＴＬＢ
上に記憶させる前記アドレス変換情報の数を変動させる
ようにしてもよい。更に、また、前記優先順位が高いプ
ロセスについては、前記ＴＬＢ上に記憶させる前記アド
レス変換情報の数を増やすようにしてもよい。
のアドレス変換情報をＴＬＢ上に記憶させる際に、当該
第一の論理ページに隣接する第二の論理ページについて
のアドレス変換情報もＴＬＢ上に記憶させるようにして
もよい。また、前記複数のプロセスにそれぞれ優先順位
を与えて動作させ、該優先順位に基づいて、前記ＴＬＢ
上に記憶させる前記アドレス変換情報の数を変動させる
ようにしてもよい。更に、また、前記優先順位が高いプ
ロセスについては、前記ＴＬＢ上に記憶させる前記アド
レス変換情報の数を増やすようにしてもよい。
【００１７】なお、所定の値を超えない優先順位を有す
るプロセスの仮想空間に関しては、プロセス切替え時に
アドレス変換情報のＴＬＢへの設定を行わないようにし
てもよい。
るプロセスの仮想空間に関しては、プロセス切替え時に
アドレス変換情報のＴＬＢへの設定を行わないようにし
てもよい。
【００１８】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について説明する。
の形態について説明する。
【００１９】図１は、本発明の実施形態の全体構成を示
した図である。同図に示すように、本発明による計算機
１００は、中央処理装置（ＣＰＵ）１０１、主記憶装置
（メモリ）１０２及び入出力制御装置（Ｉ／Ｏ）１０３
を含み、それぞれＣＰＵバス１１０によって接続されて
いる。また、入出力制御装置１０３には、端末１０４及
び外部ディスク装置１０５などが接続される。
した図である。同図に示すように、本発明による計算機
１００は、中央処理装置（ＣＰＵ）１０１、主記憶装置
（メモリ）１０２及び入出力制御装置（Ｉ／Ｏ）１０３
を含み、それぞれＣＰＵバス１１０によって接続されて
いる。また、入出力制御装置１０３には、端末１０４及
び外部ディスク装置１０５などが接続される。
【００２０】主記憶装置１０２には、オペレーティング
システム（ＯＳ）１２０が格納されている。オペレーテ
ィングシステム１２０は、ＣＰＵ１０１上で動作する複
数のプロセス１２１〜１２４を管理する。なお、図１で
は、４個のプロセスが示されているが、実際のシステム
構成はこの数値に制限されるものではない。
システム（ＯＳ）１２０が格納されている。オペレーテ
ィングシステム１２０は、ＣＰＵ１０１上で動作する複
数のプロセス１２１〜１２４を管理する。なお、図１で
は、４個のプロセスが示されているが、実際のシステム
構成はこの数値に制限されるものではない。
【００２１】ページテーブル１３０は、オペレーティン
グシステム１２０の制御データの一つであり、プロセス
毎にその論理ページと物理ページの対応（アドレス変換
情報）を示す変換表である。各プロセスの仮想空間上の
論理アドレスは、このページテーブル１３０の内容を用
いて物理アドレスに変換される。なお、図１では、プロ
セス毎にページテーブルを作成した例（すなわち、各プ
ロセスに対してそれぞれページテーブルが存在する例）
を示しているが、全てのプロセスのアドレス変換情報を
１つのページテーブルにまとめることも可能である。特
に、複数のプロセスが単一仮想空間上で動作するシステ
ムでは、全体として１つのページテーブルを作成するこ
とが多い。
グシステム１２０の制御データの一つであり、プロセス
毎にその論理ページと物理ページの対応（アドレス変換
情報）を示す変換表である。各プロセスの仮想空間上の
論理アドレスは、このページテーブル１３０の内容を用
いて物理アドレスに変換される。なお、図１では、プロ
セス毎にページテーブルを作成した例（すなわち、各プ
ロセスに対してそれぞれページテーブルが存在する例）
を示しているが、全てのプロセスのアドレス変換情報を
１つのページテーブルにまとめることも可能である。特
に、複数のプロセスが単一仮想空間上で動作するシステ
ムでは、全体として１つのページテーブルを作成するこ
とが多い。
【００２２】アドレス変換情報は、中央処理装置１０１
内に存在するＴＬＢ（TranslationLook-aside Buffer）
１０６上にも記憶される。ＴＬＢ１０６は、論理ページ
番号と物理ページ番号との対応を示す連想記憶装置であ
り、論理ページ番号を入力することにより、高速に物理
ページ番号を取得できる装置である。なお、ＴＬＢ１０
６は、マルチプロセス環境を実現するＯＳをサポートす
るために、プロセス番号、論理ページ番号と物理ページ
番号との対応を示すこともある。この場合、プロセス番
号と論理ページ番号の組み合わせに対して、物理ページ
番号を出力する連想記憶装置となる。以下、本実施形態
の説明では、プロセス番号を含めたＴＬＢについて説明
するが、本発明は、これに限らず、プロセス番号を含ま
ないＴＬＢにも当然適用できる。
内に存在するＴＬＢ（TranslationLook-aside Buffer）
１０６上にも記憶される。ＴＬＢ１０６は、論理ページ
番号と物理ページ番号との対応を示す連想記憶装置であ
り、論理ページ番号を入力することにより、高速に物理
ページ番号を取得できる装置である。なお、ＴＬＢ１０
６は、マルチプロセス環境を実現するＯＳをサポートす
るために、プロセス番号、論理ページ番号と物理ページ
番号との対応を示すこともある。この場合、プロセス番
号と論理ページ番号の組み合わせに対して、物理ページ
番号を出力する連想記憶装置となる。以下、本実施形態
の説明では、プロセス番号を含めたＴＬＢについて説明
するが、本発明は、これに限らず、プロセス番号を含ま
ないＴＬＢにも当然適用できる。
【００２３】ＣＰＵ１０１内には、命令の実行位置を示
すプログラムカウンタ（ＰＣ）１０７、一時的なデータ
退避等に利用されるデータ領域を示すスタックポインタ
（ＳＰ）１０８が存在する。なお、本実施形態では、以
降、スタックポインタ専用のレジスタが存在する場合に
ついて説明を行うが、ソフトウェア的に汎用レジスタの
一つをスタックポインタまたはデータポインタと定め、
使用するようにしてもよい。
すプログラムカウンタ（ＰＣ）１０７、一時的なデータ
退避等に利用されるデータ領域を示すスタックポインタ
（ＳＰ）１０８が存在する。なお、本実施形態では、以
降、スタックポインタ専用のレジスタが存在する場合に
ついて説明を行うが、ソフトウェア的に汎用レジスタの
一つをスタックポインタまたはデータポインタと定め、
使用するようにしてもよい。
【００２４】図２は、ＴＬＢ１０６の構成の詳細を示し
たものである。同図に示したＴＬＢ１０６は、内部構成
として４ウェイセットアソシアティブを採用している。
４ウェイセットアソシアティブとは、一つのアドレス
（インデクス）に対して、記憶場所の候補が４つ存在し
ているものである。すなわち、与えられたプロセス番号
と論理ページ番号の組み合わせは、その一部（インデク
ス）によって指定されるＴＬＢ内のオフセットに記憶さ
れている４つのエントリと比較され、いずれかのエント
リと一致すれば、対応する物理ページ番号が出力され
る。
たものである。同図に示したＴＬＢ１０６は、内部構成
として４ウェイセットアソシアティブを採用している。
４ウェイセットアソシアティブとは、一つのアドレス
（インデクス）に対して、記憶場所の候補が４つ存在し
ているものである。すなわち、与えられたプロセス番号
と論理ページ番号の組み合わせは、その一部（インデク
ス）によって指定されるＴＬＢ内のオフセットに記憶さ
れている４つのエントリと比較され、いずれかのエント
リと一致すれば、対応する物理ページ番号が出力され
る。
【００２５】図２に示すように、ＴＬＢ１０６には、Ｓ
ＲＡＭ（Static Random Access Memory）などの素子を
利用した、高速参照可能な記憶装置１５０が含まれる。
記憶装置１５０は、図２の例では、６４エントリからな
る記憶装置が４ウェイ存在するので、合計２５６個のエ
ントリから構成される。各エントリは、プロセス番号、
論理ページ番号、物理ページ番号、有効ビット（Ｖビッ
ト）１６６及びページ属性（attrフィールド）１６７か
ら構成されている。このうち、プロセス番号、論理ペー
ジ番号及び物理ページ番号の三者の対がアドレス変換情
報を構成し、有効ビット１６６は、このアドレス変換情
報の内容が有効であるか無効であるかを示す。なお、上
述したように、プロセス番号をアドレス変換情報内に含
ませないようにすることもできる。
ＲＡＭ（Static Random Access Memory）などの素子を
利用した、高速参照可能な記憶装置１５０が含まれる。
記憶装置１５０は、図２の例では、６４エントリからな
る記憶装置が４ウェイ存在するので、合計２５６個のエ
ントリから構成される。各エントリは、プロセス番号、
論理ページ番号、物理ページ番号、有効ビット（Ｖビッ
ト）１６６及びページ属性（attrフィールド）１６７か
ら構成されている。このうち、プロセス番号、論理ペー
ジ番号及び物理ページ番号の三者の対がアドレス変換情
報を構成し、有効ビット１６６は、このアドレス変換情
報の内容が有効であるか無効であるかを示す。なお、上
述したように、プロセス番号をアドレス変換情報内に含
ませないようにすることもできる。
【００２６】ページ属性１６７は、例えば、(1) ページ
の大きさ、(2) プロセス間で共有可能か、(3) ＣＰＵの
ユーザモード／特権モードで読出し／書込み／実行が可
能か、(4) アドレス変換情報の新しさ、(5) キャッシュ
記憶への登録が可能か（メモリ直接参照をしなければな
らないか）、(6) ページに書込みが行われたか、等を示
す属性の組み合わせで表現される。
の大きさ、(2) プロセス間で共有可能か、(3) ＣＰＵの
ユーザモード／特権モードで読出し／書込み／実行が可
能か、(4) アドレス変換情報の新しさ、(5) キャッシュ
記憶への登録が可能か（メモリ直接参照をしなければな
らないか）、(6) ページに書込みが行われたか、等を示
す属性の組み合わせで表現される。
【００２７】上記した(4)「アドレス変換情報の新し
さ」には、例えば、４つのウェイ内で現時点から過去に
どの順序で参照されたかを示す値が用いられる。これに
より、ＴＬＢに新たにアドレス変換情報を記憶させる際
に、空いたエントリがない場合、最も過去に参照された
エントリのデータを破棄してそのエントリ上に記憶させ
ることができるようになる。この方式をＬＲＵ（Least
Recently Used）方式と呼ぶ。なお、どのエントリのデ
ータを破棄するかを決めるには、ＬＲＵ方式に限らず、
他の方式で決めてもよい。
さ」には、例えば、４つのウェイ内で現時点から過去に
どの順序で参照されたかを示す値が用いられる。これに
より、ＴＬＢに新たにアドレス変換情報を記憶させる際
に、空いたエントリがない場合、最も過去に参照された
エントリのデータを破棄してそのエントリ上に記憶させ
ることができるようになる。この方式をＬＲＵ（Least
Recently Used）方式と呼ぶ。なお、どのエントリのデ
ータを破棄するかを決めるには、ＬＲＵ方式に限らず、
他の方式で決めてもよい。
【００２８】ＴＬＢ１０６に入力される入力データ１６
０、１６１は、それぞれプロセス番号、論理アドレスを
示すデータである。本実施形態では、論理アドレスは３
２ビットのデータで表され、主記憶装置１０２のページ
サイズはそれぞれ４０９６バイトである。このとき、論
理アドレス３２ビット中、下位１２ビットがページ内ア
ドレスを示し、上位２０ビットが論理ページ番号を示す
ことになる。信号１６２は、２０ビットの論理ページ番
号を示す。
０、１６１は、それぞれプロセス番号、論理アドレスを
示すデータである。本実施形態では、論理アドレスは３
２ビットのデータで表され、主記憶装置１０２のページ
サイズはそれぞれ４０９６バイトである。このとき、論
理アドレス３２ビット中、下位１２ビットがページ内ア
ドレスを示し、上位２０ビットが論理ページ番号を示す
ことになる。信号１６２は、２０ビットの論理ページ番
号を示す。
【００２９】図２に示すように、本実施形態では、論理
ページ番号の下位６ビットとプロセス番号の下位６ビッ
トとを排他的論理和（ＸＯＲ）素子１５２に入力するこ
とによって一旦排他的論理和を示す信号１６３を生成す
る。ここで、排他的論理和を生成する理由は、別プロセ
スの同一論理アドレスが同じエントリを示さないように
するためであり、複数のプロセスが並行して動作する多
重仮想空間の環境で有効となる。なお、複数のプロセス
が単一仮想空間上で動作する環境では、排他的論理和を
とらず、論理ページ番号の下位６ビットが直接エントリ
を指すようにするのが望ましい。なお、これら２つのモ
ードを選択できるようにしてもよい。以降、図２に示し
た排他的論理和を生成してエントリを選択する方法を用
いたものについてのみ説明するが、論理ページ番号のみ
をエントリ選択に使用する方法、および、いずれか一方
のモードを選択する方法を用いても本発明の効果が変化
するものではない。
ページ番号の下位６ビットとプロセス番号の下位６ビッ
トとを排他的論理和（ＸＯＲ）素子１５２に入力するこ
とによって一旦排他的論理和を示す信号１６３を生成す
る。ここで、排他的論理和を生成する理由は、別プロセ
スの同一論理アドレスが同じエントリを示さないように
するためであり、複数のプロセスが並行して動作する多
重仮想空間の環境で有効となる。なお、複数のプロセス
が単一仮想空間上で動作する環境では、排他的論理和を
とらず、論理ページ番号の下位６ビットが直接エントリ
を指すようにするのが望ましい。なお、これら２つのモ
ードを選択できるようにしてもよい。以降、図２に示し
た排他的論理和を生成してエントリを選択する方法を用
いたものについてのみ説明するが、論理ページ番号のみ
をエントリ選択に使用する方法、および、いずれか一方
のモードを選択する方法を用いても本発明の効果が変化
するものではない。
【００３０】排他的論理和素子１５２によって生成され
た信号１６３は６ビットの信号であり、記憶装置１５０
の１つのエントリを指定する（実際には、４つのウェイ
が存在するため、４エントリを同時に指定することにな
る）。６ビットの信号１６３を記憶装置１５０のエント
リオフセットとしたのは、それぞれのウェイ内にエント
リが６４（２の６乗）個存在するからであり、例えば、
エントリが１６個、３２個といった記憶装置であれば、
４ビットまたは５ビットの信号によりエントリが選択さ
れることになる。
た信号１６３は６ビットの信号であり、記憶装置１５０
の１つのエントリを指定する（実際には、４つのウェイ
が存在するため、４エントリを同時に指定することにな
る）。６ビットの信号１６３を記憶装置１５０のエント
リオフセットとしたのは、それぞれのウェイ内にエント
リが６４（２の６乗）個存在するからであり、例えば、
エントリが１６個、３２個といった記憶装置であれば、
４ビットまたは５ビットの信号によりエントリが選択さ
れることになる。
【００３１】ＴＬＢ１０６内にある比較器１５１は、４
つのウェイそれぞれから出力されるデータと入力された
プロセス番号及び論理ページ番号とを比較する。信号１
６３によって選択されたエントリの内容は４ウェイ同時
に比較器１５１に通知され、入力データであるプロセス
番号及び論理ページ番号と比較される。
つのウェイそれぞれから出力されるデータと入力された
プロセス番号及び論理ページ番号とを比較する。信号１
６３によって選択されたエントリの内容は４ウェイ同時
に比較器１５１に通知され、入力データであるプロセス
番号及び論理ページ番号と比較される。
【００３２】選択器１５３は、比較器１５１からの出力
および有効ビット１６６に基づいて、プロセス番号およ
び論理ページ番号が一致し、かつ、有効であるエントリ
内の物理ページ番号１６５を選択して出力する。同時
に、選択器１５３は、選択結果が無効な物理ページ番号
であるかどうかを示すＴＬＢミス信号１６４を出力す
る。ＴＬＢミス信号は、それがＯＦＦ（０）の場合、有
効な物理ページ番号１６５が出力されていることを示
し、ＯＮ（１）の場合、入力データに一致し、かつ、有
効であるエントリが存在しなかったことを示す。
および有効ビット１６６に基づいて、プロセス番号およ
び論理ページ番号が一致し、かつ、有効であるエントリ
内の物理ページ番号１６５を選択して出力する。同時
に、選択器１５３は、選択結果が無効な物理ページ番号
であるかどうかを示すＴＬＢミス信号１６４を出力す
る。ＴＬＢミス信号は、それがＯＦＦ（０）の場合、有
効な物理ページ番号１６５が出力されていることを示
し、ＯＮ（１）の場合、入力データに一致し、かつ、有
効であるエントリが存在しなかったことを示す。
【００３３】一致するエントリが記憶装置１５０内に存
在せず、ＴＬＢミス信号がＯＮとなると、ＴＬＢミス例
外が発生する。このとき、ＣＰＵ１０１は、ハードウェ
アまたはソフトウェアによって、主記憶装置１０２上に
存在するページテーブル１３０を検索し、ＴＬＢミスが
生じた論理ページ番号に対する物理ページ番号を取得
し、記憶装置１５０内の選択された４つのエントリのい
ずれかに、ＴＬＢミスを発生させた論理ページ番号と物
理ページ番号との対応を記憶させる。これにより、これ
以降、同一論理ページ内のデータを参照する場合、ＴＬ
Ｂ上に記憶されたアドレス変換情報を用いて、高速に物
理アドレスを計算することができる。
在せず、ＴＬＢミス信号がＯＮとなると、ＴＬＢミス例
外が発生する。このとき、ＣＰＵ１０１は、ハードウェ
アまたはソフトウェアによって、主記憶装置１０２上に
存在するページテーブル１３０を検索し、ＴＬＢミスが
生じた論理ページ番号に対する物理ページ番号を取得
し、記憶装置１５０内の選択された４つのエントリのい
ずれかに、ＴＬＢミスを発生させた論理ページ番号と物
理ページ番号との対応を記憶させる。これにより、これ
以降、同一論理ページ内のデータを参照する場合、ＴＬ
Ｂ上に記憶されたアドレス変換情報を用いて、高速に物
理アドレスを計算することができる。
【００３４】ＴＬＢエントリを設定する方法には、ハー
ドウェアで行う方法とソフトウェアで行う方法がある。
前者は高速であるが、予め定められたＴＬＢエントリの
設定しか行うことができない。後者はハードウェアでＴ
ＬＢエントリを設定する方式に比べ低速であるが、ＯＳ
が自由にＴＬＢエントリの設定を行うことができる。
ドウェアで行う方法とソフトウェアで行う方法がある。
前者は高速であるが、予め定められたＴＬＢエントリの
設定しか行うことができない。後者はハードウェアでＴ
ＬＢエントリを設定する方式に比べ低速であるが、ＯＳ
が自由にＴＬＢエントリの設定を行うことができる。
【００３５】本実施形態では、以降、ＴＬＢエントリの
設定はソフトウェアによって行われるものとして説明を
行う。しかしながら、ソフトウェアで実現する部分をハ
ードウェアによって実現することも可能であり、特に、
ＴＬＢミス発生時にアドレス変換情報を複数個ＴＬＢに
設定することは従来のハードウェアを利用して容易に実
現することができ、追加ハードウェアも少なくてすむ。
設定はソフトウェアによって行われるものとして説明を
行う。しかしながら、ソフトウェアで実現する部分をハ
ードウェアによって実現することも可能であり、特に、
ＴＬＢミス発生時にアドレス変換情報を複数個ＴＬＢに
設定することは従来のハードウェアを利用して容易に実
現することができ、追加ハードウェアも少なくてすむ。
【００３６】次に、本実施形態において使用されるＴＬ
Ｂエントリ設定処理について説明する。なお、本実施形
態では、論理ページ番号と物理ページ番号との対をＴＬ
Ｂに記憶させるＴＬＢエントリ設定用の専用命令ＬＤＴ
ＬＢ（LoaD TLB）が存在する場合について説明する。
Ｂエントリ設定処理について説明する。なお、本実施形
態では、論理ページ番号と物理ページ番号との対をＴＬ
Ｂに記憶させるＴＬＢエントリ設定用の専用命令ＬＤＴ
ＬＢ（LoaD TLB）が存在する場合について説明する。
【００３７】図３は、本実施形態において、ＴＬＢエン
トリを設定する際の処理を示したものである。同図に示
すように、ＴＬＢエントリ設定のためには、まず、設定
したい論理ページ番号及びプロセス番号を論理ページ指
定レジスタに格納する（Ｓ１７０）。次に、対応する物
理ページ番号及びページ属性を物理ページ指定レジスタ
に格納する（Ｓ１７１）。この時点でＴＬＢエントリ書
き換え用の専用命令ＬＤＴＬＢを実行すると、論理ペー
ジ指定レジスタと物理ページ指定レジスタとに記憶され
ている値がＴＬＢエントリにロードされる（Ｓ１７
２）。なお、ここでは、ＴＬＢエントリ設定用に専用命
令が存在する場合について説明したが、ＴＬＢエントリ
設定の方法は、これに限られない。例えば、ＴＬＢエン
トリがメモリマップされていれば、割り当てられている
領域にアドレス変換情報を直接書き込むようにしてもよ
い。
トリを設定する際の処理を示したものである。同図に示
すように、ＴＬＢエントリ設定のためには、まず、設定
したい論理ページ番号及びプロセス番号を論理ページ指
定レジスタに格納する（Ｓ１７０）。次に、対応する物
理ページ番号及びページ属性を物理ページ指定レジスタ
に格納する（Ｓ１７１）。この時点でＴＬＢエントリ書
き換え用の専用命令ＬＤＴＬＢを実行すると、論理ペー
ジ指定レジスタと物理ページ指定レジスタとに記憶され
ている値がＴＬＢエントリにロードされる（Ｓ１７
２）。なお、ここでは、ＴＬＢエントリ設定用に専用命
令が存在する場合について説明したが、ＴＬＢエントリ
設定の方法は、これに限られない。例えば、ＴＬＢエン
トリがメモリマップされていれば、割り当てられている
領域にアドレス変換情報を直接書き込むようにしてもよ
い。
【００３８】図４は、ＴＬＢミス発生時のＴＬＢエント
リ設定ルーチン１４０の処理フローを示したものであ
る。同図に示した実施形態では、ＴＬＢミスが発生した
場合に、ＴＬＢミスを発生させたプロセスの優先順位を
調べ、優先順位が所定値より高ければ、ＴＬＢミスが発
生したページに加えて、少なくとも１つ以上のページを
ＴＬＢエントリに設定する。
リ設定ルーチン１４０の処理フローを示したものであ
る。同図に示した実施形態では、ＴＬＢミスが発生した
場合に、ＴＬＢミスを発生させたプロセスの優先順位を
調べ、優先順位が所定値より高ければ、ＴＬＢミスが発
生したページに加えて、少なくとも１つ以上のページを
ＴＬＢエントリに設定する。
【００３９】図４に示すように、ＴＬＢエントリ設定ル
ーチン１４０は、まず、ＴＬＢミスを発生させたプロセ
スの番号を入手する（Ｓ１８０）。一般に、ＯＳ内部で
は、各プロセスをプロセス制御ブロックと呼ぶ制御デー
タを用いて管理している。プロセス制御ブロック内に
は、各プロセスの優先順位、ページテーブル、プログラ
ムカウンタの値、スタックポインタの値などを示すデー
タが存在する。
ーチン１４０は、まず、ＴＬＢミスを発生させたプロセ
スの番号を入手する（Ｓ１８０）。一般に、ＯＳ内部で
は、各プロセスをプロセス制御ブロックと呼ぶ制御デー
タを用いて管理している。プロセス制御ブロック内に
は、各プロセスの優先順位、ページテーブル、プログラ
ムカウンタの値、スタックポインタの値などを示すデー
タが存在する。
【００４０】次に、ＴＬＢミスを発生させた論理アドレ
スに対して、ページテーブルを検索し、対応する物理ア
ドレスを入手する（Ｓ１８１）。ページテーブルの検索
方法には、対応するプロセス制御ブロックのページテー
ブルから辿る方法と、ＯＳの管理データとして現在使用
中のページテーブルを指すポインタを設け、そのポイン
タから辿る方法がある。後者は、ハードウェア的にＴＬ
Ｂミスを取り扱う場合によく使用される。ハードウェア
によってプロセス制御ブロックを扱うことはプロセス制
御ブロックの配置、使用方法に関して柔軟性を無くすこ
とにつながるため、プロセス切替え時に、ＯＳが、前記
ポインタを書き換え、ハードウェアはこのポインタから
ページテーブルを辿ることが多い。これにより、ハード
ウェアがプロセス制御ブロックの構成について認識する
必要はなくなる。
スに対して、ページテーブルを検索し、対応する物理ア
ドレスを入手する（Ｓ１８１）。ページテーブルの検索
方法には、対応するプロセス制御ブロックのページテー
ブルから辿る方法と、ＯＳの管理データとして現在使用
中のページテーブルを指すポインタを設け、そのポイン
タから辿る方法がある。後者は、ハードウェア的にＴＬ
Ｂミスを取り扱う場合によく使用される。ハードウェア
によってプロセス制御ブロックを扱うことはプロセス制
御ブロックの配置、使用方法に関して柔軟性を無くすこ
とにつながるため、プロセス切替え時に、ＯＳが、前記
ポインタを書き換え、ハードウェアはこのポインタから
ページテーブルを辿ることが多い。これにより、ハード
ウェアがプロセス制御ブロックの構成について認識する
必要はなくなる。
【００４１】このようにしてアドレス変換情報が入手さ
れると、図３で示した方法を用いて、ＴＬＢに論理ペー
ジ番号と物理ページ番号との対応を記憶させる（Ｓ１８
２）。
れると、図３で示した方法を用いて、ＴＬＢに論理ペー
ジ番号と物理ページ番号との対応を記憶させる（Ｓ１８
２）。
【００４２】次に、ＴＬＢミスを発生させたプロセスの
優先順位を調べる（Ｓ１８３）。プロセスの優先順位が
低い場合、そのプロセスがさらに長時間続けて実行され
るとは限らない。一方、優先順位が最高優先順位の場合
には、他により高い優先順位のプロセスが起動されるこ
とはないので、他プロセスによって処理が中断されるこ
とはない。このため、本実施形態では、低優先順位の場
合には、この時点でＴＬＢミスの処理を終了し、高優先
順位の場合にのみ、更に別のアドレス変換情報（論理ペ
ージ番号と物理ページ番号との対応）をＴＬＢエントリ
に記憶させる。
優先順位を調べる（Ｓ１８３）。プロセスの優先順位が
低い場合、そのプロセスがさらに長時間続けて実行され
るとは限らない。一方、優先順位が最高優先順位の場合
には、他により高い優先順位のプロセスが起動されるこ
とはないので、他プロセスによって処理が中断されるこ
とはない。このため、本実施形態では、低優先順位の場
合には、この時点でＴＬＢミスの処理を終了し、高優先
順位の場合にのみ、更に別のアドレス変換情報（論理ペ
ージ番号と物理ページ番号との対応）をＴＬＢエントリ
に記憶させる。
【００４３】本実施形態では、プロセスの優先順位を、
以下の三種類に分類する。
以下の三種類に分類する。
【００４４】(1) 最高優先順位：優先順位が定数PRIORI
TY_MAXに等しい (2) 高優先順位：優先順位が定数PRIORITY_LIMIT以上 (3) 低優先順位：優先順位が定数PRIORITY_LIMIT未満 PRIORITY_MAX、PRIORITY_LIMITは、システムによって決
定される定数値である。なお、優先順位が高いことは、
必ずしも、その値が大きいことを意味するものではな
い。本実施形態では、優先順位は、１〜２５５の範囲で
あって、かつ、値が小さいほど優先順位が高いとする。
また、PRIORITY_LIMITを１２８とし、 (1) 最高優先順位：優先順位の値＝１ (2) 高優先順位：優先順位の値≦１２８ (3) 低優先順位：優先順位の値＞１２８ としている。なお、優先順位の値が大きいと優先順位が
高いとした場合は、上記の不等号の向きが逆になる。
TY_MAXに等しい (2) 高優先順位：優先順位が定数PRIORITY_LIMIT以上 (3) 低優先順位：優先順位が定数PRIORITY_LIMIT未満 PRIORITY_MAX、PRIORITY_LIMITは、システムによって決
定される定数値である。なお、優先順位が高いことは、
必ずしも、その値が大きいことを意味するものではな
い。本実施形態では、優先順位は、１〜２５５の範囲で
あって、かつ、値が小さいほど優先順位が高いとする。
また、PRIORITY_LIMITを１２８とし、 (1) 最高優先順位：優先順位の値＝１ (2) 高優先順位：優先順位の値≦１２８ (3) 低優先順位：優先順位の値＞１２８ としている。なお、優先順位の値が大きいと優先順位が
高いとした場合は、上記の不等号の向きが逆になる。
【００４５】図４に示すように、プロセスの優先順位を
調べた結果、プロセスの優先順位が低優先順位の場合
（優先順位＜PRIORITY_LIMIT）には、そのままＴＬＢミ
スの処理を終了させる。
調べた結果、プロセスの優先順位が低優先順位の場合
（優先順位＜PRIORITY_LIMIT）には、そのままＴＬＢミ
スの処理を終了させる。
【００４６】一方、プロセスが高優先順位（最高優先順
位を含む）で動作している場合（優先順位≧PRIORITY_L
IMIT）は、同一プロセスが連続して動作を続け、再びＴ
ＬＢミスを発生させる可能性が高いので、ＴＬＢミスが
発生した論理ページに隣接するページについても、その
アドレス変換情報をＴＬＢエントリに記憶させ、連続し
たページに対応するＴＬＢミスを防ぐようにする。この
ために、ページテーブルを検索して、ＴＬＢミスアドレ
スに隣接した論理ページに対応する物理アドレスを取得
し（Ｓ１８４）、アドレス変換情報をＴＬＢエントリ上
に記憶させる（Ｓ１８５）。
位を含む）で動作している場合（優先順位≧PRIORITY_L
IMIT）は、同一プロセスが連続して動作を続け、再びＴ
ＬＢミスを発生させる可能性が高いので、ＴＬＢミスが
発生した論理ページに隣接するページについても、その
アドレス変換情報をＴＬＢエントリに記憶させ、連続し
たページに対応するＴＬＢミスを防ぐようにする。この
ために、ページテーブルを検索して、ＴＬＢミスアドレ
スに隣接した論理ページに対応する物理アドレスを取得
し（Ｓ１８４）、アドレス変換情報をＴＬＢエントリ上
に記憶させる（Ｓ１８５）。
【００４７】ここで、ＴＬＢミスアドレスがスタック領
域である場合、一般に、アドレスの後方から前方に向か
って使用されることが多いことに注意する必要がある。
この場合、ＴＬＢミスが発生した論理ページの前のペー
ジ（アドレスが小さい方の論理ページ）を隣接した次の
ページとし、逆にＴＬＢミスアドレスがスタック領域で
ない場合、後のページ（アドレスが大きい方の論理ペー
ジ）を隣接した次のページとする。
域である場合、一般に、アドレスの後方から前方に向か
って使用されることが多いことに注意する必要がある。
この場合、ＴＬＢミスが発生した論理ページの前のペー
ジ（アドレスが小さい方の論理ページ）を隣接した次の
ページとし、逆にＴＬＢミスアドレスがスタック領域で
ない場合、後のページ（アドレスが大きい方の論理ペー
ジ）を隣接した次のページとする。
【００４８】更に、プロセスの優先順位が最高優先順位
である場合、そのプロセスは他のいかなるプロセスより
も優先的に実行される。このため、プロセスの優先順位
が最高優先順位である場合には、(a) ＴＬＢミスが発生
した論理ページ、(b) ＴＬＢミスアドレスに隣接する論
理ページ、のアドレス変換情報に加えて、(c) 当該プロ
セスのプログラムカウンタ、スタックポインタそれぞれ
によって示されるページ及びそれらに隣接するページ
（計４ページ）のアドレス変換情報もＴＬＢエントリ上
に記憶させる。
である場合、そのプロセスは他のいかなるプロセスより
も優先的に実行される。このため、プロセスの優先順位
が最高優先順位である場合には、(a) ＴＬＢミスが発生
した論理ページ、(b) ＴＬＢミスアドレスに隣接する論
理ページ、のアドレス変換情報に加えて、(c) 当該プロ
セスのプログラムカウンタ、スタックポインタそれぞれ
によって示されるページ及びそれらに隣接するページ
（計４ページ）のアドレス変換情報もＴＬＢエントリ上
に記憶させる。
【００４９】このため、図４に示すように、プロセスの
優先順位を最高優先順位であるか否かを調べ（Ｓ１８
６）、その結果、プロセスの優先順位が最高優先順位で
ある場合（優先順位＝PRIORITY_MAX）には、上記(c)の
ページ（４ページ分）に関して、ページテーブルの検索
を行って、対応する物理アドレスを取得し（Ｓ１８
７）、アドレス変換情報をＴＬＢ１０６に登録する（Ｓ
１８８）。一方、最高優先順位ではなかった場合（優先
順位≠PRIORITY_MAX）は、そのまま処理を終了する。
優先順位を最高優先順位であるか否かを調べ（Ｓ１８
６）、その結果、プロセスの優先順位が最高優先順位で
ある場合（優先順位＝PRIORITY_MAX）には、上記(c)の
ページ（４ページ分）に関して、ページテーブルの検索
を行って、対応する物理アドレスを取得し（Ｓ１８
７）、アドレス変換情報をＴＬＢ１０６に登録する（Ｓ
１８８）。一方、最高優先順位ではなかった場合（優先
順位≠PRIORITY_MAX）は、そのまま処理を終了する。
【００５０】以上述べたように、図４に示したＴＬＢエ
ントリ設定ルーチンの処理フローを用いることにより、
優先順位の高いプロセスに関しては、複数のＴＬＢエン
トリが同時に設定されることになる。したがって、以
降、当該プロセスが隣接した論理ページを参照してもＴ
ＬＢミスが発生せず、ＴＬＢミス発生回数を低減させる
ことができる。すなわち、ＴＬＢミス発生時に生じる例
外処理に費やされる累積時間を減少させることが可能と
なる。また、ＴＬＢミスによってプロセスの処理が頻繁
に中断され、プロセスのリアルタイム性が損なわれるこ
とも避けられるようになる。
ントリ設定ルーチンの処理フローを用いることにより、
優先順位の高いプロセスに関しては、複数のＴＬＢエン
トリが同時に設定されることになる。したがって、以
降、当該プロセスが隣接した論理ページを参照してもＴ
ＬＢミスが発生せず、ＴＬＢミス発生回数を低減させる
ことができる。すなわち、ＴＬＢミス発生時に生じる例
外処理に費やされる累積時間を減少させることが可能と
なる。また、ＴＬＢミスによってプロセスの処理が頻繁
に中断され、プロセスのリアルタイム性が損なわれるこ
とも避けられるようになる。
【００５１】なお、プロセスのプログラムカウンタ又は
スタックポインタの値によって示される論理ページのア
ドレス変換情報は、既にＴＬＢ上に格納されている場合
もある。また、上記(a)〜(c)の６つの論理ページ内で同
一の論理ページが存在することもある。本実施形態で
は、最高優先順位のプロセスの場合、合計６つの論理ペ
ージをＴＬＢ上に登録するようにしているが、これらの
うち、１つまたは複数の論理ページの登録を行わないこ
とも可能である。
スタックポインタの値によって示される論理ページのア
ドレス変換情報は、既にＴＬＢ上に格納されている場合
もある。また、上記(a)〜(c)の６つの論理ページ内で同
一の論理ページが存在することもある。本実施形態で
は、最高優先順位のプロセスの場合、合計６つの論理ペ
ージをＴＬＢ上に登録するようにしているが、これらの
うち、１つまたは複数の論理ページの登録を行わないこ
とも可能である。
【００５２】ここまでは、ＴＬＢエントリ設定ルーチン
１４０が、ＴＬＢミス発生時に実行される場合について
述べてきたが、一定周期毎にタイマ割込みを発生するよ
うにして、そのタイマ割込み処理として、ＴＬＢエント
リ設定ルーチン１４０が必要なアドレス変換情報をＴＬ
Ｂに設定するようにすることもできる。一般に、ＯＳで
は、最高優先順位の割込みレベルのタイマを用意し、タ
イマ割込み発生時にスケジューリングや時刻計算などを
行っている。このタイマ割込み発生時にＴＬＢエントリ
の設定を行うことができる。但し、ＴＬＢエントリの登
録は基本的にＴＬＢミス例外発生に伴って行われるた
め、最高優先順位の割込みを用いて常に登録し続ける必
要はない。このため、本実施形態では、最低優先順位の
割込みレベルを用いるタイマを用意し、プロセッサがア
イドル状態（処理実行中でない状態）の場合にのみ、こ
の割込みが受け付けられるようにする。アイドル状態に
のみ受け付けられる割込み発生時にＴＬＢエントリの登
録を行うことにより、プロセスの実行を妨げること無し
に、ＴＬＢミス発生回数を低減させ、例外処理の時間を
減らすことができる。
１４０が、ＴＬＢミス発生時に実行される場合について
述べてきたが、一定周期毎にタイマ割込みを発生するよ
うにして、そのタイマ割込み処理として、ＴＬＢエント
リ設定ルーチン１４０が必要なアドレス変換情報をＴＬ
Ｂに設定するようにすることもできる。一般に、ＯＳで
は、最高優先順位の割込みレベルのタイマを用意し、タ
イマ割込み発生時にスケジューリングや時刻計算などを
行っている。このタイマ割込み発生時にＴＬＢエントリ
の設定を行うことができる。但し、ＴＬＢエントリの登
録は基本的にＴＬＢミス例外発生に伴って行われるた
め、最高優先順位の割込みを用いて常に登録し続ける必
要はない。このため、本実施形態では、最低優先順位の
割込みレベルを用いるタイマを用意し、プロセッサがア
イドル状態（処理実行中でない状態）の場合にのみ、こ
の割込みが受け付けられるようにする。アイドル状態に
のみ受け付けられる割込み発生時にＴＬＢエントリの登
録を行うことにより、プロセスの実行を妨げること無し
に、ＴＬＢミス発生回数を低減させ、例外処理の時間を
減らすことができる。
【００５３】図５は、タイマ割込み発生時のＴＬＢエン
トリ処理ルーチン１４０の処理フローを示したものであ
る。
トリ処理ルーチン１４０の処理フローを示したものであ
る。
【００５４】図５に示すように、ＴＬＢエントリ処理ル
ーチン１４０、まず、現在起動中のプロセスの内、最も
高い優先順位を持つプロセスを選択し（Ｓ１９０）、そ
の選択したプロセスの優先順位をチェックする（Ｓ１９
１）。
ーチン１４０、まず、現在起動中のプロセスの内、最も
高い優先順位を持つプロセスを選択し（Ｓ１９０）、そ
の選択したプロセスの優先順位をチェックする（Ｓ１９
１）。
【００５５】チェックの結果、選択したプロセスの優先
順位が低優先順位である場合（優先順位＜PRIORITY_LIM
IT）、ＴＬＢエントリの設定処理はまったく行わずにタ
イマ割込み処理を終了する。図４の場合とは異なり、Ｔ
ＬＢミスが発生したわけではないので、必ずしもＴＬＢ
エントリを設定する必要はない。
順位が低優先順位である場合（優先順位＜PRIORITY_LIM
IT）、ＴＬＢエントリの設定処理はまったく行わずにタ
イマ割込み処理を終了する。図４の場合とは異なり、Ｔ
ＬＢミスが発生したわけではないので、必ずしもＴＬＢ
エントリを設定する必要はない。
【００５６】一方、プロセスの優先順位が高優先順位
（最高優先順位を含む）である場合（優先順位≧PRIORI
TY_LIMIT）、プロセス制御ブロックから当該プロセスの
プログラムカウンタ、スタックポインタなどの値を入手
する（Ｓ１９２）。
（最高優先順位を含む）である場合（優先順位≧PRIORI
TY_LIMIT）、プロセス制御ブロックから当該プロセスの
プログラムカウンタ、スタックポインタなどの値を入手
する（Ｓ１９２）。
【００５７】次に、入手したプログラムカウンタおよび
スタックポインタの値が示す論理ページに対応する物理
ページ番号を検索し（Ｓ１９３）、そのアドレス変換情
報をＴＬＢエントリ上に記憶させる（Ｓ１９４）。
スタックポインタの値が示す論理ページに対応する物理
ページ番号を検索し（Ｓ１９３）、そのアドレス変換情
報をＴＬＢエントリ上に記憶させる（Ｓ１９４）。
【００５８】このように予め、命令領域を指すプログラ
ムカウンタやデータ領域を指すスタックポインタの値に
従って、ＴＬＢエントリを設定しておくことにより、待
ち状態にあるプロセス中で最も優先順位が高いプロセス
が待ち状態から解除されたとき、ＴＬＢミスを発生させ
ること無しにプロセスを実行させることができる。な
お、図５の処理フローでは、プロセスの優先順位が一定
値（PRIORITY_LIMIT）以上であれば、合計２ページ分の
アドレス変換情報をＴＬＢに設定しているが、図４に示
した場合と同じく、プロセスが最高優先順位であれば、
これらの論理ページに隣接する論理ページのアドレス変
換情報を検索し、ＴＬＢに登録するようにしてもよい。
ムカウンタやデータ領域を指すスタックポインタの値に
従って、ＴＬＢエントリを設定しておくことにより、待
ち状態にあるプロセス中で最も優先順位が高いプロセス
が待ち状態から解除されたとき、ＴＬＢミスを発生させ
ること無しにプロセスを実行させることができる。な
お、図５の処理フローでは、プロセスの優先順位が一定
値（PRIORITY_LIMIT）以上であれば、合計２ページ分の
アドレス変換情報をＴＬＢに設定しているが、図４に示
した場合と同じく、プロセスが最高優先順位であれば、
これらの論理ページに隣接する論理ページのアドレス変
換情報を検索し、ＴＬＢに登録するようにしてもよい。
【００５９】なお、ここでは、最低優先順位の割込みレ
ベルを用いたタイマを使用しているが、これより高い割
込みレベルでタイマを使用しても良い。この場合、全て
のプロセスが待ち状態であるわけではなく、実行状態や
実行可能状態となっているプロセスも存在するので、こ
れらのプロセスも含めて、ＴＬＢ上に記憶すべき論理ペ
ージを決定する。
ベルを用いたタイマを使用しているが、これより高い割
込みレベルでタイマを使用しても良い。この場合、全て
のプロセスが待ち状態であるわけではなく、実行状態や
実行可能状態となっているプロセスも存在するので、こ
れらのプロセスも含めて、ＴＬＢ上に記憶すべき論理ペ
ージを決定する。
【００６０】次に、ＴＬＢエントリ設定ルーチン１４０
が、プロセス切り替え時に実行される場合について説明
する。一般に、複数のプロセスの仮想空間を切り替えて
実行する多重プロセス実行環境では、実行プロセスの切
替えなどが行われると、その直後からしばらくの間、Ｔ
ＬＢミスが頻発し、その後、次のプロセス切替え時まで
ＴＬＢミス発生頻度が低下した状態で推移することが知
られている。すなわち、ＴＬＢミスの発生頻度は一様で
はなく、一旦ＴＬＢミスが発生すると、短期間に続けて
ＴＬＢミスが発生することが多い。
が、プロセス切り替え時に実行される場合について説明
する。一般に、複数のプロセスの仮想空間を切り替えて
実行する多重プロセス実行環境では、実行プロセスの切
替えなどが行われると、その直後からしばらくの間、Ｔ
ＬＢミスが頻発し、その後、次のプロセス切替え時まで
ＴＬＢミス発生頻度が低下した状態で推移することが知
られている。すなわち、ＴＬＢミスの発生頻度は一様で
はなく、一旦ＴＬＢミスが発生すると、短期間に続けて
ＴＬＢミスが発生することが多い。
【００６１】従って、プロセス切替え時に予めＴＬＢエ
ントリを記憶させておくことにより、プロセス切替え後
のＴＬＢミス発生回数を減少させることができる。しか
しながら、プロセスの優先順位が低い場合、ＴＬＢミス
が殆ど発生しないうちに別のより優先順位の高いプロセ
スに切り替えられる可能性が高い。
ントリを記憶させておくことにより、プロセス切替え後
のＴＬＢミス発生回数を減少させることができる。しか
しながら、プロセスの優先順位が低い場合、ＴＬＢミス
が殆ど発生しないうちに別のより優先順位の高いプロセ
スに切り替えられる可能性が高い。
【００６２】このため、本実施形態においては、プロセ
スの優先順位によって、以下のような処理を行う。
スの優先順位によって、以下のような処理を行う。
【００６３】(1) 最高優先順位の場合：プログラムカウ
ンタ、スタックポインタそれぞれによって示されるペー
ジ及びそれらに隣接するページ（合計４ページ）に関し
て、アドレス変換情報をＴＬＢに設定する。
ンタ、スタックポインタそれぞれによって示されるペー
ジ及びそれらに隣接するページ（合計４ページ）に関し
て、アドレス変換情報をＴＬＢに設定する。
【００６４】(2) 高優先順位の場合：プログラムカウン
タ、スタックポインタそれぞれによって示されるページ
（合計２ページ）に関して、アドレス変換情報をＴＬＢ
に設定する。
タ、スタックポインタそれぞれによって示されるページ
（合計２ページ）に関して、アドレス変換情報をＴＬＢ
に設定する。
【００６５】(3) 低優先順位の場合：アドレス変換情報
の登録を行わない。
の登録を行わない。
【００６６】図６は、プロセス切替え時のＴＬＢエント
リ処理ルーチン１４０の処理フローを示した図である。
リ処理ルーチン１４０の処理フローを示した図である。
【００６７】図６に示すように、ＴＬＢエントリ設定ル
ーチン１４０は、まず、次に実行すべきプロセスを選択
し（Ｓ２００）、プロセスの優先順位が高優先順位（最
高優先順位を含む）であるか低優先順位であるかを調べ
る（Ｓ２０１）。その結果、低優先順位であった場合
（優先順位＜PRIORITY_LIMIT）には、そのままＴＬＢエ
ントリ設定処理を終了する。
ーチン１４０は、まず、次に実行すべきプロセスを選択
し（Ｓ２００）、プロセスの優先順位が高優先順位（最
高優先順位を含む）であるか低優先順位であるかを調べ
る（Ｓ２０１）。その結果、低優先順位であった場合
（優先順位＜PRIORITY_LIMIT）には、そのままＴＬＢエ
ントリ設定処理を終了する。
【００６８】一方、プロセスが高優先順位であった場合
（優先順位≧PRIORITY_LIMIT）は、プロセス制御ブロッ
クから当該プロセスについてのプログラムカウンタ、ス
タックポインタなどの値を入手する（Ｓ２０２）。
（優先順位≧PRIORITY_LIMIT）は、プロセス制御ブロッ
クから当該プロセスについてのプログラムカウンタ、ス
タックポインタなどの値を入手する（Ｓ２０２）。
【００６９】そして、入手されたプログラムカウンタお
よびスタックポインタの値が示す論理ページに対応する
物理ページ番号を検索し（Ｓ２０３）、そのアドレス変
換情報をＴＬＢエントリ上に記憶させる（Ｓ２０４）。
よびスタックポインタの値が示す論理ページに対応する
物理ページ番号を検索し（Ｓ２０３）、そのアドレス変
換情報をＴＬＢエントリ上に記憶させる（Ｓ２０４）。
【００７０】続けて、プロセスが最高優先順位であるか
否かをチェックする（Ｓ２０５）。その結果、最高優先
順位であった場合（優先順位＝PRIORITY_MAX）、プログ
ラムカウンタおよびスタックポインタそれぞれに隣接す
るページ（合計２ページ）について、アドレス変換情報
を検索し（Ｓ２０６）、ＴＬＢ上に登録する（Ｓ２０
７）。一方、最高優先順位ではなかった場合（優先順位
≠PRIORITY_MAX）は、そのまま処理を終了する。
否かをチェックする（Ｓ２０５）。その結果、最高優先
順位であった場合（優先順位＝PRIORITY_MAX）、プログ
ラムカウンタおよびスタックポインタそれぞれに隣接す
るページ（合計２ページ）について、アドレス変換情報
を検索し（Ｓ２０６）、ＴＬＢ上に登録する（Ｓ２０
７）。一方、最高優先順位ではなかった場合（優先順位
≠PRIORITY_MAX）は、そのまま処理を終了する。
【００７１】なお、前述したように、スタックポインタ
によって示される領域は、通常、仮想空間の後方から前
方に向かって使用されることが多いため、スタックポイ
ンタの示す論理ページの一つ前の論理ページを隣接ペー
ジとしておく必要がある。ただし、スタック領域を仮想
空間の前方から後方に向かって使用する場合は、この限
りではない。
によって示される領域は、通常、仮想空間の後方から前
方に向かって使用されることが多いため、スタックポイ
ンタの示す論理ページの一つ前の論理ページを隣接ペー
ジとしておく必要がある。ただし、スタック領域を仮想
空間の前方から後方に向かって使用する場合は、この限
りではない。
【００７２】このように、プロセス切替え時に予め実行
プロセスの必要とするアドレス変換情報をＴＬＢ上に登
録しておくことにより、プロセス実行中のＴＬＢミス回
数を低減させることが可能である。ＴＬＢミス回数を低
減させることは、プロセスの実行速度を実質的に向上さ
せるだけでなく、プロセスの実行速度のばらつきを低減
させることにつながり、リアルタイム性も向上させるこ
とが可能となる。
プロセスの必要とするアドレス変換情報をＴＬＢ上に登
録しておくことにより、プロセス実行中のＴＬＢミス回
数を低減させることが可能である。ＴＬＢミス回数を低
減させることは、プロセスの実行速度を実質的に向上さ
せるだけでなく、プロセスの実行速度のばらつきを低減
させることにつながり、リアルタイム性も向上させるこ
とが可能となる。
【００７３】なお、図６の例では、プロセスの優先順位
が低優先順位であった場合（優先順位＜PRIORITY_LIMI
T）には、ＴＬＢのエントリ設定をまったく行っていな
いが、プログラムカウンタおよびスタックポインタの少
なくとも一方が示すページについて、アドレス変換情報
の登録をするようにしてもよい。
が低優先順位であった場合（優先順位＜PRIORITY_LIMI
T）には、ＴＬＢのエントリ設定をまったく行っていな
いが、プログラムカウンタおよびスタックポインタの少
なくとも一方が示すページについて、アドレス変換情報
の登録をするようにしてもよい。
【００７４】
【発明の効果】以上詳細に説明したように、本発明は、
ＴＬＢミス発生時やプロセス切替え時に複数個のアドレ
ス変換情報をＴＬＢに登録することによって、システム
全体としてのＴＬＢミス発生回数を低減させることがで
きるようになる。従って、プロセスの実行速度を向上さ
せることができる。また、タイマ割込み発生時やプロセ
ス切替え時において予めアドレス変換情報をＴＬＢに登
録しておくことにより、プロセス実行中のＴＬＢミス発
生回数を低減させ、プロセスのリアルタイム性を向上さ
せることも可能である。
ＴＬＢミス発生時やプロセス切替え時に複数個のアドレ
ス変換情報をＴＬＢに登録することによって、システム
全体としてのＴＬＢミス発生回数を低減させることがで
きるようになる。従って、プロセスの実行速度を向上さ
せることができる。また、タイマ割込み発生時やプロセ
ス切替え時において予めアドレス変換情報をＴＬＢに登
録しておくことにより、プロセス実行中のＴＬＢミス発
生回数を低減させ、プロセスのリアルタイム性を向上さ
せることも可能である。
【図１】 本発明の実施形態を示す図である。
【図２】 ＴＬＢの内部構成を示す図である。
【図３】 ＴＬＢを設定する手順を示す図である。
【図４】 ＴＬＢミス発生時のＴＬＢエントリ設定ルー
チンの処理フローを示す図である。
チンの処理フローを示す図である。
【図５】 タイマ割込み発生時のＴＬＢエントリ設定ル
ーチンの処理フローを示す図である。
ーチンの処理フローを示す図である。
【図６】 プロセス切替え時のＴＬＢエントリ設定ルー
チンの処理フローを示す図である。
チンの処理フローを示す図である。
【符号の説明】 １００ 計算機 １０１ 中央処理装置（ＣＰＵ） １０２ 主記憶装置 １０３ 入出力制御装置（Ｉ／Ｏ） １０４ 端末 １０５ ディスク装置 １０６ ＴＬＢ １０７ プログラムカウンタ（ＰＣ） １０８ スタックポインタ（ＳＰ） １１０ ＣＰＵバス １２０ オペレーティングシステム（ＯＳ） １２１〜１２４ プロセス １３０ ページテーブル １４０ ＴＬＢエントリ設定ルーチン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒沢 憲一 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 桑原 啓二 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内
Claims (13)
- 【請求項１】 論理ページ番号と物理ページ番号の対応
からなるアドレス変換情報を記憶するＴＬＢを有したプ
ロセッサ装置において、 前記ＴＬＢ上に記憶されていない論理アドレスの参照を
行ってＴＬＢミスが発生した場合、ＴＬＢミスを発生さ
せたプロセスの優先順位に基づいて、ＴＬＢに設定する
アドレス変換情報の数を変動させるＴＬＢエントリ設定
手段を有したことを特徴とするプロセッサ装置。 - 【請求項２】 前記ＴＬＢエントリ設定手段は、 前記プロセスの優先順位が高いほど、多くのアドレス変
換情報をＴＬＢに設定することを特徴とする請求項１に
記載のプロセッサ装置。 - 【請求項３】 前記ＴＬＢエントリ設定手段は、 前記プロセスの優先順位が所定値より高い場合、ＴＬＢ
ミスが発生した論理ページについてのアドレス変換情
報、及び、当該ＴＬＢミスが発生した論理ページに隣接
する論理ページについてのアドレス変換情報をＴＬＢに
設定することを特徴とする請求項１に記載のプロセッサ
装置。 - 【請求項４】 前記ＴＬＢエントリ設定手段は、 前記プロセスの優先順位が所定値より高い場合、当該プ
ロセスのプログラムカウンタ及びスタックポインタの少
なくとも一方によって示される第一の論理ページについ
てのアドレス変換情報をＴＬＢに設定することを特徴と
する請求項１又は請求項３に記載のプロセッサ装置。 - 【請求項５】 前記ＴＬＢエントリ設定手段は、 前記第一の論理ページについてのアドレス変換情報を設
定する際に、当該第一の論理ページに隣接する第二の論
理ページについてのアドレス変換情報もＴＬＢに設定す
ることを特徴とする請求項４に記載のプロセッサ装置。 - 【請求項６】 論理ページ番号と物理ページ番号の対応
からなるアドレス変換情報を記憶するＴＬＢを有するプ
ロセッサ装置において、 割込みを一定周期毎に発生させ、当該割込み処理中に、
起動されているプロセスのプログラムカウンタ及びスタ
ックポインタの少なくとも一方によって示される第一の
論理ページについてのアドレス変換情報をＴＬＢに設定
するＴＬＢエントリ設定手段を有したことを特徴とする
プロセッサ装置。 - 【請求項７】 前記ＴＬＢエントリ設定手段は、 前記第一の論理ページについてのアドレス変換情報を設
定する際に、当該第一の論理ページに隣接する第二の論
理ページについてのアドレス変換情報もＴＬＢに設定す
ることを特徴とする請求項６に記載のプロセッサ装置。 - 【請求項８】 論理ページ番号と物理ページ番号の対応
からなるアドレス変換情報を記憶するＴＬＢを有し、複
数のプロセスの仮想空間を切り替えて実行させるオペレ
ーティングシステムを有したプロセッサ装置において、 割込みを一定周期毎に発生させ、当該割込み処理中に、
起動中のプロセスのうち、最も高い優先順位で動作する
プロセスのプログラムカウンタ及びスタックポインタの
少なくとも一方によって示される第一の論理ページ、及
び、該第一の論理ページに隣接する第二の論理ページに
ついてのアドレス変換情報をＴＬＢに記憶させるＴＬＢ
エントリ設定手段を有したことを特徴とするプロセッサ
装置。 - 【請求項９】 前記プロセッサ装置は、複数の割り込み
レベルを有し、 前記一定周期毎に発生させる割込みは、該複数の割り込
みレベルのうちの最低優先順位の割込みレベルであるこ
とを特徴とする請求項６乃至請求項８のいずれか一項に
記載のプロセッサ装置。 - 【請求項１０】 論理ページ番号と物理ページ番号の対
応からなるアドレス変換情報を記憶するＴＬＢを有した
プロセッサ装置を制御する、複数のプロセスの仮想空間
を切り替えて実行させるオペレーティングシステムにお
いて、 プロセス切替え時に、新たに実行するプロセスのプログ
ラムカウンタ及びスタックポインタの少なくとも一方に
よって示される第一の論理ページについてのアドレス変
換情報をＴＬＢ上に記憶させることを特徴とするオペレ
ーティングシステム。 - 【請求項１１】 前記第一の論理ページについてのアド
レス変換情報をＴＬＢ上に記憶させる際に、当該第一の
論理ページに隣接する第二の論理ページについてのアド
レス変換情報もＴＬＢ上に記憶させることを特徴とする
請求項１０に記載のオペレーティングシステム。 - 【請求項１２】 前記複数のプロセスにそれぞれ優先順
位を与えて動作させ、 該優先順位に基づいて、前記ＴＬＢ上に記憶させる前記
アドレス変換情報の数を変動させることを特徴とする請
求項１０又は請求項１１に記載のオペレーティングシス
テム。 - 【請求項１３】 前記優先順位が高いプロセスについて
は、前記ＴＬＢ上に記憶させる前記アドレス変換情報の
数を増やすことを特徴とする請求項１２に記載のオペレ
ーティングシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04192798A JP3517580B2 (ja) | 1998-02-24 | 1998-02-24 | プロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04192798A JP3517580B2 (ja) | 1998-02-24 | 1998-02-24 | プロセッサ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11238015A true JPH11238015A (ja) | 1999-08-31 |
| JP3517580B2 JP3517580B2 (ja) | 2004-04-12 |
Family
ID=12621885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04192798A Expired - Fee Related JP3517580B2 (ja) | 1998-02-24 | 1998-02-24 | プロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3517580B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100833142B1 (ko) | 2006-02-28 | 2008-05-29 | 후지쯔 가부시끼가이샤 | 어드레스 변환 장치 |
| WO2010150451A1 (ja) * | 2009-06-24 | 2010-12-29 | パナソニック株式会社 | メモリアクセス制御装置、集積回路、メモリアクセス制御方法及びデータ処理装置 |
| CN101957801A (zh) * | 2009-07-15 | 2011-01-26 | 富士施乐株式会社 | 信息处理设备和信息处理方法 |
| JP2012113721A (ja) * | 2010-11-25 | 2012-06-14 | Samsung Electronics Co Ltd | メモリシステム |
| JP2019517081A (ja) * | 2016-05-24 | 2019-06-20 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | 仮想メモリのメモリプリフェッチ |
-
1998
- 1998-02-24 JP JP04192798A patent/JP3517580B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100833142B1 (ko) | 2006-02-28 | 2008-05-29 | 후지쯔 가부시끼가이샤 | 어드레스 변환 장치 |
| WO2010150451A1 (ja) * | 2009-06-24 | 2010-12-29 | パナソニック株式会社 | メモリアクセス制御装置、集積回路、メモリアクセス制御方法及びデータ処理装置 |
| US8533429B2 (en) | 2009-06-24 | 2013-09-10 | Panasonic Corporation | Memory access control device, integrated circuit, memory access control method, and data processing device |
| JP5347024B2 (ja) * | 2009-06-24 | 2013-11-20 | パナソニック株式会社 | メモリアクセス制御装置、集積回路、メモリアクセス制御方法及びデータ処理装置 |
| CN101957801A (zh) * | 2009-07-15 | 2011-01-26 | 富士施乐株式会社 | 信息处理设备和信息处理方法 |
| JP2011022790A (ja) * | 2009-07-15 | 2011-02-03 | Fuji Xerox Co Ltd | 情報処理装置及び情報処理プログラム |
| US8352698B2 (en) | 2009-07-15 | 2013-01-08 | Fuji Xerox Co., Ltd. | Information processing apparatus, information processing method and computer readable medium |
| JP2012113721A (ja) * | 2010-11-25 | 2012-06-14 | Samsung Electronics Co Ltd | メモリシステム |
| JP2019517081A (ja) * | 2016-05-24 | 2019-06-20 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | 仮想メモリのメモリプリフェッチ |
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| Publication number | Publication date |
|---|---|
| JP3517580B2 (ja) | 2004-04-12 |
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