JPS6019811B2 - アドレス変換装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、仮想記憶方式とバッファ記憶方式とを併有す
るデータ処理装置のアドレス変換装置に関するものであ
る。

仮想記憶方式とは、主としてデータ処理装置のプログラ
ム作成上の便宜の為に設けられた方式であって、プログ
ラムにおいて指定するデータアドレス（以下これを論理
アドレスと言う。

）を、そのデ−夕の実際の主記憶装置上のアドレス（以
下これを実アドレスと言う。）とは独立に定めるもので
ある。これによって、プログラムは、主記憶装置の実際
の容量を越えた大きなアドレス空間の中で作成されるこ
とができ、プログラム構成上大きな自由度を生ずる。ま
たこれによって、補助記憶装置から主記憶装置へのデー
タの割り付けも容易となり、主記憶領域の有効利用が可
能となる。しかるに仮想記憶方式においては、プログラ
ムによってデータ処理装置から主記憶装置ヘアクセスを
行なう場合、論理アドレスを実アドレスに変換すること
が必要である。この両アドレスの対応関係は、一般的に
は管理プログラムによって決定され、その対応表が主記
憶装置内に格納されているので、それを読み出してアド
レス変換する。しかしアドレス変換の都度、対応表を主
記憶装置から読み出すのはデータ処理時間の増加を招く
ことになるので、これを軽減するため、データ処理装置
内部に小さな記憶装置を設けて、ここにいくつかの論理
アドレス−実アドレス変換対を貯えておくことが考案さ
れている。この小記憶装置をＴＬＢ（Ｔｒａｎｓｌａｔ
ｉｏｎＬｏｏｋａｓｉｄｅＢ心ｆｅｒ）と言う。アドレ
ス変換が必要になった場合にはＴＬＢを索引て該当する
論理アドレス一美アドレス変換対を読み出し、求める実
アドレスを得る。該当する変換対がＴＬＢになかった場
合には、主記憶装置内の対応表を読み出せばよい。以上
に仮想記憶方式とそのアドレス変換の概要を述べたが、
これらは技術的には既に一般化されたものであるからこ
れ以上の説明は省略する。

次にバッファ記憶方式について説明する。バッファ記憶
方式とは、データ処理装置のデータ読み出しを、より高
速化するために設けられたものである。即ち、データ処
理装置の内部に高速、小容量の記憶装置（これをバッフ
ァ記憶装置と言う。）を設け、ここに主記憶装置内のデ
ータの一部を貯えておく。そして、データ処理装置がデ
ータを読み出すとき、必要とするデータがバッファ記憶
装置に貯えられておれば、それを主記憶装置からでなく
バッファ記憶装置から読み出す。これにより、データの
読み出し時間は主記憶装置から読み出すのに比べて、非
常に短縮されることになるのである。ところでバッファ
記憶装置には、主記憶装置内のあちこちのデータが一定
単位ずつ（このデータ単位をデータブロックと言う。

）貯えられており、この内容も必要に応じて変換される
ものであるから、バッファ記憶装置内のデータブロック
の各々について、常に、それが主記憶装置上のどこのデ
ータであるかを、即ち各データブロックの実アドレスを
、記録・表示しておくことが必要である。このための小
記憶装置をＡ・Ａ（Ａｄｄｒｅｓふｒａｙ）と言う。し
たがって、データ処理装置がバッファ記憶装置をアクセ
スする場合には、そのデータの実アドレスによってＡＡ
を索引し、求めるデータのバッファ記憶装置内での有無
を調べ「存在する場合にはそのデータのバッファ記憶装
置内でのアドレスを調べる。即ちＡＡによって「実アド
レスをバッファ記憶装置内アドレスへ変換するのである
。求めるデータがバッファ記憶装置にないことが判った
場合には、主記憶装置ヘアクセスが行なわれる。バッフ
ァ記憶方式についても、その技術的内容のほとんどは公
知のものであるので、ここではこれ以上の説明はしない
。

本発明は、仮想記憶方式およびバッファ記憶方式の両者
を併用するデータ処理装置におけるＴＬＢおよびＡＡの
構成についてなされたものであるが、ＴＬＢおよびＡＡ
をあわせてアドレス変換装置を総称する。

また以下の説明においては、求める論理アドレス−実ア
ドレス変換対がＴＬＢに存在し、かつ求めるデータがバ
ッファ記憶装置に存在する場合のみについて述べるもの
とし、そうでない場合の動作等については本発明の直接
関与するころではないので省略する。仮想記憶方式とバ
ッファ記憶方式とは、近年多くのデータ処理装置におい
て採用され殊に最近の大型、高性能機種においては、ほ
とんどのものがこの両者を併有している。

この両方式を併有した場合に、データの読み出いこあた
っては、前述のように２種類のアドレス変換が必要とな
る。即ち、第１にＴＬＢを用いてプログラムで与えられ
た論理アドレスを実アドレスに変換すること、第２にＡ
Ａを用いて実アドレスをバッファ記憶装置アドレスに変
換することである。従来技術においては、この第１，第
２のアドレス変換動作は時間的に直列に行なわれてきた
為、アドレス変換に要する時間が長く、これがバッファ
記憶装置の読み出し時間やマシンサイクルタイムを短縮
するうえでの最大の障害となることが多かつた。

以下では、まず第１図に示す従来技術によるアドレス記
憶装置の構成例について、そのアドレス変換動作を説明
する。

第１図ではＴＬＢ、２はＡＡを示す。

プログラムから与えられた論理アドレスのうち、Ｌ部は
信号線３０を経由してＴＬＢに与えられ、論理アドレス
一美アドレス変換がが行なわれて求める実アドレスのＰ
部が信号線５に出力される。論理アドレスのうちＮ部は
「ＴＬＢでのアドレス変換は必要ではないので、信号線
３１を経由して直ちにＡＡに転送される。ＴＬＢは、第
１図では、列０および列１の２列より構成されている。

第１図において、１０１ま列０の実アドレス記憶部、１
１は列０の論理アドレス記憶部、竃２は列１の実アドレ
ス記憶部、１３は列竃の論理アドレス記憶部である。信
号線３０に与えられた論理アドレスのＬ部のうち、ＬＢ
部が信号線３００を介してＴＬＢ各列に与えられ、これ
によって選択された行の論理アドレスＬＡ部および実ア
ドレスＰ部が各列から出力される。ＴＬＢから出力され
た論理アドレスのＬＡ部は、信号線１５０および信号線
１５１を経由して比較器１６０および比較器１６１に与
えられ、そこで信号線３０および信号線３０１を経由し
て与えられたプログラムの論理アドレスのＬＡ部と比較
される。どちらかの比較器において論理アドレスＬＡ部
の一致が検出された場合、論理アドレス一致信号が信号
線１７０又は１７１に与えられ、それが選択器１９０又
は１９１に入力される。ＴＬＢ各列から出力された実ア
ドレスＰ部は、信号線１０および１８１を経由して選択
器１９０および１１に入力され、そこで論理アドレス一
致信号の与えられた側のものが選択器を通過してオアゲ
ート４から信号線５に出力される。

即ち、これがＴＬＢにおけるアドレス変換後の実アドレ
スＰ部としてＡＡに送られるものである。ＡＡは、第１
図では２０〜２３の４列にわたって各データブロックの
実アドレスのＰＡ部を貯えている。

ＴＬ部から出力された実アドレスＰ部のうちのＰＢ部と
、プログラムからの論理アドレスのうちの実アドレスと
の共通部分であるＮ部とが、信号線３１を介してＡＡの
各列に入力され、これによって選択された行の実アドレ
スが、ＡＡのの各列から同時に出力されて比較器２５０
〜２５３に入力される。ＴＬＢから出力された実アドレ
スＰ部のうちのＰＡ部は信号線５１を介して比較器２５
０〜２５３に与えられ、ＡＡ各列の出力実アドレスと比
較され、その結果実アドレス一致信号が信号線２６０〜
２６３のどれかに出力される。以上の動作によって、Ｔ
ＬＢ，ＡＡの２段階におけるアドレス変換動作が終了し
た。

なお、バッファ記憶装置には、信号線２６０〜２６３、
および信号線３１、信号線５０が接続される。バッファ
記憶装置では、信号線３１、信号線５川こ与えられた選
択信号により該当データブロックの行位置定め、信号線
２６０〜２６３のうちどれかに出力されたＡＡ実アドレ
ス一致信号により列位置を定めれば、所望のデータブロ
ックが得えられることになる。以上に述べた従来装置に
よるアドレス変換動作を、タイムチャートとして表わす
と第４図１ーのようになる。

ＴＬＢおよびＡＡは通常ＩＣメモリ素子により構成され
ているので、それらの行選択時間はそのほとんどがＩＣ
メモリ素子の読み出し時間である。他の動作過程におけ
る所要時間は信号が信号線および論理ゲートを通過する
に要する遅延時間である。第１図の例においては、ＴＬ
Ｂ出力実アドレスの一部であでるＰＢ部がＡＡの行選択
アドレスに含まれているので、第４図｛１｝もこ示すよ
うに、ＡＡの行選択は、ＴＬＢの出力実アドレスが最終
的に決定３れた後になってから行なわなければならない
が、ＰＢのビット数が零である場合にはこの制限はなく
なる。

ＡＡの行選択は専ら論理アドレスのＮ部のみによって行
なわれるので、ＡＡの行選択をＴＬＢの行選択と同時に
行なうことが可能になるのである。この場合の動作タイ
ムチャートは第４図｛２に示すものになり、第４図｛１
に比べ全体の所要時間はかなり短縮されたものとなる。
ＰＢ部のビット数が零の場合にこのような動作をさせる
ことは既知の技術であって、本発明の対象とするもので
はない。以上のように従来は論理アドレスから実アドレ
スへの変換が済んでからバッファドレスアレイの参照を
行なっているため時間がかかっている。

本発明はこの点を改善するためになされたものであり、
アドレス変換装置の構造を工夫することにより、上記２
類のアドレス変換動作のうちいくつかの過程を時間的に
並行して行なうとを可能とじ、それに全体の所要時間を
著しく短縮するものである。 第３図に本発明の概念図
を示す。論理アドレス３０１は実アドレスと共通の部分
Ｎと、実アドレスに変換されるべき部分Ｌとに分けるこ
とができる。ＴＬＢ３０３及びＢＡＡ３０４は共にセッ
トアソシアティブ方式と呼ばれる方式をとっているもの
とする。ＴＬＢ３０３によってＰなる実アドレスに変換
される。ＢＡＡは下位アドレスで決められる多数のカラ
ムに分けられ各カラムに上位アドレスが登録されている
。カラム選択用アドレス３０７は変換されたアドレスの
下位ＰＢと共通部Ｎとからなっているものとする。本発
明においてはＰＢが仮にＮビットであるとすると、ＢＡ
Ａがに分割する。図ではＰＢが１ビットである場合を例
示しており、ＢＡＡは２に分割される。ＢＡＡの参照は
次のように行なわれる。共通部ＮによってＢＡＡ３０４
一１，３０４−２のそれぞれのカラムが指定され、それ
に登録されているロウアドレスが読み出されゲート３０
５に与えられる。ＴＬＢ３０３によってアドレス変換が
行なわれ変換後の実アドレスＰが与えられるとＰＢがゲ
ート３０５に与えられ３０５−１，３０５−２のどちら
かを選択する。比較器３０６でロウアドレスＰＡとＢＡ
Ａから読み出されたアドレスとが比較され一致すればバ
ッファメモリに求めるデータが貯蔵されていることがわ
かる。このように本発明あってはＢＡＡからのロウアド
レスの読み出し‘まアドレス変換終了を待たず、ＴＬＢ
の参照と並行して行なわれるため速やかにＢＡＡの参照
が行なえる。このために増加するハード量はゲート、比
較器等わずかなものでよい。第３図に示したアドレス分
割については、最も一般的な形式のものを、説明の便宜
上例示したものであって、本発明の実施上の制約条件等
を示すものではない。

例えば、第３図３０１，３０‘こおいて、Ｎ部のビット
数が０であるもの、またＮ部とＬ部およびＮ部とＰ部と
がそれぞれ細かく入り混った形式のものなどについても
本発明は実施され得る。本発明の実施されるアドレス変
換装置において、ＴＬＢおよびＡＡは共にセットアソシ
アテイプ方式であるとする。

即ち、ＴＬＢにおいては、複数個の論理アドレス一美ア
ドレス変換対が、記憶装置の中に行列状に配列されてい
る。任意の変換対がＴＬＢに貯えられるとき、その列番
号は不定議寿ぎき雪鷲樹溝灘られている。

その配列は、バッファ記憶装置におけるデータブロック
の配列と対応したものである。任意のデータブロック（
およびその実アドレス）がＬＭ（およびＡＡ）に貯えら
れるとき、その列番号は不定であるが、その行番号は実
アドレスのＰＢ部およびＮ部により決定される。次に第
２図に示す本発明の実施例について動作および特徴を述
べる。

本発明の内容について、第２図に示す実施例によって説
明する。

第２図は本発明によるアドレス変換装置の構成例を示す
ブロック図であり、機能的には第１図に示すものに相当
するものであるが、ＡＡの部分については記述が省略さ
れていて、４列中１列の構成のみが（即ち第１図中点線
枠内部分に相当するもののみが）示されている。他の列
においてもこれと同じ構成がされる。第２図に示すアド
レス変換装置が、その構成において第１図に示すものと
大きく異なる点は下記の２点であり、この２点が本発明
の核心をなす特徴点でもある。

特徴の第１点は、ＡＡの各列からは、第１図においては
第３図実アドレスのＰＢ部とＮ部とによって決定される
行番号のものが出力される。

即ち１列からは１組の実アドレスが出力されるわけであ
る。それに対して第２図においてはＡＡの各列の中で行
番号のうちのＰＢ部に相当する部分の値を等しくする複
数の行が、それぞれ集合して−段を構成し、各段からそ
れぞれＮ部によって決定される行番号の実アドレスが出
力される。第２図は実アドレスＰＢ部のビット数が１の
場合であり、したがってＡＡの各列はＰＢ部が“０”で
ある行番号のものとＰＢ部が“１”である行番号のもの
とに、上下に２段に分割され、その各段から同時にＮ部
によって選択された行の実アドレスが出力されるのであ
る。一般に、ＰＢ部のビット数がＫである場合、ＡＡの
各列は上下に２Ｋ段の分割され、結局１列当り２Ｋ組の
実アドレスが同時に出力されることになる。特徴の第２
点は、ＡＡから出力された実アドレスは、第１図におい
ては、各々１個の比較器に入力され、そこでＴＬＢから
の出力実アドレスと比較される。

このときのＴＬＢ出力実アドレスは、ＴＬＢの列０又は
列１の出力実アドレスのうち、論理アドレス一致信号に
よって選択された側のものであった。これに対し第２図
においては、ＡＡの出力実アドレスの各々を、ＴＬＢの
列数に等しいだけの比較器に同時に入力し、ＴＬＢ各列
からの出力実アドレスを論理アドレス一徴信号の有無に
かかわらず直ちにＡＡ出力実アドレスと比較するのであ
る。以上に述べた構成上の特徴点とそれに伴う動作につ
いて第２図を参照しながら更に詳細に説明する。

第１図におけるＡＡの１列２３は、第２図では２３０お
よび２３１の上下２段に分割される。

ＡＡの他の列２０〜２２についても同様である。２３川
ま行番号のうちＰＢ部に相当するビットが“０”である
行が貯えられており、２３１には該ビットが“１”であ
る行が貯えられている。

２３０および２３１には、信号線３１を介してプログラ
ムの論理アドレスのうち実アドレスとの共通部分Ｎ部が
与えられ、これによって選択された行の実アドレスが、
２３０から出力されたものは比較器６０および６１へ、
２３１から出力されたものは比較器６２および６３へ入
力される。

ＴＬＢの各列から信号線１ ８０および信号線１８１へ
出力された実アドレスのＰＡ部は、信号線１８０からは
比較器６０，６２へ、信号線１８１からは比較器６１，
６３へ入力されてＡＡ出力実アドレスと比較される。比
較器６０〜６３における実アドレス比較の結果、一致し
た場合は実アドレス一致信号がそれぞれアンドゲート６
４〜６７に与えられる。またＴＬＢ出力実アドレスのＰ
Ｂ部は、信号線１８０からはィンバータ８０およびアン
ドゲート７０およびアンドゲート６６に入力され、信号
線１８１からはィンバータ８１およびアンドゲート７１
およびアンドゲート６７に入力される。ＴＬＢ各列にお
ける論理アドレス一致信号は、信号線１７０からはアソ
ドゲート６４，６６，７０へ信号線１７１からはアンド
ゲート６５，６７，７１へ与えられる。

以上により、アンドゲート６４〜６７では、ＴＬＢで論
理アドレスが一致し、かつその対応する実アドレスがＡ
Ｎ出力実アドレスと一致し、かつそのＡＡ出力実アドレ
スの行番号がＴＬＢ出力実アドレスのＰＢ部に一致する
ものである場合に限り、アンドが成立して出力信号が発
生する。アンドゲート６４〜６７の出力信号はオアゲー
ト９０を介して信号線２６３に出力される。このように
して作成された信号線２６３の内容は、第１図における
信号線２６３の内容とまったく論理的に同一のものであ
ることは明らかである。また信号線５０１こ与えられる
信号の内容についても、ＴＬ８出力実アドレスＰＢ部の
うち、ＴＬＢで論理アドレス一致信号の発生した側のも
のが、アンドゲート７０または７によって選択されるの
であるから、第１図における信号線５０の内容とまった
く同一のものであることは明らかである。第２図に示し
た本発明の実施例について、その動作タイムチャートを
第４図に示す。

最も高速に使用する場合には第４図洲こ示すようにする
ことが可能である。即ち、前記特徴の第１点により、Ｔ
ＬＢとＡＡの行選択は各々同時に開始することが可能と
なるので、第４図洲こ示す動作タイムチャートで動作す
ることが可能となるのであるが、さらに前記特徴の第２
点によりＴＬＢにおける論理アドレスの比較とＡＡにお
ける実アドレスの比較とを同時に行なうことが可能とな
り、結局本発明により、アドレス変換動作は第４図１｝
から第４図【３はで高速化されるのである。これは動作
所要時間をほぼ半減させるものであり、バッファ読み出
し時間やマシンサイクルタイムの短縮に寄与するところ
は多大である。

【図面の簡単な説明】

第１図は従来のアドレス変換装置の構成例を示すブロッ
ク図である。 第１図において、１はＴＬＢ、２はＡＡを示す。第２図
は本発明によるアドレス変換装置の構成例を示すブロッ
ク図である。 第２図においても、１はＴＬＢ、２はＡＡを示すが、Ａ
Ａについては第１図中の点線枠内で示した部分に相当す
る分のみが描かれ、他は省略されている。第３図は、第
１図および第２図のアドレス変換装置におけるアドレス
変換動作の概念を示すブロック図である。 ３０１は論理アドレス、３０２は実アドレス、３０３は
ＴＬＢ、３０４はＢＡＡを示す。第４図はアドレス変換
動作を示すタイムチャートであり、｛１）は従来のアド
レス変換装置による場合、｛２｝は従来のアドレス変換
装置において特殊なアドレス方式の場合または本発明の
一部を実施したアドレス変換装置の場合、【３雌本発明
を実施したアドレス変換装置の場合である。 牙‘囚 オ２風 オＪ図 オ４四

Claims (1)

【特許請求の範囲】
1. １ 仮想アドレス部と実アドレス部とからなる被変換ア
   ドレスを実アドレスに変換するとともに当該実アドレス
   に対応するデータがバツフアメモリに格納されているか
   どうかを判定する装置において、被変換アドレスの仮想
   アドレスの一部により読み出される仮想アドレスと実ア
   ドレスの変換対を格納するテーブルと、読み出された仮
   想アドレスと当該被変換アドレスの一部とを比較する第
   １の比較手段と、前記実アドレス部により検索され、バ
   ツフアメモリに格納されているデータに関するアドレス
   を格納するアドレスアレイと、アドレスアレイから読み
   出されたアドレスと前記実アドレスを比較する第２の比
   較手段と、前記第１の比較手段の出力により前記第２の
   比較手段をゲートするゲート手段を備えたことを特徴と
   するアドレス変換装置。