JPS6360427B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は情報処理システムに関し、特に論理ア
ドレスを物理アドレスに変換しつつメモリアクセ
ス処理を行なうために、２種類のアドレス変換テ
ーブル類をもうけた情報処理システムに関する。

仮想記憶方式を採用する情報処理システムにお
いては、論理アドレスを物理アドレスに変換する
ためのアドレス変換テーブルおよび必要に応じ、
アドレス変換テーブルの一部の写しを保持し高速
にアクセス可能なアドレス変換索引バツフアをも
うけ、アドレス変換処理を行なつている。そして
複数の処理ユニツトがメモリを共有して処理を進
める、例えばマルチプロセツサシステム等におい
て仮想記憶方式を採用する場合、各処理ユニツト
が同一のアーキテクチヤを有するものであれば同
一形式のアドレス変換テーブル類を使用してアド
レス変換処理を行なうことができる。ところが近
年、大量のデータをまとめて処理する機能をそな
えた、いわゆるベクトルプロセツサ（アレイプロ
セツサとも称される）を一般の汎用プロセツサと
協同して動作させるシステムが出現しつつある。
このような、異質の機能を有するプロセツサ同士
が同一のアドレス変換機構をそなえて併行動作す
ることは後述するように必ずしも効率的な方法で
はない。いま、離散的なデータ（スカラーデー
タ）を扱うスカラ−プロセツサ部分（SU）と、
連続的なひとかたまりのデータ（ベクトルデー
タ）を扱うベクトルプロセツサ部分（VU）とか
らなる情報処理装置について、アドレス変換方法
を考察するとSUは汎用計算機の中央処理装置
（CPU）に相当し、高度の動的アドレス変換
（DAT）技術が用いられる。第１図はよく知られ
ている動的アドレス変換機構の１例であり、図中
１は論理アドレス、２は物理アドレス、３はセグ
メントテーブル（ST）、４はページテーブル
（PT）、５は論理アドレス内のセグメント部、６
は論理アドレス内のページ部、７は変位部であ
る。第１図において、まずセグメント部５の内容
によりセグメントテーブル（ST）３を読出し、
セグメントテーブル（ST）３の内容により次に
使用すべきページテーブル（PT）４の先頭アド
レスを決定する。そして、ページ部６の内容によ
り上記決定されたページテーブル（PT）４内の
エントリにアクセスし、物理アドレスの上位部分
を求めるようにする。

変位部７は論理アドレスと物理アドレスとで同
一となるようにされており、論理アドレスの変位
部７をそのまま物理アドレスの変位部とし、上記
ページテーブル（PT）４から読出したアドレス
と結合して、所望の物理アドレスを得るようにす
る。ここで、 SUのDATについて、アドレス変換に要するテ
ーブル類の大きさをざつと考えてみる。セグメン
トテーブル（ST）は各セグメントに属するペー
ジテーブル（PT）の先頭番地を主な内容として
示しているが、仮に１セグメント当り4B（バイ
ト）としても4Kセグメントに対しては16KB必要
である。またページテーブル（PT）はそのセグ
メント内の各ページに対応した物理アドレスを主
な内容として示しているが、仮に１ページ当り
4Bとしても256ページに対しては1KB必要とな
る。仮に単純に4Kセグメント分のページテーブ
ルを考えると1KB×4K＝4MBものページテーブ
ル用メモリが必要となつてしまう。現実には必要
とされるセグメントテーブル、ページテーブルの
みがメモリ上におかれ、最適に管理されるのであ
るが、それでも多量のメモリが必要であり、また
管理制御も複雑となる。更にはアドレス変換を高
速に行なう為のハード機構も大きなものとなつて
いる。

一方、VUのDATについて考えてみるに、前
述のSUのDATと同様のDAT機構をとつたとす
ると、仮に最大限SUの資源を利用する為に同じ
ものを利用したとしても、多量のアクセスに対し
ては無力である。アドレス変換用ハードを何倍か
設けたとしても変換の為に性能を落としてしま
う。すなわち、VUは多量のベクトルデータを高
速に処理するものであり、SUとは独立でかつ高
性能のメモリアクセス系を用意せねばならず、こ
のようなVUのメモリアクセスに対しては比較的
簡単なアドレス変換システムの適用が望まれる。
SUにおけるような複雑高度なDATでは、高速か
つ多量のVUのメモリアクセスに対して、DAT
に要する物量が膨大となり、DATによる遅れも
大きく、効率的に対処できないからである。

上記したように、SUとVUのそれぞれのDAT
機構は異なるものとすることが望まれるが、一方
SUのプログラムとVUのプログラムは共通のメ
モリをアクセスしつつ処理を進めメモリ上でデー
タを参照し合うケースも生ずるので、両者におけ
る異なるDAT機構においても論理アドレスと実
アドレスの対応を一致させる技術が必要とされ
る。

本発明は上記SUとVUの如く、処理するデー
タ量の大きさが異なる処理ユニツトが共通のメモ
リをアクセスしつつ処理を行なうシステムにおい
て、各々の処理ユニツトが効率的にアドレス変換
を行ない得るようにすることを目的とし、そのた
め本発明は、第１の処理ユニツトと第２の処理ユ
ニツトがもうけられ、命令のオペレーシヨン種別
に応じて上記いずれかの処理ユニツトが動作する
よう構成され、かつ論理アドレスを物理アドレス
に変換しつつメモリアクセス処理を行なう情報処
理システムにおいて、Ｍ個（Ｍは複数）の論理ア
ドレス部分を対応する物理アドレス部分に変換す
る第１のアドレス変換テーブル類と、該第１のア
ドレス変換テーブル類により変換処理される最小
論理アドレス部分単位より大きい部分単位を有す
るＮ個（Ｎは複数）の論理アドレス部分を対応す
る物理アドレス部分に変換する第２のアドレス変
換テーブル類とをもうけ、上記オペレーシヨン種
別に応じて上記対応する処理ユニツトはあらかじ
め定められた上記いずれか一方のアドレス変換テ
ーブル類を参照してアドレス変換を行なうことを
特徴とする。

以下、本発明を図面により説明する。第２図は
本発明が適用される情報処理装置の構成例であり
図中、１０はメモリ、１１はデータ処理部、１２
は命令制御部、１３はスカラ演算部、１４はベク
トル演算部である。命令制御部１２はメモリ１０
から命令を読出して、スカラ演算部１３とベクト
ル演算部１４の両者にオペレーシヨンの指示を与
える。スカラ演算部１３とベクトル演算部１４は
互いに独立に演算処理を行ない、必要に応じて他
演算部のメモリ上の処理データを参照したり実行
順序の同期をとつたりして処理を進めていくよう
にされる。

ここで、スカラ演算部１３は実施例においては
第１図図示のDAT機構を使用してアドレス変換
処理を行なう。一方、ベクトル演算部１４は、第
３図に示す本発明による実施例のDAT機構の一
部を使用してアドレス変換処理を行なう。第３図
において、２０は論理アドレス、２１は物理アド
レス、２２は変換テーブル、２３はセクシヨンと
称する論理アドレス部分、２４は変位部であり論
理アドレスと物理アドレスとで同一値を有する部
分である。すなわち第１図には３個の論理アドレ
ス部分と２個の変換テーブル類、第３図には２個
の論理アドレス部分と１個の変換テーブルとが示
されている。第１図および第３図から明らかなよ
うにスカラ演算部１３が扱う最小論理アドレス部
分単位はページであり、該ページは4KBから成
つており、一方ベクトル演算部１４が扱う最小論
理アドレス部分単位はセクシヨンであり、該セク
シヨンは1MBからなつている。つまり、１セク
シヨンは256ページ分の大きさを有している。

第１図、第３図において、セグメントテーブル
３、ページテーブル４および変換テーブル２２は
いずれもメモリ１０上に保持されており、アドレ
ス変換を行なうときはメモリ１０からテーブル内
の必要なエントリを読出してきて変換処理を行な
う。なお、第４図にて後述するように、上記テー
ブル類のエントリの一部の写しをデータ処理部１
１に保持しておくことにより、メモリ１０へのア
クセスを行なわずに、高速にアドレス変換を行な
うことができる。

第４図は、本発明による実施例の動的アドレス
変換機構を総合的に示す図であり、図中３，４と
２２は第１図、第３図の同一番号のものと同一
物、３０は論理アドレスレジスタであり第１図の
１と第３図の２０をまとめて表わしたもの、３１
は変換後の物理アドレスを保持する物理アドレス
レジスタであり第１図の２と第３図の２１をまと
めて表わしたもの、３２は命令レジスタ、３３は
命令のオペレーシヨン部、３４は命令のオペラン
ドアドレス部、３５はデコード回路、３６は第１
のアドレス変換索引バツフアでありスカラ演算部
からのメモリアクセス時に参照されるもの、３７
は第２のアドレス変換索引バツフアでありベクト
ル演算部からのメモリアクセス時に参照されるも
の、３８はデコード回路出力ゲートであり当該命
令がスカラ演算部に関するものか、ベクトル演算
部に関するものかを判定し出力するもの、３９〜
４２は当該命令がスカラ演算部に関するものであ
るとき制御されるゲート、４３〜４６は当該命令
がベクトル演算部に関するものであるとき制御さ
れるゲート、４７は論理アドレス３０内のページ
部とセグメントテーブル３内のページ先頭アドレ
スを結合しページテーブル４をアクセスするため
のゲート、４８は論理アドレス３０内のセグメン
ト部とページ部とにより第１のアドレス変換索引
バツフア３６をアクセスするためのゲート、４９
はページテーブル４の内容または第１のアドレス
変換索引バツフア３６の内容のいずれかを物理ア
ドレスとして取込むためのゲート、５０は変換テ
ーブル２２の内容または第２のアドレス変換索引
バツフア３７の内容のいずれかを物理アドレスと
して取込むためのゲートである。

第４図において、セグメントテーブル３、ペー
ジテーブル４および変換テーブル２２が第２図図
示のメモリ１０に保持され、その他はデータ処理
部１１に存在するものと考えてよい。

第４図の動作は以下の通りである。命令レジス
タ３２のオペレーシヨン部３３をデコード回路３
５によりデコードした結果、当該命令がスカラ演
算部に関するものであれば、ゲート３８の正出力
がオン状態となる。これにより、まずゲート３
９を制御して、論理アドレスのセグメント部、ペ
ージ部に対応する物理アドレスがアドレス変換索
引バツフア３６に存在するかどうか調べるために
該アドレス変換索引バツフアをアクセスする。
（図示ａ）アドレス変換索引バツフア３６に対応
する物理アドレスが存在すれば、これをゲート４
９を通して物理アドレスレジスタ３１の上位ビツ
ト部にセツトする。（図示ｂ）このとき同時に論
理アドレスレジスタ３０の変位部を物理アドレス
レジスタ３１の下位ビツト部にセツトする。

なお、第４図においては理解を容易にするため
に、論理アドレスのセグメント部およびページ部
の内容によりアドレス変換索引バツフア３６にア
クセスし、アドレス変換索引バツフア３６から読
出した物理アドレスを直接、物理アドレスレジス
タ３１にセツトするように図示しているが、実際
には、例えば論理アドレスのセグメント部と物理
アドレスの上位部の対をアドレス変換索引バツフ
ア３６に格納しておき、論理アドレスのページ部
にもとづいて該アドレス変換索引バツフア３６の
内容を読出し、読出した上記セグメント部と論理
アドレスレジスタ３０のセグメント部を比較し両
者が一致していれば同時に読出した物理アドレス
上位部を物理アドレスレジスタ３１にセツトする
ようにしている。このアドレス変換索引バツフア
は、一般にTLB（Translation lookaside
Buffer）としてよく知られているものである。

一方、アドレス変換索引バツフア３６に対応す
る物理アドレスが存在しないとき、メモリ１０に
アクセスし第１図の説明で述べた如く、セグメン
トテーブル３、ページテーブル４を読出し、セグ
メント部およびページ部に対応する物理アドレス
を得て、物理アドレスレジスタ３１の上位部にセ
ツトする。物理アドレスレジスタの下位部には上
記と同様に論理アドレスレジスタ３０の変位部の
内容をセツトする。また、このときページテーブ
ル４から求めた物理アドレスを新たに、アドレス
変換索引バツフア３６に登録しておくようにす
る。（図示ｃ） 次に、命令レジスタ３２のオペレーシヨン部３
３をデコード回路３５によりデコードした結果当
該命令がベクトル演算部に関するものであればゲ
ート３８の否定出力がオン状態となる。これに
より、まずゲート４３を制御して論理アドレスの
セクシヨン部に対応する物理アドレスがアドレス
変換索引バツフア３７に存在するかどうか調べる
ために該アドレス変換索引バツフア３７にアクセ
スする。（図示ａ） アドレス変換索引バツフア３７に対応する物理
アドレスが存在すれば、これをゲート５０を通し
て物理アドレスレジスタ３１の上位ビツト部にセ
ツトする。（図示ｂ）このとき同時に、論理アド
レスレジスタ３０の変位部を物理アドレスレジス
タ３１の下位ビツト部にセツトする。なお、アド
レス変換索引バツフア３７も、先に述べたアドレ
ス変換索引バツフア３６と同様に、一部の論理ア
ドレスのみを保持するようにしているため、セク
シヨン部の一部のビツトを物理アドレスと対にし
て該アドレス変換索引バツフアに格納しておき、
セクシヨン部の残りのビツトで該アドレス変換索
引バツフアにアクセスするようにしている。一方
アドレス変換索引バツフア３７に、対応する物理
アドレスが存在しないとき、メモリ１０にアクセ
スし、論理アドレスのセクシヨン部の内容にもと
づいて変換テーブル２２から物理アドレスを読出
す。読出した物理アドレスは物理アドレスレジス
タ３１の上位部にセツトするとともに、アドレス
変換索引バツフア３７へ新たに登録する。（図示
ｃ）物理アドレスレジスタ３１の下位部には上記
と同様に論理アドレスレジスタ３０の変位部の内
容をセツトする。

次に第５図は、注目するメモリ領域について、
第１のアドレス変換テーブル類（実施例における
セグメントテーブル３、ページテーブル４）で指
定されるアドレスと第２のアドレス変換テーブル
類（実施例における変換テーブル２２）で指定さ
れるアドレスをそろえて、共通領域をアクセスす
るようにする１例を説明する図である。

第５図ｂの変位ｄは、第５図ａのページｂと変
位ｃを結合したものに等しく、また第５図ａのペ
ージテーブルの内容ｆは第５図ｂの変換テーブル
の内容ｅと変位ｄの上位部ｂとを結合したものに
等しい。したがつて、第５図ａのページテーブル
の内容を図式化すれば第６図のようになる。すな
わち、１ページテーブルの256エントリー内の物
理アドレスは全て同一の値を有する。

このように、スカラプロセツサ部分（SU）に
おいてページテーブル（PT）の物理アドレスを
セグメントで扱われる大きさのメモリ境界から連
続領域にて指定し、セグメントの最初のページに
対応する物理アドレスを、ベクトルプロセツサ部
分（VU）における同じセクシヨンの物理アドレ
スとすることにより、SUとVUが共通にアクセ
スする部分についてはメモリを一致させることが
可能となる。なお、共通にアクセスすることのな
い部分については、独立であつてよく、各々のア
ドレス変換によつて指定された物理アドレスが重
複しないかぎり、どのような対応関係をもつてい
てもよい。

上記したように、本発明によれば最小論理アド
レス部分単位の異なる２種類のアドレス変換テー
ブル類をもうけ、オペレーシヨン種別等に応じて
いずれかのアドレス変換テーブル類を使用するよ
うにしたので、処理するデータ量の大きさの異な
る複数の処理ユニツトが共通のメモリをアクセス
しつつ処理を行なうシステムにおいて、各処理ユ
ニツトのアドレス変換処理による処理能力の低下
を招くことなく、効率よく処理することができ
る。

更には複数種のアドレス変換機構をもち各々が
最適の動作をしうる情報処理システムの実現が可
能となつた。

【図面の簡単な説明】

第１図は動的アドレス変換機構の１例、第２図
は本発明が適用される情報処理装置の構成例、第
３図は本発明による実施例の動的アドレス変換機
構の一部、第４図は本発明による実施例の動的ア
ドレス変換機構を総合的に示す図、第５図は第１
および第２のアドレス変換テーブル類により共通
領域をアクセスするようにする１例を説明する図
第６図は第５図の例におけるページテーブルの
内容を図式化したものである。第４図において、
３はセグメントテーブル、４はページテーブル、
２２は変換テーブル、３０は論理アドレスレジス
タ、３１は物理アドレスレジスタ、３２は命令レ
ジスタ、３６と３７はアドレス変換索引バツフア
である。

Claims (1)

1. 【特許請求の範囲】 １ 第１の処理ユニツトと第２の処理ユニツトが
   もうけられ、命令のオペレーシヨン種別に応じて
   上記いずれかの処理ユニツトが動作するよう構成
   され、かつ論理アドレスを物理アドレスに変換し
   つつメモリアクセス処理を行なう情報処理システ
   ムにおいて、 論理アドレスの内、物理アドレスと同一値を有
   する下位部を除く上位部の論理アドレス部分を対
   応する物理アドレス部分に変換する第１のアドレ
   ス変換テーブル機構と、 論理アドレスの内、物理アドレスと同一値を有
   する下位部の大きさが、該第１のアドレス変換テ
   ーブル機構により変換処理される論理アドレスの
   対応下位部より大きい論理アドレスに関して、当
   該論理アドレスの内、物理アドレスと同一値を有
   する下位部を除く上位部の論理アドレス部分を対
   応する物理アドレス部分に変換する第２のアドレ
   ス変換テーブル機構とをもうけ、 上記オペレーシヨン種別に応じて上記対応する
   処理ユニツトはあらかじめ定められた上記いずれ
   か一方のアドレス変換テーブル機構を参照してア
   ドレス変換を行なうことを特徴とする情報処理シ
   ステム。 ２ 上記第１のアドレス変換テーブル機構の内容
   の一部の写しを保持する第１のアドレス変換索引
   バツフアと、 上記第２のアドレス変換テーブル機構の内容の
   一部の写しを保持する第２のアドレス変換索引バ
   ツフアをもうけ、 上記第１または第２のアドレス変換索引バツフ
   アに変換すべき論理アドレスに対応する物理アド
   レスが存在するとき、上記第１または第２のアド
   レス変換テーブル機構を参照することなく、当該
   第１または第２のアドレス変換索引バツフアを参
   照してアドレス変換を行なうことを特徴とする特
   許請求の範囲第１項記載の情報処理システム。 ３ 上記第１および第２のアドレス変換テーブル
   機構に同一論理アドレスを与えたとき同一物理ア
   ドレスが得られるように上記第１および第２のア
   ドレス変換テーブル機構に値を設定せしめること
   により、上記第１のアドレス変換テーブル機構に
   もとづくオペランドアクセスと、上記第２のアド
   レス変換テーブル機構にもとづくオペランドアク
   セスが共通のメモリ領域をアクセスするようにし
   たことを特徴とする特許請求の範囲第１項または
   第２項記載の情報処理システム。