JPH0193831A - 仮想計算機のオペランドアクセス制御方式 - Google Patents
仮想計算機のオペランドアクセス制御方式Info
- Publication number
- JPH0193831A JPH0193831A JP62250995A JP25099587A JPH0193831A JP H0193831 A JPH0193831 A JP H0193831A JP 62250995 A JP62250995 A JP 62250995A JP 25099587 A JP25099587 A JP 25099587A JP H0193831 A JPH0193831 A JP H0193831A
- Authority
- JP
- Japan
- Prior art keywords
- operand
- access
- control
- register
- domain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 14
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
本発明は、実計算機上で仮想針７Ｘ機を走行せしめるた
めの制御プログラムが、仮想計算機上のプログラムの命
令のオペランドによって指示される主記憶のアドレスに
アクセスする場合の制御方式に関し、 ＳＳ形式の命令における第１オペランドと第２オペラン
ドのアクセス制御を独立的に高速で行なえる方式を実現
することを目的とし、仮想計算機上のプログラムから制
御プログラムへ制御が移る際に該仮想計算機の主記憶へ
のアクセス制御情報を保持するためのレジスタと、制御
プログラムが該レジスタにアクセスする手段と、該レジ
スタあるいはその内容を個別に指定するタグ情報を保持
する手段と、ＳＳ形式の命令における主記憶へのアクセ
スに際して、該命令の第１オペランドのアドレスと第２
オペランドのアドレスとを前記タグ情報を用いて個別に
制御する手段とを設けることにより構成する。
めの制御プログラムが、仮想計算機上のプログラムの命
令のオペランドによって指示される主記憶のアドレスに
アクセスする場合の制御方式に関し、 ＳＳ形式の命令における第１オペランドと第２オペラン
ドのアクセス制御を独立的に高速で行なえる方式を実現
することを目的とし、仮想計算機上のプログラムから制
御プログラムへ制御が移る際に該仮想計算機の主記憶へ
のアクセス制御情報を保持するためのレジスタと、制御
プログラムが該レジスタにアクセスする手段と、該レジ
スタあるいはその内容を個別に指定するタグ情報を保持
する手段と、ＳＳ形式の命令における主記憶へのアクセ
スに際して、該命令の第１オペランドのアドレスと第２
オペランドのアドレスとを前記タグ情報を用いて個別に
制御する手段とを設けることにより構成する。
［産業上の利用分野］
本発明は、実計算機上で仮想計算機を走行せしめるため
の制御プログラムが、仮想計算機上のプログラムの命令
のオペランドによって指示される主記憶のアドレスにア
クセスする場合の制御方式に関し、特に、ＳＳ形式の命
令における第１オペランドと第２オペランドのアクセス
制御を独立的に高速で行なえる方式に係る。
の制御プログラムが、仮想計算機上のプログラムの命令
のオペランドによって指示される主記憶のアドレスにア
クセスする場合の制御方式に関し、特に、ＳＳ形式の命
令における第１オペランドと第２オペランドのアクセス
制御を独立的に高速で行なえる方式に係る。
［従来の技術］
仮想計算機システムにおいて、仮想計算機を実計算機上
で走行せしめるときは、各仮想計算機の管理プログラム
（ＯＳ）が、仮想計算機内の制御を行なっているが異な
る仮想計算機間の通信や、仮想計算機への実計算機の割
り当てなどの制御は各仮想計算機の管理プログラムとは
別個に存在する制御プログラム（ｃｐ）によって行なわ
れる。
で走行せしめるときは、各仮想計算機の管理プログラム
（ＯＳ）が、仮想計算機内の制御を行なっているが異な
る仮想計算機間の通信や、仮想計算機への実計算機の割
り当てなどの制御は各仮想計算機の管理プログラムとは
別個に存在する制御プログラム（ｃｐ）によって行なわ
れる。
制御プログラムはその性格上、主記憶の仮想計算機の領
域に頻繁にアクセスする必要を生ずる。
域に頻繁にアクセスする必要を生ずる。
従って、制御プログラムが主記憶の仮想計算機の領域に
高速にアクセスし得ることがシステムの性能を向上させ
る上で重要となる。
高速にアクセスし得ることがシステムの性能を向上させ
る上で重要となる。
主記憶にアクセスするためのアドレス構成は、指定され
たペースレジスタの内容と指定されたインデックスレジ
スタの内容と、与えられたディスプレイスメントの値と
からなり、これらを加算した値（実効アドレス）から主
記憶上の実アドレスをアドレス変換機ｆ１１（ＤＡＴ）
によって求めるという方式が採られている。
たペースレジスタの内容と指定されたインデックスレジ
スタの内容と、与えられたディスプレイスメントの値と
からなり、これらを加算した値（実効アドレス）から主
記憶上の実アドレスをアドレス変換機ｆ１１（ＤＡＴ）
によって求めるという方式が採られている。
従来、制御プログラムが仮想計算機上のオペランド（本
明細書においては、仮想計算機が持つ論理ＣＰＵが発行
する命令のオペランドのことを仮想計算機上のオペラン
ドとも言う ）にアクセスする速度の高速化の方式とし
て、以下に −述べる方式を採るものがあった。
明細書においては、仮想計算機が持つ論理ＣＰＵが発行
する命令のオペランドのことを仮想計算機上のオペラン
ドとも言う ）にアクセスする速度の高速化の方式とし
て、以下に −述べる方式を採るものがあった。
すなわち、複数のペースレジスタ（例えばペースレジス
タ０〜１５ ）に対応するタグ０〜１５を設け、制御プ
ログラムがオペランドアドレスの計算に用いたペースレ
ジスタに対応するタグが立っている場合には、該オペラ
ンドアクセスは仮想計算機上へのアクセスであるとする
ものである。
タ０〜１５ ）に対応するタグ０〜１５を設け、制御プ
ログラムがオペランドアドレスの計算に用いたペースレ
ジスタに対応するタグが立っている場合には、該オペラ
ンドアクセスは仮想計算機上へのアクセスであるとする
ものである。
そして、最も新しくディスパッチされた仮想計算機上で
のＤＡＴのオン、オフを保持するレジスタが設けられて
おり、制御プログラムが仮想計算機上のオペランドをア
クセスする場合、該レジスタの内容を用いてハードウェ
アが自動的にＤＡＴのオンオフを制御していた。
のＤＡＴのオン、オフを保持するレジスタが設けられて
おり、制御プログラムが仮想計算機上のオペランドをア
クセスする場合、該レジスタの内容を用いてハードウェ
アが自動的にＤＡＴのオンオフを制御していた。
［発明が解決しようとする問題点］
上述したような従来の仮想計算機のオペランドアクセス
制御方式は、タグ情報を用いて、アドレス変換機構（Ｄ
ＡＴ）をハードウェアが自動−的に制御することにより
、制御プログラムが仮想計算機のオペランドに高速度で
アクセスすることを可能にするものであった。
制御方式は、タグ情報を用いて、アドレス変換機構（Ｄ
ＡＴ）をハードウェアが自動−的に制御することにより
、制御プログラムが仮想計算機のオペランドに高速度で
アクセスすることを可能にするものであった。
しかし、この方式においては制御プログラムが仮想計算
機のオペランドにアクセスする場合の、論理アドレスの
実アドレスへの変換以外のアクセス制御環境、すなわち
、アドレス空間、アドレスモード、ＰＥＲｉＩＩＪ御、
キー保護、低アドレス保護などに係るプログラム状態語
（ＰＳＷ）や各種制御レジスタの設定については制御プ
ログラム自身が行なわれなければならないので、これに
要する処理時間が処理速度を低下せしめるといういう問
題点があった。
機のオペランドにアクセスする場合の、論理アドレスの
実アドレスへの変換以外のアクセス制御環境、すなわち
、アドレス空間、アドレスモード、ＰＥＲｉＩＩＪ御、
キー保護、低アドレス保護などに係るプログラム状態語
（ＰＳＷ）や各種制御レジスタの設定については制御プ
ログラム自身が行なわれなければならないので、これに
要する処理時間が処理速度を低下せしめるといういう問
題点があった。
また、ＳＳ形式命令の場合、該命令の第１オペランド生
成に用いたペースレジスタに対応するタグによって、第
１オペランドと第２オペランドの両方のアドレスが同時
に制御されるので、アクセス方法についての融通性に欠
けるという問題点があった。
成に用いたペースレジスタに対応するタグによって、第
１オペランドと第２オペランドの両方のアドレスが同時
に制御されるので、アクセス方法についての融通性に欠
けるという問題点があった。
本発明は、このような従来の問題点に鑑み、制御プログ
ラムが自らのアクセス環境（ＰＳＷ、制御レジスタ等）
を設定し直すことを必要とせず、従って、実計算機を割
り当てられて走行中の仮想計算機〈以下ドメインとも言
う）のオペランドに高速にアクセスすることが可能であ
って、また、第１オペランドと第２オペランドとの実ア
ドレスへの変換を独立的に行なうことの可能な制御方式
を提供することを目的としている。
ラムが自らのアクセス環境（ＰＳＷ、制御レジスタ等）
を設定し直すことを必要とせず、従って、実計算機を割
り当てられて走行中の仮想計算機〈以下ドメインとも言
う）のオペランドに高速にアクセスすることが可能であ
って、また、第１オペランドと第２オペランドとの実ア
ドレスへの変換を独立的に行なうことの可能な制御方式
を提供することを目的としている。
［問題点を解決するための手段］
本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。すなわち、本発明は、実
計算機上で仮想計算機を走行せしめるための制御プログ
ラムが、仮想計算機上のプログラムの命令のオペランド
によって指示される主記憶のアドレスにアクセスする場
合の制御方式であって、 仮想計算機上のプログラムから制御プログラムへ制御が
移る際に該仮想計Ｘ機の主記憶へのアクセス制御情報を
保持するためのレジスタと、制御プログラムが該レジス
タにアクセスする手段と、該レジスタあるいはその内容
を個別に指定するタグ情報を保持する手段と、ＳＳ形式
の命令における主記憶へのアクセスに際して、該命令の
第１オペランドのアドレスと第２オペランドのアドレス
とを前記タグ情報を用いて個別に制御する手段とを設け
た仮想計算機のオペランドアクセス制御方式である。
載した手段により達成される。すなわち、本発明は、実
計算機上で仮想計算機を走行せしめるための制御プログ
ラムが、仮想計算機上のプログラムの命令のオペランド
によって指示される主記憶のアドレスにアクセスする場
合の制御方式であって、 仮想計算機上のプログラムから制御プログラムへ制御が
移る際に該仮想計Ｘ機の主記憶へのアクセス制御情報を
保持するためのレジスタと、制御プログラムが該レジス
タにアクセスする手段と、該レジスタあるいはその内容
を個別に指定するタグ情報を保持する手段と、ＳＳ形式
の命令における主記憶へのアクセスに際して、該命令の
第１オペランドのアドレスと第２オペランドのアドレス
とを前記タグ情報を用いて個別に制御する手段とを設け
た仮想計算機のオペランドアクセス制御方式である。
［作 用］
上述した手段において、実計算機上で走行中の仮想計算
機のプログラム（ドメイン）がら、制御プログラムに制
御が移行する際に、ドメイン上でのアクセス環境、すな
わち、ＤＡＴ状官、アドレス空間、アドレスモード、キ
ー、ＰＥＲ制御ビット、低下アドレス保護制御ビット、
ホスト状態などのアクセス制御情報を、そのために設け
たレジスタに保持し、タグがマツチしたときには、該レ
ジスタの内容を用いて、自動的にドメイン上のオペラン
ドアクセスを行なう。
機のプログラム（ドメイン）がら、制御プログラムに制
御が移行する際に、ドメイン上でのアクセス環境、すな
わち、ＤＡＴ状官、アドレス空間、アドレスモード、キ
ー、ＰＥＲ制御ビット、低下アドレス保護制御ビット、
ホスト状態などのアクセス制御情報を、そのために設け
たレジスタに保持し、タグがマツチしたときには、該レ
ジスタの内容を用いて、自動的にドメイン上のオペラン
ドアクセスを行なう。
これにより、制御プログラムはＰＳＷや制御レジスタ等
のアクセス環境を再設定することなく、高速にドメイン
上のオペランドにアクセスできる。
のアクセス環境を再設定することなく、高速にドメイン
上のオペランドにアクセスできる。
また、ドメインの第１オペランドに係るタグマツチの検
出と、第２オペランドに係るタグマツチの検出とを別個
に行なうことができるので融通性のある処理が可能とな
り、例えば、制御プログラムがドメイン上のオペランド
と制御プログラム便域とに同時にアクセスするような処
理も行なえる。
出と、第２オペランドに係るタグマツチの検出とを別個
に行なうことができるので融通性のある処理が可能とな
り、例えば、制御プログラムがドメイン上のオペランド
と制御プログラム便域とに同時にアクセスするような処
理も行なえる。
［実施例コ
第１図は本発明の一実施例のドメインアクセス制御レジ
スタの構成の例を示す図であって、１〜３はアンドゲー
ト、４はドメインアクセス制御レジスタを表している。
スタの構成の例を示す図であって、１〜３はアンドゲー
ト、４はドメインアクセス制御レジスタを表している。
同図においてＶＭはドメイン状態を示す信号であり、Ｈ
ＰＶは制御プログラム状態を示す信号である。ドメイン
アクセス制御レジスタ４にはドメイン状態での各種のア
クセス制御情報が保持され、また、制御プログラムが任
意の値を、後述する゛命令によりロードすることが可能
である。
ＰＶは制御プログラム状態を示す信号である。ドメイン
アクセス制御レジスタ４にはドメイン状態での各種のア
クセス制御情報が保持され、また、制御プログラムが任
意の値を、後述する゛命令によりロードすることが可能
である。
制御プログラム状ｆｉ（ＨＰＶ）で、かつ、タグマツチ
があるときは、ドメインアクセス制御レジスタ４の内容
によって該当するアクセスが制御され、ドメイン状ｆｌ
（Ｖ Ｍ ）では、ＰＳＷ、制御レジスタなどの内容
でアクセスが制御される。
があるときは、ドメインアクセス制御レジスタ４の内容
によって該当するアクセスが制御され、ドメイン状ｆｌ
（Ｖ Ｍ ）では、ＰＳＷ、制御レジスタなどの内容
でアクセスが制御される。
前述したように本実施例においては、制御プログラム状
ａ（ＨＰＶ）で走行する制御プログラムが、ドメインア
クセス制御レジスタ４の内容に自由にアクセスする手段
として、ｒ ＬＯＡＤＤＡＣ命令Ｊ ｒｓＴＯＲＥ
ＤＡＣ命令」が用意されている。
ａ（ＨＰＶ）で走行する制御プログラムが、ドメインア
クセス制御レジスタ４の内容に自由にアクセスする手段
として、ｒ ＬＯＡＤＤＡＣ命令Ｊ ｒｓＴＯＲＥ
ＤＡＣ命令」が用意されている。
第２図はこのようなドメインアクセス制御レジスタ（Ｄ
Ａ Ｃ’）への命令によるアクセスについて説明する
図であって、５．６はアンドゲート、７はノアゲート、
８はドメインアクセス制御レジスタ（Ｄ Ａ Ｃ）を表
している。
Ａ Ｃ’）への命令によるアクセスについて説明する
図であって、５．６はアンドゲート、７はノアゲート、
８はドメインアクセス制御レジスタ（Ｄ Ａ Ｃ）を表
している。
同図において、ドメイン状態（ＶＭ）から制御プログラ
ム状態（ＨＰＶ）に切り替わったとき、ドメインアクセ
ス制御レジスタ８には、前述のように、ドメインアクセ
ス制御情報が保持される。そして、制御プログラム状態
では、ＬＯＡＤ ＤＡＣ命令の実行のためのマイクロ
プログラムによって５ＥＴ−ＤＡＣ信号が上げられ、デ
ータバス（ＤＡＴＥ−ＢＵＳ）よりドメインアクセス制
御レジスタ８に情報のロードを行なう。
ム状態（ＨＰＶ）に切り替わったとき、ドメインアクセ
ス制御レジスタ８には、前述のように、ドメインアクセ
ス制御情報が保持される。そして、制御プログラム状態
では、ＬＯＡＤ ＤＡＣ命令の実行のためのマイクロ
プログラムによって５ＥＴ−ＤＡＣ信号が上げられ、デ
ータバス（ＤＡＴＥ−ＢＵＳ）よりドメインアクセス制
御レジスタ８に情報のロードを行なう。
第３図はタグマツチの検出の動作の例を示すタイムチャ
ートである。
ートである。
本例はオペランドアドレス計算の流れとオペランドアド
レスアクセスの流れが異なっている場合について示して
いる。
レスアクセスの流れが異なっている場合について示して
いる。
同図に示すようにアドレス計算のフローのＤサイクルで
、ペースレジスタを使用することを示す信号があり、か
つ、ペースレジスタに対応するタグがあり、かつ、ＨＰ
Ｖのとき、ＴＡＧＭＵＣＨＬＡＴＣＨ信号をセットする
。ＡサイクルでＴＡＧ ＭＵＣＨＬＡＴＣＨがついて
いるときには、タグマツチを制御するためのマイクロプ
ログラムの中のＡ−ＤＡＣ−ＣＯＤＥによってＴＡＧ
ＭＵＣＨＩ ＬＡＴＣＨをセットする。また、アド
レスはＷＡＲＩ（ＷＯＲＫＩＮＧ ＡＤＤＲＥＳＳ
ＲＥＳＩＳＴＥＲｌ ）に保持される。その後、オ
ペランドアクセスのフローがきたところで、ＴＡＧ
ＭＵＣＨＩ ＬＡＴＣＨがついていれば、Ａ−ＤＡＣ
−ＣＯＤＥでＴＡＧ ＭＵＣＨを生成し、またＷＡＲ
Ｉの内容でアクセスが行なわれる。アドレス計算と、ア
クセスが同時に行なわれるフローでは、ＴＡＧ ＭＵ
ＣＨＬＡＴＣＨとＡ−ＤＡＣ−ＣＯＤＥでＴＡＧ Ｍ
ＵＣＨを生成することもできる。
、ペースレジスタを使用することを示す信号があり、か
つ、ペースレジスタに対応するタグがあり、かつ、ＨＰ
Ｖのとき、ＴＡＧＭＵＣＨＬＡＴＣＨ信号をセットする
。ＡサイクルでＴＡＧ ＭＵＣＨＬＡＴＣＨがついて
いるときには、タグマツチを制御するためのマイクロプ
ログラムの中のＡ−ＤＡＣ−ＣＯＤＥによってＴＡＧ
ＭＵＣＨＩ ＬＡＴＣＨをセットする。また、アド
レスはＷＡＲＩ（ＷＯＲＫＩＮＧ ＡＤＤＲＥＳＳ
ＲＥＳＩＳＴＥＲｌ ）に保持される。その後、オ
ペランドアクセスのフローがきたところで、ＴＡＧ
ＭＵＣＨＩ ＬＡＴＣＨがついていれば、Ａ−ＤＡＣ
−ＣＯＤＥでＴＡＧ ＭＵＣＨを生成し、またＷＡＲ
Ｉの内容でアクセスが行なわれる。アドレス計算と、ア
クセスが同時に行なわれるフローでは、ＴＡＧ ＭＵ
ＣＨＬＡＴＣＨとＡ−ＤＡＣ−ＣＯＤＥでＴＡＧ Ｍ
ＵＣＨを生成することもできる。
また、第２オペランドアクセスを独立に制御するために
、ＴＡＧ ＭＵＣＨ２ＬＡＴＣＨｌという信号が設け
られており、Ａ−ＤＡＣ−ＣＯＤＨによってセット、タ
グマツチの検出が制御される。
、ＴＡＧ ＭＵＣＨ２ＬＡＴＣＨｌという信号が設け
られており、Ａ−ＤＡＣ−ＣＯＤＨによってセット、タ
グマツチの検出が制御される。
第４図はタグマツチ検出回路の構成の例を示す図であっ
て、９〜１１．２１〜２４はアンドゲート、１２．１３
．１６〜１８はラッチ、１４．１５．１９．２０はタグ
、２５はオア回路を表している。
て、９〜１１．２１〜２４はアンドゲート、１２．１３
．１６〜１８はラッチ、１４．１５．１９．２０はタグ
、２５はオア回路を表している。
同図（ａ）において、タグ１４、タグ１５はマイクロプ
ログラムによるタグであり、タグ１４はオペランドアド
レスを計算するフローのとき、オンにして、タグマツチ
があればラッチ１３をセットする。
ログラムによるタグであり、タグ１４はオペランドアド
レスを計算するフローのとき、オンにして、タグマツチ
があればラッチ１３をセットする。
その後、オペランドをアクセスするフローでタグ１５の
ＤＡＣＣ０ＤＥをオンにして、タグマツチがあれば５Ｅ
Ｌ−ＤＡＣ信号をあげてドメインアクセス制御レジスタ
（Ｄ Ａ Ｃ）を選択する。
ＤＡＣＣ０ＤＥをオンにして、タグマツチがあれば５Ｅ
Ｌ−ＤＡＣ信号をあげてドメインアクセス制御レジスタ
（Ｄ Ａ Ｃ）を選択する。
この構成によれば、オペランド１とオペランド２のタグ
マツチを２つ同時に検出できる。
マツチを２つ同時に検出できる。
第４図（ｂ）の構成においては、オペランド１とオペラ
ンド２用にそれぞれラッチ１７とラッチ１８を設け、オ
ペランド１とオペランド２とに別々にマイクロプログラ
ムを割り付けることにより独立的にタグマツチを検出で
きるようにしている。
ンド２用にそれぞれラッチ１７とラッチ１８を設け、オ
ペランド１とオペランド２とに別々にマイクロプログラ
ムを割り付けることにより独立的にタグマツチを検出で
きるようにしている。
［発明の効果］
以上説明したように本発明によれば、仮想計算機を制御
する制御プログラムから、仮想計算機上のオペランドへ
のアクセスが高速に行なえる利点がある。また、第１オ
ペランド、第２オペランドのアクセス制御が独立に行な
えるため仮想計算機上のオペランドと、制御プログラム
領域上のオペランドとが同時にアクセスできるなど、融
通性が増大する。
する制御プログラムから、仮想計算機上のオペランドへ
のアクセスが高速に行なえる利点がある。また、第１オ
ペランド、第２オペランドのアクセス制御が独立に行な
えるため仮想計算機上のオペランドと、制御プログラム
領域上のオペランドとが同時にアクセスできるなど、融
通性が増大する。
実計算機上で複数の仮想計算機を走行せしめる構成のと
き、各仮想計算機のオペレーティングシステム同士が互
いに影響を及ぼしあう可能性がある場合には、制御プロ
グラムが介入する等によって実計算機システム全体の保
全性を維持する必要がある。
き、各仮想計算機のオペレーティングシステム同士が互
いに影響を及ぼしあう可能性がある場合には、制御プロ
グラムが介入する等によって実計算機システム全体の保
全性を維持する必要がある。
本発明によれば、キー、アドレスモードの他にＤＡＴビ
ット、低アドレス保護制御ビット、アドレス空間モード
、ＰＥＲ制御ビット、ホストアクセスビットなどオペラ
ンドアクセス制御に必要な情報をすべて保持したＤＡＣ
レジスタが設けられると共に、制御プログラムがＤＡＣ
レジスタにアクセスすることの可能な命令が提供される
ことによって複数ドメインのそれぞれのオペランドに制
御プログラムが直ちにアクセスすることが可能となり、
制御オーバーヘッドが著しく低減される。
ット、低アドレス保護制御ビット、アドレス空間モード
、ＰＥＲ制御ビット、ホストアクセスビットなどオペラ
ンドアクセス制御に必要な情報をすべて保持したＤＡＣ
レジスタが設けられると共に、制御プログラムがＤＡＣ
レジスタにアクセスすることの可能な命令が提供される
ことによって複数ドメインのそれぞれのオペランドに制
御プログラムが直ちにアクセスすることが可能となり、
制御オーバーヘッドが著しく低減される。
第１図は本発明の一実施例のドメインアクセス制御レジ
スタの構成の例を示す図、第２図はドメインアクセス制
御レジスタへの命令によるアクセスについて説明する図
、第３図はタグマツチの検出の動作の例を示すタイムチ
ャート、第４図はタグマッチ検出回路の構成の例を示す
図である。 １〜３．５．６．９〜１１．２１〜２４・・・・・・ア
ンドゲート、４．８・・・・・・ドメインアクセス制御
レジスタ、７・・・・・・ノアゲート、１２．１３．１
６〜１８・・・・・・ラッチ、１４．１５．１９．２０
・・・・・・タグ、２５・・・・・・オア回路（）′
スタの構成の例を示す図、第２図はドメインアクセス制
御レジスタへの命令によるアクセスについて説明する図
、第３図はタグマツチの検出の動作の例を示すタイムチ
ャート、第４図はタグマッチ検出回路の構成の例を示す
図である。 １〜３．５．６．９〜１１．２１〜２４・・・・・・ア
ンドゲート、４．８・・・・・・ドメインアクセス制御
レジスタ、７・・・・・・ノアゲート、１２．１３．１
６〜１８・・・・・・ラッチ、１４．１５．１９．２０
・・・・・・タグ、２５・・・・・・オア回路（）′
Claims (1)
- 【特許請求の範囲】 実計算機上で仮想計算機を走行せしめるための制御プ
ログラムが、仮想計算機上のプログラムの命令のオペラ
ンドによって指示される主記憶のアドレスにアクセスす
る場合の制御方式であつて、 仮想計算機上のプログラムから制御プログラムへ制御が
移る際に該仮想計算機の主記憶へのアクセス制御情報を
保持するためのレジスタと、制御プログラムが該レジス
タにアクセスする手段と、 該レジスタあるいはその内容を個別に指定するタグ情報
を保持する手段と、 ＳＳ形式の命令における主記憶へのアクセスに際して、
該命令の第１オペランドのアドレスと第２オペランドの
アドレスとを前記タグ情報を用いて個別に制御する手段
とを設けたことを特徴とする仮想計算機のオペランドア
クセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250995A JPH0193831A (ja) | 1987-10-05 | 1987-10-05 | 仮想計算機のオペランドアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250995A JPH0193831A (ja) | 1987-10-05 | 1987-10-05 | 仮想計算機のオペランドアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0193831A true JPH0193831A (ja) | 1989-04-12 |
Family
ID=17216089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62250995A Pending JPH0193831A (ja) | 1987-10-05 | 1987-10-05 | 仮想計算機のオペランドアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0193831A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0373031A (ja) * | 1989-08-14 | 1991-03-28 | Fujitsu Ltd | メモリアクセス制御方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114046A (ja) * | 1985-11-13 | 1987-05-25 | Fujitsu Ltd | アクセス制御方式 |
-
1987
- 1987-10-05 JP JP62250995A patent/JPH0193831A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114046A (ja) * | 1985-11-13 | 1987-05-25 | Fujitsu Ltd | アクセス制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0373031A (ja) * | 1989-08-14 | 1991-03-28 | Fujitsu Ltd | メモリアクセス制御方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4347565A (en) | Address control system for software simulation | |
| JP5852677B2 (ja) | レジスタ・マッピング方法 | |
| RU2265880C2 (ru) | Новый режим процессора для ограничения функционирования гостевого программного обеспечения, выполняющегося на виртуальной машине, поддерживаемой монитором виртуальной машины | |
| EP0067344B1 (en) | Data processing system with guest architectural support | |
| US4814975A (en) | Virtual machine system and method for controlling machines of different architectures | |
| JP4668166B2 (ja) | ゲストがメモリ変換されたデバイスにアクセスする方法及び装置 | |
| EP0192232A2 (en) | Data processing apparatus | |
| US6272618B1 (en) | System and method for handling interrupts in a multi-processor computer | |
| EP0217068A2 (en) | Method of emulating the instructions of a target computer | |
| JPH02734B2 (ja) | ||
| US5339417A (en) | Computer system with two levels of guests | |
| JPH0430053B2 (ja) | ||
| US6606697B1 (en) | Information processing apparatus and memory control method | |
| US5615327A (en) | Apparatus and method for controlling the initiating of a synchronization protocol for synchronizing a plurality of processors in a multi-processor system | |
| US5325520A (en) | Invoking hardware recovery actions via action latches | |
| US5459872A (en) | Software control of hardware interruptions | |
| US5003468A (en) | Guest machine execution control system for virutal machine system | |
| KR910007743B1 (ko) | 가상 컴퓨터 시스템 | |
| JPH0193831A (ja) | 仮想計算機のオペランドアクセス制御方式 | |
| JPS6049352B2 (ja) | デ−タ処理装置 | |
| KR920008959B1 (ko) | 가상 컴퓨터 시스템의 정보 이송 방법 | |
| JPS61184643A (ja) | 仮想計算機の起動制御方式 | |
| JPS62120542A (ja) | 情報処理装置 | |
| US5355470A (en) | Method for reconfiguring individual timer registers offline | |
| JPH0567973B2 (ja) |