JPH0550019B2 - - Google Patents
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- JPH0550019B2 JPH0550019B2 JP58180135A JP18013583A JPH0550019B2 JP H0550019 B2 JPH0550019 B2 JP H0550019B2 JP 58180135 A JP58180135 A JP 58180135A JP 18013583 A JP18013583 A JP 18013583A JP H0550019 B2 JPH0550019 B2 JP H0550019B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- page
- memory
- interrupt
- virtual
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000013519 translation Methods 0.000 claims description 25
- 238000006243 chemical reaction Methods 0.000 claims description 15
- 230000014616 translation Effects 0.000 description 22
- 230000007704 transition Effects 0.000 description 16
- 238000001514 detection method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、仮想記憶方式を採る計算機システム
におけるアドレス変換バツフアに関する。
におけるアドレス変換バツフアに関する。
一般に、仮想記憶方式を採る計算機システムで
は、メモリをある大きさ（例えば1Kバイト）の
ページに区切り、このページに番号を付け、更に
これらページの集合をセグメントと呼び、このセ
グメントにも番号を付けている。これらセグメン
ト番号、ページ番号及びページ内のアドレスを組
合わせたものを仮想アドレスと呼んでいる。な
お、セグメント番号及びページ番号はハードウエ
ア処理上ではページ番号の総称として処理される
ため、以下ページ番号とページ内アドレスの組み
合せを仮想アドレスとして説明する。
は、メモリをある大きさ（例えば1Kバイト）の
ページに区切り、このページに番号を付け、更に
これらページの集合をセグメントと呼び、このセ
グメントにも番号を付けている。これらセグメン
ト番号、ページ番号及びページ内のアドレスを組
合わせたものを仮想アドレスと呼んでいる。な
お、セグメント番号及びページ番号はハードウエ
ア処理上ではページ番号の総称として処理される
ため、以下ページ番号とページ内アドレスの組み
合せを仮想アドレスとして説明する。
仮想アドレスは実際のメモリのアドレス（これ
を実アドレスと呼ぶ）と１対１に対応するわけで
なく、仮想アドレスをアドレス変換テーブルによ
つて実アドレスに変換しなければならない。この
アドレス変換テーブルはメモリ上に存在するた
め、通常、これらのアドレス変換を高速で行なう
ためにアドレス変換バツフア（以下TLBと称す）
が使用される。このTLBには使用頻度の高い仮
想アドレスに対するアドレス変換テーブルだけを
登録しているため、TLBに登録されていない
（この場合をTLBミスヒツトと呼ぶ）仮想アドレ
スに対しては、フアームウエア等によつて改めて
TLBに登録する等の処理が必要となる。
を実アドレスと呼ぶ）と１対１に対応するわけで
なく、仮想アドレスをアドレス変換テーブルによ
つて実アドレスに変換しなければならない。この
アドレス変換テーブルはメモリ上に存在するた
め、通常、これらのアドレス変換を高速で行なう
ためにアドレス変換バツフア（以下TLBと称す）
が使用される。このTLBには使用頻度の高い仮
想アドレスに対するアドレス変換テーブルだけを
登録しているため、TLBに登録されていない
（この場合をTLBミスヒツトと呼ぶ）仮想アドレ
スに対しては、フアームウエア等によつて改めて
TLBに登録する等の処理が必要となる。
ところで、第１図に示す如く、４バイト幅のメ
モリＭのｎ番地から下位２バイトのデータを読出
し、ｎ＋１番地から上位２バイトのデータを読み
出すような場合、２バイトずつ２回（ｎ番地、ｎ
＋１番地）のメモリアクセスが必要となる。前後
２バイトずつのデータが同一ページ内にある時は
単にページ内アドレスが“２”増えるだけで、ペ
ージ番号とそれに対応する実アドレスの部分は変
化しないためアドレス変換をする必要はない。し
かし、第１図のページ境界ｂで示す如く、上記４
バイトのデータが２つの異つたページにまたがつ
てメモリＭからデータを読み出すような場合、２
バイトずつ２回のメモリアクセスにおいて、それ
ぞれアドレス変換をしなければならないことにな
る。しかも、この２回のメモリアクセスに際し
て、それぞれTLBミスヒツトを引き起こす可能
性がある。
モリＭのｎ番地から下位２バイトのデータを読出
し、ｎ＋１番地から上位２バイトのデータを読み
出すような場合、２バイトずつ２回（ｎ番地、ｎ
＋１番地）のメモリアクセスが必要となる。前後
２バイトずつのデータが同一ページ内にある時は
単にページ内アドレスが“２”増えるだけで、ペ
ージ番号とそれに対応する実アドレスの部分は変
化しないためアドレス変換をする必要はない。し
かし、第１図のページ境界ｂで示す如く、上記４
バイトのデータが２つの異つたページにまたがつ
てメモリＭからデータを読み出すような場合、２
バイトずつ２回のメモリアクセスにおいて、それ
ぞれアドレス変換をしなければならないことにな
る。しかも、この２回のメモリアクセスに際し
て、それぞれTLBミスヒツトを引き起こす可能
性がある。
第２図は上記のようなTLBミスヒツトを引き
起こした場合を処理する従来のアドレス変換バツ
フア（TLB）の構成例を示したブロツク図であ
る。仮想アドレスレジスタ１から出力される仮想
アドレス１００はアドレス変換回路２にて実アド
レス２００に変換され、このアドレス変換回路２
は図示されない主メモリに実アドレス２００を出
力してメモリアクセスを行う。仮想アドレスレジ
スタ１が出力する仮想アドレス１００はページ渡
り判別回路３に入力されており、このページ渡り
判別回路３でページ渡りがあることが判別される
と、このページ渡り判別回路３はページ渡りがあ
ることを示す信号３００をアンドゲート４を遠し
て割込み制御回路５に送出して割込みを発生させ
る。アンドゲート４の他方にはフリツプフロツプ
（FF）６の内容が印加され、アンドゲート４の開
閉が行なわれる。また、割込み制御回路５にはア
ドレス変換回路２がTLBミスヒツトを検出した
時のTLBミスヒツト検出信号４００が入力され
ている。なお、ページ渡り判別回路３は４バイト
アクセスを示す信号５００を入力し、これに基づ
いてページ渡りの有無を検出している。
起こした場合を処理する従来のアドレス変換バツ
フア（TLB）の構成例を示したブロツク図であ
る。仮想アドレスレジスタ１から出力される仮想
アドレス１００はアドレス変換回路２にて実アド
レス２００に変換され、このアドレス変換回路２
は図示されない主メモリに実アドレス２００を出
力してメモリアクセスを行う。仮想アドレスレジ
スタ１が出力する仮想アドレス１００はページ渡
り判別回路３に入力されており、このページ渡り
判別回路３でページ渡りがあることが判別される
と、このページ渡り判別回路３はページ渡りがあ
ることを示す信号３００をアンドゲート４を遠し
て割込み制御回路５に送出して割込みを発生させ
る。アンドゲート４の他方にはフリツプフロツプ
（FF）６の内容が印加され、アンドゲート４の開
閉が行なわれる。また、割込み制御回路５にはア
ドレス変換回路２がTLBミスヒツトを検出した
時のTLBミスヒツト検出信号４００が入力され
ている。なお、ページ渡り判別回路３は４バイト
アクセスを示す信号５００を入力し、これに基づ
いてページ渡りの有無を検出している。
第１図に示す如く２つの異つたページにまたが
つてメモリＭからデータを読み出すような場合、
２回のメモリアクセスの内１回目でTLBミスヒ
ツトを起こした時は、アドレス変換回路２は
TLBミスヒツト信号４００を割込制御回路５に
送り、この割込制御回路５の制御によつて、アド
レス変換回路２に新しいアドレス登録６００を行
なうフアームウエアへの切換が行なわれる。一
方、１回目でTLBミスヒツトを起こさなければ、
アドレス変換回路２は１回目の仮想アドレスに対
応した実アドレス２００を出力すると同時に、ペ
ージ渡り判別回路３はぺージ渡りがあることを判
別してページ渡り検出信号３００をアンドゲート
４を通して割込制御回路５に出力し、この割込制
御回路５によつて割込みを発生させる。なお、こ
の時フリツプフロツプ６はセツトされておりアン
ドゲート４は開放されている。
つてメモリＭからデータを読み出すような場合、
２回のメモリアクセスの内１回目でTLBミスヒ
ツトを起こした時は、アドレス変換回路２は
TLBミスヒツト信号４００を割込制御回路５に
送り、この割込制御回路５の制御によつて、アド
レス変換回路２に新しいアドレス登録６００を行
なうフアームウエアへの切換が行なわれる。一
方、１回目でTLBミスヒツトを起こさなければ、
アドレス変換回路２は１回目の仮想アドレスに対
応した実アドレス２００を出力すると同時に、ペ
ージ渡り判別回路３はぺージ渡りがあることを判
別してページ渡り検出信号３００をアンドゲート
４を通して割込制御回路５に出力し、この割込制
御回路５によつて割込みを発生させる。なお、こ
の時フリツプフロツプ６はセツトされておりアン
ドゲート４は開放されている。
その後はフアームウエアに制御が移り、２回目
の仮想アドレスが登録されているかいないかを調
べ、未登録であれば登録の処理を行つた後、割込
許可フリツプフロツプ６をリセツトしてアンドゲ
ート４を遮断した後、再度上記メモリアクセス動
作を最初から行なう。この時、前回と同様、ペー
ジ渡り判別回路３はページ渡り検出信号３００を
出力する（実際はこの信号が“１”となる）が、
アンドゲート４が遮断されているため、信号３０
０は割込制御回路５に伝達されず、再度の割込は
発生しない。２回目のアドレス変換が終了する
と、フリツプフロツプ６はリセツトされてアンド
ゲート４を開放し、次の新たなメモリアクセスに
備える。
の仮想アドレスが登録されているかいないかを調
べ、未登録であれば登録の処理を行つた後、割込
許可フリツプフロツプ６をリセツトしてアンドゲ
ート４を遮断した後、再度上記メモリアクセス動
作を最初から行なう。この時、前回と同様、ペー
ジ渡り判別回路３はページ渡り検出信号３００を
出力する（実際はこの信号が“１”となる）が、
アンドゲート４が遮断されているため、信号３０
０は割込制御回路５に伝達されず、再度の割込は
発生しない。２回目のアドレス変換が終了する
と、フリツプフロツプ６はリセツトされてアンド
ゲート４を開放し、次の新たなメモリアクセスに
備える。
このような従来のTLBの構成では、２ページ
にまたがつたメモリアクセスを行なう毎に割込が
入つてその都度フアームウエア処理を必要とする
ため、オーバーヘツドが長くなり、アドレス変換
処理性能が著しく低下する恐れがあつた。
にまたがつたメモリアクセスを行なう毎に割込が
入つてその都度フアームウエア処理を必要とする
ため、オーバーヘツドが長くなり、アドレス変換
処理性能が著しく低下する恐れがあつた。
本発明の目的は、上記の欠点に鑑み、ページ渡
りを伴なうメモリアクセスをオーバーヘツドなし
で高度に行ない得るアドレス変換バツフアを提供
することにある。
りを伴なうメモリアクセスをオーバーヘツドなし
で高度に行ない得るアドレス変換バツフアを提供
することにある。
本発明は、仮想アドレスを実アドレスに変換す
るアドレス変換回路の変換テーブルに、与えられ
た仮想アドレスに対応する次のページの実アドレ
スの少なくとも一部が上記アドレス変換回路に登
録されているかいないかを示す情報を格納し、２
ページに渡るメモリアクセスを行なつた際に、ペ
ージ渡り判別回路によりページ渡りを検出し、且
つ前記アドレス変換回路により次のページ未登録
を検出した場合のみ、前記アドレス変換回路に新
しいアドレス登録を行なうフオームウエア制御を
起動するための割込を発生させる手段を設けるこ
とにより、上記目的を達成する。
るアドレス変換回路の変換テーブルに、与えられ
た仮想アドレスに対応する次のページの実アドレ
スの少なくとも一部が上記アドレス変換回路に登
録されているかいないかを示す情報を格納し、２
ページに渡るメモリアクセスを行なつた際に、ペ
ージ渡り判別回路によりページ渡りを検出し、且
つ前記アドレス変換回路により次のページ未登録
を検出した場合のみ、前記アドレス変換回路に新
しいアドレス登録を行なうフオームウエア制御を
起動するための割込を発生させる手段を設けるこ
とにより、上記目的を達成する。
以下、本発明のアドレス変換バツフアの一実施
例を従来例と同一部は同符号を付して図面に従つ
て説明する。第３図は本発明のアドレス変換バツ
フアの一実施例を示すブロツク図である。仮想ア
ドレスレジスタ１が出力する仮想アドレス１００
はアドレス変換回路２とページ渡り判別回路３に
入力されている。アドレス変換回路２は実アドレ
ス２００を出力し、また、割込制御回路５に
TLBミスヒツト検出割込信号４００を出力し、
更にアンドゲート４に次のページが未登録である
ことを示す信号（次ページ未登録信号）７００を
出力する。ページ渡り判別回路３はページ渡り検
出信号３００をアンドゲート４を通して割込制御
回路５に出力する。
例を従来例と同一部は同符号を付して図面に従つ
て説明する。第３図は本発明のアドレス変換バツ
フアの一実施例を示すブロツク図である。仮想ア
ドレスレジスタ１が出力する仮想アドレス１００
はアドレス変換回路２とページ渡り判別回路３に
入力されている。アドレス変換回路２は実アドレ
ス２００を出力し、また、割込制御回路５に
TLBミスヒツト検出割込信号４００を出力し、
更にアンドゲート４に次のページが未登録である
ことを示す信号（次ページ未登録信号）７００を
出力する。ページ渡り判別回路３はページ渡り検
出信号３００をアンドゲート４を通して割込制御
回路５に出力する。
第４図は第３図で示したアドレス変換回路２の
構成例を示したものである。このアドレス変換回
路２はメモリ部（アドレス変換テーブルTLB）
７と比較器８から成り、メモリ部７は３つの領域
７１，７２，７３、から成つている。メモリ７の
領域７１には仮想アドレス１００に対応するセグ
メント番号及びページ番号の一部が登録されてい
る。従つて、仮想アドレスレジスタ１から入力さ
れる仮想アドレス１００のセグメント番号により
メモリ７がアドレミングされ、またセグメント番
号、ページ番号の一部は比較器８の一方に入力さ
れる。そして、メモリ７から読み出される領域７
１内のセグメント番号及びページ番号の一部が比
較器８の他方に入力されて、ここで仮想アドレス
１００に対応する実アドレスがメモリ７に格納さ
れているかどうかチエツクされ、実アドレスがな
いとなると比較器８はTLBミスヒツトを示す割
込信号４００を出力する。メモリ内の領域７２に
は、仮想アドレス１００に対応する実アドレスの
ページ番号が格納されている。主メモリに出力さ
れる実アドレス２００は、このメモリ７の領域７
２から読み出されるページ番号と仮想アドレス１
００のページ内アドレスとを合わせたものから構
成されている。メモリ７の領域７３には、仮想ア
ドレスに対し次のページが領域７２に登録されて
いるかいないかを示す情報を格納しており、領域
７３の出力７００は次のページが登録されていな
い時“１”のハイレベルとなる。なお、メモリ７
の領域７１〜７３の内容の更新はフアームウエア
制御により行なわれる。
構成例を示したものである。このアドレス変換回
路２はメモリ部（アドレス変換テーブルTLB）
７と比較器８から成り、メモリ部７は３つの領域
７１，７２，７３、から成つている。メモリ７の
領域７１には仮想アドレス１００に対応するセグ
メント番号及びページ番号の一部が登録されてい
る。従つて、仮想アドレスレジスタ１から入力さ
れる仮想アドレス１００のセグメント番号により
メモリ７がアドレミングされ、またセグメント番
号、ページ番号の一部は比較器８の一方に入力さ
れる。そして、メモリ７から読み出される領域７
１内のセグメント番号及びページ番号の一部が比
較器８の他方に入力されて、ここで仮想アドレス
１００に対応する実アドレスがメモリ７に格納さ
れているかどうかチエツクされ、実アドレスがな
いとなると比較器８はTLBミスヒツトを示す割
込信号４００を出力する。メモリ内の領域７２に
は、仮想アドレス１００に対応する実アドレスの
ページ番号が格納されている。主メモリに出力さ
れる実アドレス２００は、このメモリ７の領域７
２から読み出されるページ番号と仮想アドレス１
００のページ内アドレスとを合わせたものから構
成されている。メモリ７の領域７３には、仮想ア
ドレスに対し次のページが領域７２に登録されて
いるかいないかを示す情報を格納しており、領域
７３の出力７００は次のページが登録されていな
い時“１”のハイレベルとなる。なお、メモリ７
の領域７１〜７３の内容の更新はフアームウエア
制御により行なわれる。
第５図は第３図に示したページ渡り判別回路３
の構成例を示したものである。ページ渡り判別回
路３はアンドゲート９、アンドゲート１０から成
つている。今、ページの大きさを1Kバイト
（1024バイト）とし、主メモリのアドレスはバイ
ト単位で番地を割付け、またメモリの読み出しデ
ータ幅を４バイトとする。更に、２バイト単位及
び４バイト単位のメモリアクセスにおいては偶数
番地のみを指定できるものとする。仮想アドレス
レジスタ１のビツト２２〜３０のデータ８００が
全て論理“１”の時、例えば４バイトアクセスで
あれば第１図に示したようなページ渡りとなり、
アンドゲート９の出力が論理“１”となり、更に
ビツト３０の出力が論理“１”で且つ４バイトア
クセスを示す信号５００が論理“１”となつてい
ればアンドゲート１０の出力（ページ渡り検出信
号）３００が論理“１”となつて割込がアンドゲ
ート４に発生される。
の構成例を示したものである。ページ渡り判別回
路３はアンドゲート９、アンドゲート１０から成
つている。今、ページの大きさを1Kバイト
（1024バイト）とし、主メモリのアドレスはバイ
ト単位で番地を割付け、またメモリの読み出しデ
ータ幅を４バイトとする。更に、２バイト単位及
び４バイト単位のメモリアクセスにおいては偶数
番地のみを指定できるものとする。仮想アドレス
レジスタ１のビツト２２〜３０のデータ８００が
全て論理“１”の時、例えば４バイトアクセスで
あれば第１図に示したようなページ渡りとなり、
アンドゲート９の出力が論理“１”となり、更に
ビツト３０の出力が論理“１”で且つ４バイトア
クセスを示す信号５００が論理“１”となつてい
ればアンドゲート１０の出力（ページ渡り検出信
号）３００が論理“１”となつて割込がアンドゲ
ート４に発生される。
次に本実施例の動作について説明する。
第１図に示したように２つの異つたページにま
たがつて主メモリからデータを読み栄す場合、ま
ず、ｎ番地のアクセスにおいて、TLBミスヒツ
トとなるがページ未登録信号７００が出力され
る。次にｎ＋１番地の仮想アドレスを受けたペー
ジ渡り判別回路３は第５図で示したページ渡り検
出信号３００を発生しアンドゲート４に出力す
る。しかし、アドレス変換回路２からはｎ番地の
アクセスにおいて仮想アドレス１００に対応する
次のページが登録されていないことが検出されて
おり、ページ未登録信号７００がアンドゲート４
に出力される。これによりアンドゲート４から割
込制御回路５に割込信号が発生する。割込発生後
はフアームウエアに制御が移り新規アドレスの登
録処理が行なわれる。従つて、ｎ＋１番地につい
ては比較器８の比較結果に応じることなく、ただ
ちに割込信号が発生され実アドレスの登録オペレ
ーシヨンを実行されるようになる。
たがつて主メモリからデータを読み栄す場合、ま
ず、ｎ番地のアクセスにおいて、TLBミスヒツ
トとなるがページ未登録信号７００が出力され
る。次にｎ＋１番地の仮想アドレスを受けたペー
ジ渡り判別回路３は第５図で示したページ渡り検
出信号３００を発生しアンドゲート４に出力す
る。しかし、アドレス変換回路２からはｎ番地の
アクセスにおいて仮想アドレス１００に対応する
次のページが登録されていないことが検出されて
おり、ページ未登録信号７００がアンドゲート４
に出力される。これによりアンドゲート４から割
込制御回路５に割込信号が発生する。割込発生後
はフアームウエアに制御が移り新規アドレスの登
録処理が行なわれる。従つて、ｎ＋１番地につい
ては比較器８の比較結果に応じることなく、ただ
ちに割込信号が発生され実アドレスの登録オペレ
ーシヨンを実行されるようになる。
以上記述した如く本発明のアドレス変換バツフ
アによれば、ページ渡りを伴なうメモリアクセス
をオーバーヘツドなしで高速に行なう効果があ
る。
アによれば、ページ渡りを伴なうメモリアクセス
をオーバーヘツドなしで高速に行なう効果があ
る。
第１図はメモリ内のページ渡りを示す図、第２
図は従来のアドレス変換バツフアの構成例を示す
ブロツク図、第３図は本発明のアドレス変換バツ
フアの一実施例を示すブロツク図、第４図は第２
図に示したアドレス変換回路の詳細例を示したブ
ロツク図、第５図は第３図のページ渡り判別回路
の詳細例を示したブロツク図である。 １……仮想アドレスレジスタ、２……アドレス
変換回路、３……ページ渡り判別回路、４，９，
１０……アンドゲート、５……割込制御回路、７
……メモリ部、８……比較器。
図は従来のアドレス変換バツフアの構成例を示す
ブロツク図、第３図は本発明のアドレス変換バツ
フアの一実施例を示すブロツク図、第４図は第２
図に示したアドレス変換回路の詳細例を示したブ
ロツク図、第５図は第３図のページ渡り判別回路
の詳細例を示したブロツク図である。 １……仮想アドレスレジスタ、２……アドレス
変換回路、３……ページ渡り判別回路、４，９，
１０……アンドゲート、５……割込制御回路、７
……メモリ部、８……比較器。
Claims (1)
- １ 仮想アドレスから実アドレスへのアドレス変
換を高速に行なうアドレス変換バツフアにおい
て、仮想アドレスに対応する実アドレスの少なく
とも一部および上記仮想アドレスの次のページに
相当する仮想アドレスに対応する実アドレスの少
なくとも一部が登録されているか否かを示す情報
が格納されるアドレス変換テーブルと、アクセス
しようとするデータが主メモリ上で２つのページ
に渡つているかいないかを判別するページ渡り判
別回路と、このページ渡り判別回路がページ渡り
を判別し、且つ上記アドレス変換テーブルに格納
された情報により次のページがアドレス変換テー
ブルに未登録であつた場合のみ割込みを発生させ
る手段を具備し、上記割込条件が成立すると命令
の実行を開始する前に割込みを発生させることを
特徴とするアドレス変換バツフア。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180135A JPS6073759A (ja) | 1983-09-30 | 1983-09-30 | アドレス変換バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180135A JPS6073759A (ja) | 1983-09-30 | 1983-09-30 | アドレス変換バッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6073759A JPS6073759A (ja) | 1985-04-25 |
| JPH0550019B2 true JPH0550019B2 (ja) | 1993-07-27 |
Family
ID=16078018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58180135A Granted JPS6073759A (ja) | 1983-09-30 | 1983-09-30 | アドレス変換バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6073759A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197254A (ja) * | 1987-02-12 | 1988-08-16 | Hitachi Ltd | 仮想記憶制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137572A (en) * | 1980-03-28 | 1981-10-27 | Fujitsu Ltd | Data processor |
-
1983
- 1983-09-30 JP JP58180135A patent/JPS6073759A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137572A (en) * | 1980-03-28 | 1981-10-27 | Fujitsu Ltd | Data processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6073759A (ja) | 1985-04-25 |
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