JPH0659980A - キャッシュ装置 - Google Patents
キャッシュ装置Info
- Publication number
- JPH0659980A JPH0659980A JP4208717A JP20871792A JPH0659980A JP H0659980 A JPH0659980 A JP H0659980A JP 4208717 A JP4208717 A JP 4208717A JP 20871792 A JP20871792 A JP 20871792A JP H0659980 A JPH0659980 A JP H0659980A
- Authority
- JP
- Japan
- Prior art keywords
- cache
- address
- unit
- logical
- physical
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 本発明は、論理キャッシュによる高速アクセ
スと物理キャッシュによるキャッシュの有効利用を同時
に提供できる優れたキャッシュ装置を提供することを目
的とする。 【構成】 アドレス判定ユニット２２を設け、キャッシ
ュ選択信号２５を論理キャッシュユニット３２に接続
し、キャッシュ選択信号３５を物理キャッシュユニット
３３に接続する。アドレス判定ユニット２２は論理アド
レスを判定することにより、ＯＳ空間（システムで一意
のアドレス）の場合、論理キャッシュユニット３２を有
効とし、アプリケーション空間（タスク毎に同一のアド
レスが存在）の場合、物理キャッシュユニット３３を有
効とする。
スと物理キャッシュによるキャッシュの有効利用を同時
に提供できる優れたキャッシュ装置を提供することを目
的とする。 【構成】 アドレス判定ユニット２２を設け、キャッシ
ュ選択信号２５を論理キャッシュユニット３２に接続
し、キャッシュ選択信号３５を物理キャッシュユニット
３３に接続する。アドレス判定ユニット２２は論理アド
レスを判定することにより、ＯＳ空間（システムで一意
のアドレス）の場合、論理キャッシュユニット３２を有
効とし、アプリケーション空間（タスク毎に同一のアド
レスが存在）の場合、物理キャッシュユニット３３を有
効とする。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置における
中央処理装置（ＣＰＵ）と主記憶装置（メインメモリ）
との間の緩衝記憶装置として設けられるキャッシュ装置
に関するものである。
中央処理装置（ＣＰＵ）と主記憶装置（メインメモリ）
との間の緩衝記憶装置として設けられるキャッシュ装置
に関するものである。
【０００２】
【従来の技術】近年、ＣＰＵの高速化に伴い、ＣＰＵと
メインメモリの速度差は著しいものとなってきており、
この速度差を埋める目的でキャッシュ装置を設けること
が情報処理装置の必須要件となっている。
メインメモリの速度差は著しいものとなってきており、
この速度差を埋める目的でキャッシュ装置を設けること
が情報処理装置の必須要件となっている。
【０００３】以下に従来のキャッシュ装置について図面
を参照しながら説明する。図３及び図４は従来のキャッ
シュ装置を示す構成図である。図３において、２はＣＰ
Ｕコア、３はキャッシュメモリ、４はアドレス変換ユニ
ット、１はＣＰＵコア２とキャッシュメモリ３とアドレ
ス変換ユニット４を内蔵したＣＰＵユニット、５はメイ
ンメモリ、６はアドレス変換ユニット４で使用するアド
レス変換テーブル（アドレス変換ＴＢＬ）、７はシステ
ムバスである。キャッシュメモリ３は高速で小容量のメ
モリであり、メインメモリ５は低速で大容量のメモリで
ある。この構成のキャッシュ装置においてはＣＰＵコア
２とアドレス変換ユニット４の間にキャッシュメモリ３
が存在し、キャッシュのタグアドレスとして論理アドレ
ス（アドレス変換ユニット４により物理アドレスに変換
する前の論理的なアドレス）を使用する。このようなキ
ャッシュ装置を論理キャッシュと呼ぶ。すなわち、ＣＰ
Ｕコア２より送出される論理アドレスを用いてキャッシ
ュのヒットとミスの判定を行い、キャッシュヒット時、
ＣＰＵコア２はキャッシュメモリ３との間でメモリのア
クセスを行う。また、キャッシュミス時は、アドレス変
換ユニット４により、論理アドレスを物理アドレスに変
換し、メインメモリ５との間でメモリのアクセスを行
う。
を参照しながら説明する。図３及び図４は従来のキャッ
シュ装置を示す構成図である。図３において、２はＣＰ
Ｕコア、３はキャッシュメモリ、４はアドレス変換ユニ
ット、１はＣＰＵコア２とキャッシュメモリ３とアドレ
ス変換ユニット４を内蔵したＣＰＵユニット、５はメイ
ンメモリ、６はアドレス変換ユニット４で使用するアド
レス変換テーブル（アドレス変換ＴＢＬ）、７はシステ
ムバスである。キャッシュメモリ３は高速で小容量のメ
モリであり、メインメモリ５は低速で大容量のメモリで
ある。この構成のキャッシュ装置においてはＣＰＵコア
２とアドレス変換ユニット４の間にキャッシュメモリ３
が存在し、キャッシュのタグアドレスとして論理アドレ
ス（アドレス変換ユニット４により物理アドレスに変換
する前の論理的なアドレス）を使用する。このようなキ
ャッシュ装置を論理キャッシュと呼ぶ。すなわち、ＣＰ
Ｕコア２より送出される論理アドレスを用いてキャッシ
ュのヒットとミスの判定を行い、キャッシュヒット時、
ＣＰＵコア２はキャッシュメモリ３との間でメモリのア
クセスを行う。また、キャッシュミス時は、アドレス変
換ユニット４により、論理アドレスを物理アドレスに変
換し、メインメモリ５との間でメモリのアクセスを行
う。
【０００４】また、図４において、９はＣＰＵコア、１
０はアドレス変換ユニット、１１はキャッシュメモリ、
８はＣＰＵコア９とアドレス変換ユニット１０とキャッ
シュメモリ１１を内蔵したＣＰＵユニット、１２はメイ
ンメモリ、１３はアドレス変換ユニット１０で使用する
アドレス変換ＴＢＬ、１４はシステムバスである。この
構成のキャッシュ装置においてはアドレス変換ユニット
１０とメインメモリ１２の間にキャッシュメモリ１１が
存在し、キャッシュのタグアドレスとして物理アドレス
（アドレス変換ユニット１０により物理アドレスに変換
後のアドレス）を使用する。このようなキャッシュ装置
を物理キャッシュと呼ぶ。この場合、ＣＰＵコア９より
送出された論理アドレスはまずアドレス変換ＴＢＬ１３
（このＴＢＬ自身がキャッシングされ、キャッシュメモ
リ１１に存在する場合もある）を用いてアドレス変換ユ
ニット１０で物理アドレスに変換される。キャッシュメ
モリ１１ではこの物理アドレスを用いてキャッシュのヒ
ットとミスの判定を行い、キャッシュヒット時、ＣＰＵ
コア９はキャッシュメモリ１１との間でメモリのアクセ
スを行う。また、キャッシュミス時は、メインメモリ１
１との間でメモリのアクセスを行う。
０はアドレス変換ユニット、１１はキャッシュメモリ、
８はＣＰＵコア９とアドレス変換ユニット１０とキャッ
シュメモリ１１を内蔵したＣＰＵユニット、１２はメイ
ンメモリ、１３はアドレス変換ユニット１０で使用する
アドレス変換ＴＢＬ、１４はシステムバスである。この
構成のキャッシュ装置においてはアドレス変換ユニット
１０とメインメモリ１２の間にキャッシュメモリ１１が
存在し、キャッシュのタグアドレスとして物理アドレス
（アドレス変換ユニット１０により物理アドレスに変換
後のアドレス）を使用する。このようなキャッシュ装置
を物理キャッシュと呼ぶ。この場合、ＣＰＵコア９より
送出された論理アドレスはまずアドレス変換ＴＢＬ１３
（このＴＢＬ自身がキャッシングされ、キャッシュメモ
リ１１に存在する場合もある）を用いてアドレス変換ユ
ニット１０で物理アドレスに変換される。キャッシュメ
モリ１１ではこの物理アドレスを用いてキャッシュのヒ
ットとミスの判定を行い、キャッシュヒット時、ＣＰＵ
コア９はキャッシュメモリ１１との間でメモリのアクセ
スを行う。また、キャッシュミス時は、メインメモリ１
１との間でメモリのアクセスを行う。
【０００５】従来のキャッシュ装置は、図３に示す論理
キャッシュまたは図４に示す物理キャッシュのいずれか
一方のみによる構成をとっていた。
キャッシュまたは図４に示す物理キャッシュのいずれか
一方のみによる構成をとっていた。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、まず、論理キャッシュの場合、マルチタス
クＯＳ（オペレーティングシステム）のメモリ環境で
は、ＯＳ空間以外のユーザ空間はタスク毎に同一の論理
アドレスが存在する場合があるため、タスクを切り替え
る毎にキャッシュ３の内容を（少なくとも、ユーザ空間
を対象としたキャシュの内容は）破棄する必要があり、
キャッシュの有効利用が期待できない。次に、物理キャ
ッシュの場合、キャッシュ検索のためのアドレス変換が
必要になるため、アドレス変換ＴＢＬ１３がキャッシュ
メモリ１１上でなく、メインメモリ１２上に存在する場
合、高速のキャッシュメモリ１１にアクセスするために
低速のメインメモリ１２にアクセスするので、キャッシ
ュアクセスに要する時間が大きくなるという問題を有し
ていた。
の構成では、まず、論理キャッシュの場合、マルチタス
クＯＳ（オペレーティングシステム）のメモリ環境で
は、ＯＳ空間以外のユーザ空間はタスク毎に同一の論理
アドレスが存在する場合があるため、タスクを切り替え
る毎にキャッシュ３の内容を（少なくとも、ユーザ空間
を対象としたキャシュの内容は）破棄する必要があり、
キャッシュの有効利用が期待できない。次に、物理キャ
ッシュの場合、キャッシュ検索のためのアドレス変換が
必要になるため、アドレス変換ＴＢＬ１３がキャッシュ
メモリ１１上でなく、メインメモリ１２上に存在する場
合、高速のキャッシュメモリ１１にアクセスするために
低速のメインメモリ１２にアクセスするので、キャッシ
ュアクセスに要する時間が大きくなるという問題を有し
ていた。
【０００７】本発明は上記従来の問題点を解決するもの
で、論理キャッシュによる高速アクセスと物理キャッシ
ュによるキャッシュの有効利用を同時に実現したキャッ
シュ装置を提供することを目的とする。
で、論理キャッシュによる高速アクセスと物理キャッシ
ュによるキャッシュの有効利用を同時に実現したキャッ
シュ装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明のキャッシュ装置は、論理キャッシュと、物理
キャッシュと、キャッシュ選択信号を送出するアドレス
判定ユニットとを備えたものである。
に本発明のキャッシュ装置は、論理キャッシュと、物理
キャッシュと、キャッシュ選択信号を送出するアドレス
判定ユニットとを備えたものである。
【０００９】
【作用】この構成によって、ＯＳ空間のようにシステム
で一意のアドレスをアクセスする場合は論理キャッシュ
を使用することで、高速のキャッシュアクセスを行うこ
とができ、また、アプリケーション空間のようにタスク
毎に同一のアドレスが存在する場合は物理キャッシュを
使用することで、キャッシュの有効利用が実現できる。
で一意のアドレスをアクセスする場合は論理キャッシュ
を使用することで、高速のキャッシュアクセスを行うこ
とができ、また、アプリケーション空間のようにタスク
毎に同一のアドレスが存在する場合は物理キャッシュを
使用することで、キャッシュの有効利用が実現できる。
【００１０】
【実施例】以下本発明の一実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１１】図１は本発明の一実施例のキャッシュ装置
を示す構成図である。図１において、２１はＣＰＵコ
ア、２２はアドレス判定ユニット、２４はローカルアド
レスバス、２５はキャッシュ選択信号、２６はキャッシ
ュメモリ、２７はアドレス変換ユニット、３２はキャッ
シュメモリ２６とアドレス変換ユニット２７を内蔵した
論理キャッシュユニット、３５はキャッシュ選択信号、
２８はアドレス変換ユニット、２９はキャッシュメモ
リ、３３はキャッシュメモリ２８とアドレス変換ユニッ
ト２９を内蔵した物理キャッシュユニット、３６はＣＰ
Ｕコア２１とアドレス判定ユニット２２と論理キャッシ
ュユニット３２と物理キャッシュユニット３３を内蔵し
たＣＰＵ、３０はメインメモリ、３１はアドレス変換ユ
ニット２７と２８で使用するアドレス変換ＴＢＬ、３４
はシステムバスである。
を示す構成図である。図１において、２１はＣＰＵコ
ア、２２はアドレス判定ユニット、２４はローカルアド
レスバス、２５はキャッシュ選択信号、２６はキャッシ
ュメモリ、２７はアドレス変換ユニット、３２はキャッ
シュメモリ２６とアドレス変換ユニット２７を内蔵した
論理キャッシュユニット、３５はキャッシュ選択信号、
２８はアドレス変換ユニット、２９はキャッシュメモ
リ、３３はキャッシュメモリ２８とアドレス変換ユニッ
ト２９を内蔵した物理キャッシュユニット、３６はＣＰ
Ｕコア２１とアドレス判定ユニット２２と論理キャッシ
ュユニット３２と物理キャッシュユニット３３を内蔵し
たＣＰＵ、３０はメインメモリ、３１はアドレス変換ユ
ニット２７と２８で使用するアドレス変換ＴＢＬ、３４
はシステムバスである。
【００１２】以上のように構成されたキャッシュ装置に
ついて、以下その動作を説明する。ＣＰＵコア２１がメ
モリアクセスを行う場合、ＣＰＵコア２１よりローカル
アドレスバス２４に論理アドレスを送出する。この論理
アドレスをアドレス判定ユニット２２で判定し、ＯＳ空
間の場合はキャッシュ選択信号２５を有効、キャッシュ
選択信号３５を無効とし、論理キャッシュユニット３２
を選択し、論理アドレスがアプリケーション空間の場合
はキャッシュ選択信号２５を無効、キャッシュ選択信号
３５を有効とし、物理キャッシュユニット３３を選択
し、それぞれの選択したキュッシュユニットを動作させ
る。
ついて、以下その動作を説明する。ＣＰＵコア２１がメ
モリアクセスを行う場合、ＣＰＵコア２１よりローカル
アドレスバス２４に論理アドレスを送出する。この論理
アドレスをアドレス判定ユニット２２で判定し、ＯＳ空
間の場合はキャッシュ選択信号２５を有効、キャッシュ
選択信号３５を無効とし、論理キャッシュユニット３２
を選択し、論理アドレスがアプリケーション空間の場合
はキャッシュ選択信号２５を無効、キャッシュ選択信号
３５を有効とし、物理キャッシュユニット３３を選択
し、それぞれの選択したキュッシュユニットを動作させ
る。
【００１３】図２にアドレス判定ユニット２２の実施例
の構成図を示す。マルチタスクＯＳ配下では、ＯＳ空間
とアプリケーション空間の識別はアドレスの範囲また
は、特定のアドレスラインにより識別可能である。そこ
で、アドレスバス２４のｎ本のラインより必要なｍ本の
アドレスライン１６を取り出し、論理和ゲート１７によ
りその論理和をとることでアドレスの判定を行う（いず
れか１本のアドレスラインが有効）。その判定の結果出
力されるキャシュ選択信号２５または３５のいずれか
（本実施例の場合キャッシュ選択信号３５）に、否定ゲ
ート１８を用いることで、キャッシュ選択信号２５また
は３５のいずれかを選択する。なお、アドレスライン１
６の本数は１本以上で、かつ、アドレスバス２４の全本
数より小さければ十分である。
の構成図を示す。マルチタスクＯＳ配下では、ＯＳ空間
とアプリケーション空間の識別はアドレスの範囲また
は、特定のアドレスラインにより識別可能である。そこ
で、アドレスバス２４のｎ本のラインより必要なｍ本の
アドレスライン１６を取り出し、論理和ゲート１７によ
りその論理和をとることでアドレスの判定を行う（いず
れか１本のアドレスラインが有効）。その判定の結果出
力されるキャシュ選択信号２５または３５のいずれか
（本実施例の場合キャッシュ選択信号３５）に、否定ゲ
ート１８を用いることで、キャッシュ選択信号２５また
は３５のいずれかを選択する。なお、アドレスライン１
６の本数は１本以上で、かつ、アドレスバス２４の全本
数より小さければ十分である。
【００１４】以上のように本実施例によれば、論理キャ
ッシュと物理キャッシュとアドレス判定ユニットを設け
ることにより、ＯＳ空間のアクセスは論理キャッシュに
よる高速アクセスが可能となり、また、ユーザ空間のア
クセスは物理キュッシュを使用することで必要以上にキ
ャッシュ内容を破棄する必要がなくなりキャッシュの有
効利用が実現できる。
ッシュと物理キャッシュとアドレス判定ユニットを設け
ることにより、ＯＳ空間のアクセスは論理キャッシュに
よる高速アクセスが可能となり、また、ユーザ空間のア
クセスは物理キュッシュを使用することで必要以上にキ
ャッシュ内容を破棄する必要がなくなりキャッシュの有
効利用が実現できる。
【００１５】
【発明の効果】以上のように本発明は、論理キャッシュ
と物理キャッシュとアドレス判定ユニットを設けること
により、論理キャッシュによるキャッシュの高速アクセ
スと物理キャッシュによるキャッシュの有効利用を同時
に提供できる優れたキャッシュ装置を実現できるもので
ある。
と物理キャッシュとアドレス判定ユニットを設けること
により、論理キャッシュによるキャッシュの高速アクセ
スと物理キャッシュによるキャッシュの有効利用を同時
に提供できる優れたキャッシュ装置を実現できるもので
ある。
【図１】本発明の一実施例におけるキャッシュ装置の構
成図。
成図。
【図２】本発明の一実施例におけるアドレス判定ユニッ
トの構成図。
トの構成図。
【図３】従来のキャッシュ装置（論理キャッシュ）の構
成図。
成図。
【図４】従来のキャッシュ装置（物理キャッシュ）の構
成図。
成図。
２１ ＣＰＵコア ２２ アドレス判定ユニット ２６ キャッシュメモリ ２７ アドレス変換ユニット ２８ アドレス変換ユニット ２９ キャッシュメモリ ３０ メインメモリ ３１ アドレス変換ＴＢＬ ３２ 論理キャッシュユニット ３３ 物理キャッシュユニット ３６ ＣＰＵユニット
Claims (4)
- 【請求項１】キャッシュのタグアドレスとして論理アド
レスを使用する論理キャッシュユニットと、タグアドレ
スとして物理アドレスを使用する物理キャッシュユニッ
トと、前記論理キャッシュユニットまたは前記物理キャ
ッシュユニットを選択するためのキャッシュ選択信号を
送出するアドレス判定ユニットとを備えたことを特徴と
するキャッシュ装置。 - 【請求項２】メモリ環境がＯＳ空間では論理キャッシュ
を使用し、アプリケーション空間では物理キャッシュを
使用するようにしたことを特徴とする請求項１記載のキ
ャッシュ装置。 - 【請求項３】請求項１または請求項２記載のキャッシュ
装置を有することを特徴とするマイクロプロセッサ。 - 【請求項４】請求項３記載のマイクロプロセッサを備え
たことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208717A JPH0659980A (ja) | 1992-08-05 | 1992-08-05 | キャッシュ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208717A JPH0659980A (ja) | 1992-08-05 | 1992-08-05 | キャッシュ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0659980A true JPH0659980A (ja) | 1994-03-04 |
Family
ID=16560923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4208717A Pending JPH0659980A (ja) | 1992-08-05 | 1992-08-05 | キャッシュ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0659980A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009301102A (ja) * | 2008-06-10 | 2009-12-24 | Nec Corp | キャッシュメモリを利用するためのメモリシステム、その方法及びそのプログラム |
| JP5293611B2 (ja) * | 2007-12-12 | 2013-09-18 | 日本電気株式会社 | メモリ再配置システム |
| JP5293974B2 (ja) * | 2008-03-04 | 2013-09-18 | 日本電気株式会社 | メモリマッピング方法、メモリシステム |
-
1992
- 1992-08-05 JP JP4208717A patent/JPH0659980A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5293611B2 (ja) * | 2007-12-12 | 2013-09-18 | 日本電気株式会社 | メモリ再配置システム |
| JP5293974B2 (ja) * | 2008-03-04 | 2013-09-18 | 日本電気株式会社 | メモリマッピング方法、メモリシステム |
| JP2009301102A (ja) * | 2008-06-10 | 2009-12-24 | Nec Corp | キャッシュメモリを利用するためのメモリシステム、その方法及びそのプログラム |
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