JPH04352047A - アドレス変換制御方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサの
アドレス変換制御に関し、特に密結合のマルチプロセッ
サの性能向上を図るためのアドレス変換制御方法および
装置に関する。

【０００２】

【従来の技術】従来より、実アドレス空間より大きい空
間が必要なときには、論理アドレス空間を用いて、仮想
記憶方式を採用している。図３は、仮想記憶方式を説明
するための図である。仮想記憶方式においては、論理ア
ドレス空間とこれに対応する実アドレス空間がそれぞれ
ペ−ジに分割され、論理アドレスのペ−ジを実アドレス
の任意のペ−ジに対応付けてメモリロ−ドすることが可
能である。図３に示すように、論理アドレスと実アドレ
スの対応関係は、アドレス変換テ−ブルにより管理され
る。一般には、論理アドレス空間の方が実アドレス空間
よりも大きいため、全ての論理ペ−ジをメモリに格納す
ることは不可能である。論理ペ−ジがメモリに格納され
ているか否かは、アドレス変換テ−ブルのペ−ジフォ−
ルトビットにより表わされる。すなわち、論理ペ−ジが
メモリに格納されている場合には、ペ−ジフォ−ルトビ
ットは‘０’であり、論理ペ−ジがメモリに格納されて
いない場合、つまり外部記憶装置であるディスクに格納
されている場合には、ペ−ジフォ−ルトビットは‘１’
である。

【０００３】プログラマは、論理アドレスのみを意識し
てプログラムを作成すればよいので、プログラムの作成
が容易になるという利点がある。そのため、最近の３２
ビットマイクロプロセッサの殆んどが、仮想記憶方式を
サポ−トしている。仮想記憶方式では、プログラムから
メモリアクセスされる毎にアドレス変換テ−ブルを検索
し、論理アドレスから実アドレスに変換する必要がある
。このアドレス変換のオ−バヘッドを少なくするため、
マイクロプロセッサ内にアドレス変換バッフア（ＴＬＢ
）を用意して、論理アドレスから実アドレスへの変換対
の一部を登録しておき、アドレス変換処理を高速に実行
できるようにしている。ところで、このような仮想記憶
方式のマイクロプロセッサを用いて、密結合マルチプロ
セッサシステムを構成する場合、アドレス変換テ−ブル
と各マイクロプロセッサ内のアドレス変換バッファの内
容を一致させる一致制御動作が必要となる。すなわち、
あるマイクロプロセッサがアドレス変換テ−ブルを書き
換えたとき、自アドレス変換バッファおよび他のマイク
ロプロセッサ内のアドレス変換バッファに書き換えられ
た変換対が登録されていれば、その変換対を無効化する
必要がある。このようなバッファ記憶における一致制御
と置換制御等については、例えば『電子情報通信ハンド
ブック』第２分冊、（株）オ−ム社発行、ｐｐ．１５９
２〜１５９５に記載されている。

【０００４】図４は、従来における密結合マルチプロセ
ッサのアドレス変換制御方法を説明する図である。図４
において、１，２はマイクロプロセッサ、３，４はマイ
クロプロセッサ１，２内の命令実行部、５，６はマイク
ロプロセッサ１，２内のアドレス変換制御部、７，８は
アドレス変換制御部５，６内のアドレス変換バッファ、
９はメモリ、１０はメモリ９内に格納されているアドレ
ス変換テ−ブルである。また、１１，１２は命令実行部
３，４からアドレス変換制御部にアドレスを送信する信
号線、１３，１４はアドレス変換制御部５，６から命令
実行制御部３，４にペ−ジフォ−ルトを通知する信号線
、１５，１６はマイクロプロセッサ１，２とメモリ９を
接続するデ−タ信号線、１７，１８はマイクロプロセッ
サ１，２とメモリ９とを接続するアドレス線、１９はマ
イクロプロセッサ１，２間で割り込みを通知する信号線
である。

【０００５】図４において、論理ペ−ジ‘０’，‘２’
，‘４’，‘５’，・・・・‘Ｎ−１’はメモリにロ−
ドされており、論理ペ−ジ‘１’，‘３’，・・・・・
・‘Ｎ’はペ−ジフォ−ルトビットが‘１’で、当該ペ
−ジがディスク上にあるものとする。また、マイクロプ
ロセッサ１のアドレス変換バッファ７には、論理ペ−ジ
‘０’，‘５’に対応する変換対が格納され、マイクロ
プロセッサ２のアドレス変換バッファ８には論理ペ−ジ
‘０’，‘４’に対応する変換対が格納されている。通
常、マイクロプロセッサ１がメモリアクセスする場合、
命令実行部３が信号線１１を介して論理アドレスをアド
レス変換制御部５に送ると、アドレス変換制御部５はア
ドレス変換バッファ７を検索して、変換対が存在すれば
、その変換対を用いて論理アドレスから実アドレスへの
変換を行い、それを信号線１７を介してメモリ９に送る
。メモリ９では、所要のデ−タを読み出して、信号線１
５を介して命令実行部３に送る。

【０００６】一方、アドレス変換バッファ７に所要の変
換対がない場合には、アドレス変換制御部５がメモリ９
上のアドレス変換テ−ブル１０から所要の変換対を読み
出し、論理アドレスから実アドレスに変換を行い、上述
のようにメモリ９にアクセスするとともに、この変換対
をアドレス変換バッファ７に登録する。この時、以前に
登録されていた変換対の１つは予め決められたアルゴリ
ズムに従って消去される。　　また、アドレス変換テ−
ブル１０から読み出した変換対のペ−ジフォ−ルトビッ
トが‘１’の場合、所要の論理ペ−ジはメモリ９上に存
在しないため、その旨を信号線１３を介して命令実行部
３に通知する。いま、命令実行部３が論理ペ−ジ‘３’
をアクセスすると、ペ−ジフォ−ルトが検出される。こ
れをトリガとして、マイクロプロセッサ１は、論理ペ−
ジ‘３’をディスクからメモリにロ−ドすることになる
。 この時、アドレス変換テ−ブル１０の書き換え処理と、
アドレス変換テ−ブル１０とマイクロプロセッサ１，２
内のアドレス変換バッファ７，８との一致制御処理を行
う必要がある。

【０００７】図５，図６は、従来におけるマイクロプロ
セッサのペ−ジフォ−ルト後の処理フロ−チャ−トであ
る。ここでは、図５がマイクロプロセッサ１の処理で、
図６がマイクロプロセッサ２の処理を示している。以下
、図４，図５および図６を用いて、論理ペ−ジ‘３’の
メモリ９へのロ−ドに伴って、アドレス変換テ−ブル１
０とアドレス変換バッファ７，８の内容を一致させる制
御方法について詳述する。先ず、マイクロプロセッサ１
は、メモリ９から追い出すペ−ジを決定し（ここでは、
追い出す論理ペ−ジとして‘０’を仮定する）、論理ペ
−ジ‘０’に対応するアドレス変換テ−ブル１０のペ−
ジフォ−ルトビットを‘１’にする（ステップ１０１）
。次に、アドレス変換テ−ブル１０の内容とアドレス変
換バッファ７の内容の不一致を解消するため、命令実行
部３はアドレス変換制御部５に信号線１１を介して論理
アドレス‘０’を送る。これにより、アドレス変換制御
部５はアドレス変換バッファ７を検索し、論理アドレス
‘０’に対応する変換対をアドレス変換バッファ７から
消去する（ステップ１０２）。マイクロプロセッサ１は
、マイクロプロセッサ２内のアドレス変換バッファ８か
ら論理ペ−ジ‘０’に対応する変換対を無効化させるた
めに、信号線１９を介して割り込みをかけて、マイクロ
プロセッサ２内のアドレス変換バッファ８からそのペ−
ジに対応する変換対の無効化を指示する（ステップ１０
３）。なお、割り込みをかけたとき、論理ペ−ジの受け
渡しはメモリ９を介して行われる。

【０００８】マイクロプロセッサ２は、図６に示すよう
に、マイクロプロセッサ１からの割り込みを検出し、ア
ドレス変換バッファ無効化命令により、アドレス変換バ
ッファ８から論理ペ−ジ‘０’に対応する変換対を消去
する。具体的には、命令実行部４がアドレス変換バッフ
ァ無効化命令を解読すると、アドレス変換制御部６に信
号線１２を介して論理ペ−ジ‘０’を送り、アドレス変
換制御部６はアドレス変換バッファ８を検索して、論理
ペ−ジ‘０’に対応する変換対があれば、それを無効化
する（ステップ２０１）。次に、マイクロプロセッサ２
はマイクロプロセッサ１に対して、論理ペ−ジ‘０’に
対応する変換対の無効化が終了したことを信号線１９を
介して割り込みにより通知する（ステップ２０２）。こ
の間、マイクロプロセッサ１は、マイクロプロセッサ２
からの応答（割り込みの有無）を監視している（ステッ
プ１０４）。マイクロプロセッサ１は、論理ペ−ジ‘０
’をメモリ９からディスクにペ−ジアウトし、実ペ−ジ
‘２’の位置に論理ペ−ジ‘３’をディスクから読み出
して格納する（ステップ１０５）。その後、アドレス変
換テ−ブル９の論理ペ−ジ‘３’に対応する実ペ−ジを
‘２’とし、かつペ−ジフォ−ルトビットを‘０’とす
る（ステップ１０６）。

【０００９】

【発明が解決しようとする課題】このように、従来のマ
イクロプロセッサを用いて密結合のマルチプロセッサを
構成した場合、アドレス変換テ−ブルと各マイクロプロ
セッサ内のアドレス変換バッファの内容の一致を保証す
るために、あるマイクロプロセッサがアドレス変換テ−
ブルの論理ペ−ジに対応する内容を書き換えた場合、自
アドレス変換バッフア内のその論理ペ−ジに対応する変
換対を無効化し、かつ他の全てのマイクロプロセッサに
割り込みをかけ、その論理ペ−ジに対応する変換対の無
効化を行う必要があった。そのために、マイクロプロセ
ッサの台数が多くなるに従って、アドレス変換テ−ブル
と各マイクロプロセッサ内のアドレス変換バッファの内
容の一致制御を行うので、オ−バヘッドが大きくなり、
性能の低下を招いていた。本発明の目的は、このような
従来の課題を解決し、複数台のマイクロプロセッサを用
いた密結合マルチプロセッサシステムで、メモリのアド
レス変換テ−ブルと各マイクロプロセッサ内のアドレス
変換バッファとの内容の一致制御のための割り込み等の
オ−バヘッドをなくし、性能の向上を図ることができる
アドレス変換制御方法および装置を提供することにある
。

【００１０】

【課題を解決するための手段】上記目的を達成するため
、本発明のアドレス変換制御方法は、（イ）共有のメモ
リ内に論理アドレスと実アドレスの変換対を格納したア
ドレス変換テ−ブルを備え、かつ変換対の一部を格納し
たアドレス変換バッファを具備した複数のマイクロプロ
セッサからなるマルチプロセッサシステムにおいて、任
意のマイクロプロセッサがアドレス変換テ−ブルの論理
ペ−ジに対応する内容を書き換えた場合、マイクロプロ
セッサはアドレス変換バッファ無効化命令を実行して、
自アドレス変換バッファから該無効化命令で指定された
論理アドレスに対応する変換対を消去するとともに、論
理アドレスを該マイクロプロセッサのチップ外部に出力
し、他のマイクロプロセッサはそれぞれ該論理アドレス
を入力して、論理アドレスに対応する変換対を自アドレ
ス変換バッファからそれぞれ消去することに特徴がある
。また、本発明のアドレス変換制御装置は、（ロ）各マ
イクロプロセッサに、アドレス変換バッファ無効化命令
で指定された論理アドレスをマイクロプロセッサのチッ
プ外部に出力するためのドライバ、各マイクロプロセッ
サ相互間を接続する信号線、および論理アドレスを信号
線から入力するレシ−バを設けることにも特徴がある。

【００１１】

【作用】本発明においては、あるマイクロプロセッサが
アドレス変換テ−ブルの論理ペ−ジに対応する内容を書
き換えた場合、アドレス変換バッファ無効化命令により
、自アドレス変換バッフアの無効化と同時に、他の全て
のマイクロプロセッサ内のアドレス変換バッフアの無効
化も行うことができるようにした。そのため、アドレス
変換バッファ無効化命令で指定された論理アドレスをマ
イクロプロセッサチップ外部に出力して、他マイクロプ
ロセッサにその論理アドレスを入力し、その論理アドレ
スに対応する変換対をアドレス変換バッファから消去さ
せる。これにより、割り込みによるオ−バヘッドをなく
して、密結合マルチプロセッサシステムの性能を向上さ
せることが可能となる。

【００１２】

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の一実施例を示すアドレス変
換制御を用いるマルチプロセッサシステムの構成図であ
る。図１において、１〜９は従来における図４の構成と
殆んど同じであるが、異なっている点はマイクロプロセ
ッサ１と２の各アドレス変換制御部５，６間を接続する
信号線２０が設けられた点である。この信号線２０を介
して、アドレス変換制御部５から６に対して無効化され
る論理ペ−ジ（前述の例では、論理ペ−ジ‘０’）を送
るのである。なお、各マイクロプロセッサ１，２には、
信号線２０に無効化される論理ペ−ジを送出するための
ドライバと、他マイクロプロセッサから送られてきた論
理ペ−ジを受信するためのレシ−バとが設けられるが、
図ではそれらの記載が省略されている。これらは、通常
に用いられる信号ドライバと信号レシ−バでよい。図１
では、アドレス変換バッファ無効化命令を実行するとき
、命令実行部３，４からアドレス変換バッフア５，６に
信号線１１，１２を介して論理アドレスを送るが、この
論理アドレスをマイクロプロセッサ１，２の外部に出力
し、他マイクロプロセッサ（マイクロプロセッサ１から
見るとマイクロプロセッサ２、またマイクロプロセッサ
２から見るとマイクロプロセッサ１）が出力された論理
アドレスを信号線２０を介して入力する。３台以上のマ
イクロプロセッサが存在する場合には、各マイクロプロ
セッサのアドレス変換制御部相互間に信号線２０を接続
する必要がある。なお、図１では、信号線２０における
論理アドレスの出力および入力を同一ピンで行うように
しているが、入力と出力とを分離することも勿論可能で
ある。本発明においては、論理アドレスの入出力ピンの
共同、分離のいずれを採用してもよく、この相違により
制約を受けることはない。さらに、入出力ピンは、ビッ
トシリアルで論理アドレスを入出力したり、あるいはビ
ットパラレルで入出力する構成にすることも可能である
。

【００１３】図２は、本発明におけるペ−ジフォ−ルト
後の処理フロ−チャ−トである。以下、図１および図２
を用いて、論理ペ−ジ‘３’がペ−ジフォ−ルトとなっ
て、論理ペ−ジ‘０’をメモリからディスクにペ−ジア
ウトし、論理ペ−ジ‘３’をメモリにロ−ドする場合に
ついて、アドレス変換テ−ブルとアドレス変換バッファ
の一致制御方法について詳述する。先ず、マイクロプロ
セッサ１は、メモリ９から追い出す論理ペ−ジ‘０’を
決定し、その論理ペ−ジ‘０’に対応するアドレス変換
テ−ブル１０のペ−ジフォ−ルトビットを‘１’とする
（ステップ３０１）。次に、アドレス変換テ−ブル１０
の内容とアドレス変換バッファ７，８の内容の不一致を
解消するため、マイクロプロセッサ１はアドレス変換バ
ッファ無効化命令を実行する。具体的には、命令実行部
３はアドレス変換バッファ無効化命令を解読し、アドレ
ス変換制御部５に信号線１１を介して論理アドレス‘０
’を送る。アドレス変換制御部５は、アドレス変換バッ
ファ７を検索して論理アドレス‘０’に対応する変換対
をアドレス変換バッファ７から消去する。また、アドレ
ス変換制御部５は、信号線２０を介して他プロセッサ２
のアドレス変換制御部６に論理ペ−ジ‘０’を送る。ア
ドレス変換制御部６は、アドレス変換バッファ８を検索
して論理アドレス‘０’に対応する変換対をアドレス変
換バッファ８から消去する（ステップ３０２）。 次に、マイクロプロセッサ１は、論理ペ−ジ‘０’をメ
モリ９からディスクにペ−ジアウトし、実ペ−ジ‘２’
の位置に論理ペ−ジ‘３’をディスクから読み出して格
納する（ステップ３０３）。その後、アドレス変換テ−
ブル１０の論理ペ−ジ‘３’に対する実ペ−ジを‘２’
とし、かつペ−ジフォ−ルトビットを‘０’とする（ス
テップ３０４）。

【００１４】本発明における処理フロ−である図２と、
従来における処理フロ−である図５，図６とを比較する
と明らかなように、本発明では全体で４つのステップに
よりアドレス変換テ−ブルとアドレス変換バッファの内
容の一致制御を完了しており、かつ送信側のマイクロプ
ロセッサの処理のみでよい（送られてきたアドレスを検
索して消去する処理を除く）のに対して、従来の処理で
は送信側マイクロプロセッサが６ステップ、受信側マイ
クロプロセッサが２ステップの処理を必要としている。 具体的には、本発明では、図４の送信側マイクロプロセ
ッサのステップ１０１，１０２および１０５，１０６の
みでよく、残りのステップ１０３，１０４および受信側
プロセッサのステップ２０１，２０２は不要となる。こ
のように、本発明においては、あるマイクロプロセッサ
がアドレス変換テ−ブルの論理ペ−ジに対応する内容を
書き換えた場合、アドレス変換バッファ無効化命令によ
って、自アドレス変換バッファの無効化を行うとき他の
マイクロプロセッサ内のアドレス変換バッファの無効化
も同時に行えるため、アドレス変換バッフア無効化命令
で指定した論理アドレスをマイクロプロセッサチップ外
部に出力し、他マイクロプロセッサに上記論理アド麗ス
を入力して、その論理アドレスに対応する変換対をアド
レス変換バッファから消去する。これにより、一致制御
を簡単な処理で行うことができ、オ−バヘッドをなくす
ことができる。

【００１５】

【発明の効果】以上説明したように、本発明によれば、
主メモリのアドレス変換テ−ブルと各マイクロプロセッ
サ内のアドレス変換バッファの内容の一致制御を、割り
込み等の処理を行わずに行えるため、オ−バヘッドはな
くなり、密結合マルチプロセッサの性能の向上に極めて
効果がある。

【００１６】

【図面の簡単な説明】

【図１】本発明の一実施例を示す密結合マルチプロセッ
サのアドレス変換制御の機能ブロック図である。

【図２】図１におけるペ−ジフォ−ルト後の処理フロ−
チャ−トである。

【図３】従来の仮想記憶方式を説明する図である。

【図４】従来の密結合マルチプロセッサのアドレス変換
制御方法を示す説明図である。

【図５】従来の密結合マルチプロセッサのペ−ジフォ−
ルト後の処理フロ−チャ−トである。

【図６】同じく従来の密結合マルチプロセッサの処理フ
ロ−チャ−トであり、図５の他の一部である。

【符号の説明】 １，２　　マイクロプロセッサ ３，４　　命令実行部 ５，６　　アドレス変換制御部 ７，８　　アドレス変換バッファ ９　　メモリ １０　　アドレス変換テ−ブル １１，１２　　命令実行部からアドレス変換制御部に送
られる信号線 １３，１４　　アドレス変換制御部から命令実行部に送
られる信号線 １７，１８　　アドレス変換制御部からメモリに送られ
る信号線 １５，１６　　命令実行部とメモリ間の信号線２０　　
各マイクロプロセッサのアドレス変換制御部相互間を接
続する信号線

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　共有のメモリ内に論理アドレスと実ア
   ドレスの変換対を格納したアドレス変換テ−ブルを備え
   、かつ上記変換対の一部を格納したアドレス変換バッフ
   ァを具備した複数のマイクロプロセッサからなるマルチ
   プロセッサシステムにおいて、任意のマイクロプロセッ
   サが上記アドレス変換テ−ブルの論理ペ−ジに対応する
   内容を書き換えた場合、該マイクロプロセッサはアドレ
   ス変換バッファ無効化命令を実行して、自アドレス変換
   バッファから該無効化命令で指定された論理アドレスに
   対応する変換対を消去するとともに、該論理アドレスを
   該マイクロプロセッサのチップ外部に出力し、他のマイ
   クロプロセッサはそれぞれ該論理アドレスを入力して、
   該論理アドレスに対応する変換対を自アドレス変換バッ
   ファからそれぞれ消去することを特徴とするアドレス変
   換制御方法。
2. 【請求項２】　　共有のメモリ内に論理アドレスと実ア
   ドレスの変換対を格納したアドレス変換テ−ブルを備え
   、かつ上記変換対の一部を格納したアドレス変換バッフ
   ァを具備して、該アドレス変換バッファに格納されてい
   る論理アドレスと実アドレスの変換対を無効化する命令
   を実行する複数のマイクロプロセッサからなるマルチプ
   ロセッサシステムにおいて、各マイクロプロセッサに、
   上記アドレス変換バッファ無効化命令で指定された論理
   アドレスをマイクロプロセッサのチップ外部に出力する
   ためのドライバ、各マイクロプロセッサ相互間を接続す
   る信号線、および該論理アドレスを該信号線から入力す
   るレシ−バを設けることを特徴とするアドレス変換制御
   装置。