JPH0137774B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アドレス変換方式に関し、特に仮想
記憶方式においてベクトル演算時に好適なアドレ
ス変換方式に関する。

〔従来の技術〕

近年、気象予測や原子力分野におけるシミユレ
ーシヨンや、資源探査分野における画像処理等
で、超高速科学技術計算機（スーパーコンピユー
タ）の必要性が増大してきている。

スーパーコンピユータでは、配列状になつた多
量のデータの各組に対して同一演算を行なう、い
わゆるベクトル演算が主に実行される。配列状の
各要素は、比較的速度の遅い主記憶装置に蓄えら
れており、これを配列要素の先頭アドレス(B)と要
素間距離(D)とによつて、配列の行、列、対角方向
等（Ｂ＋iD）（ｉは整数）に一定間隔で処理装置
に続み出し、演算処理後に同一又は別の番地に格
納される。取扱う配列データは一般に主記憶装置
の容量に比べて大きなものとなるため、プログラ
ム上での論理アドレスをアドレス変換表に従つて
実アドレスに変換して主記憶装置をアクセスす
る、いわゆる仮想記憶方式を採るのが一般的であ
る。

アドレス変換を高速に行なうために、アドレス
変換バツフア（以下変換バツフアと略記する）を
設けて、主記憶装置に格納されているアドレス変
換表の写しを保持するようにしたものが多い。ベ
クトル演算を行なう処理装置の性能を向上させる
には、内部処理速度に見合つた主記憶装置へのア
クセスが重要となる。

従来、この種のアドレス変換方式は、同時に複
数の主記憶アクセスを行なうのに、変換セツトを
各アクセス毎に複数個設けて、複数ページに対す
るアドレス変換データを同時に読み出し、複数ペ
ージに及ぶ主記憶アクセスを同時に処理すること
によつて、主記憶装置とのデータスループツト向
上をはかつている（例えば、特開昭57−57370号
公報）。

〔発明が解決しようとする問題点〕

このような従来構成においては、複個の変換セ
ツトを備えることになるため、ハードウエアの増
量を招くという欠点がある。また、従来、この種
の他のアドレス変換方式に、変換セツトを分割
し、アクセスをインタリーブして少ないハードウ
エア量で前述と同等に近い効果を狙つたものがあ
るが、この様な構成では同時には１つのアドレス
変換しかできないという欠点があつた。

本発明の目的は、ベクトル演算では同時に処理
すべきアクセスは同一方向に連続する数ページに
またがる場合が多いことに着目し、連続する数ペ
ージのアドレス変換を少ないハードウエアによつ
て同時に行なえるようなアドレス変換方式を提供
することにある。

〔問題点を解決するための手段及び作用〕

本発明によるアドレス変換方式は、プログラム
でアクセス可能な論理アドレス空間を論理アドレ
スの上位Ｓビツトにより部分空間に分割し、各部
分空間はひきつづくＭビツトとＮビツトとによつ
てページに等分割されており、前記各部分空間毎
に前記Ｎビツトの内容を同一とする前記ページに
対する２のＭ乗数個のアドレス変換データの一部
もしくは全部を格納する２のＮ乗数個の変換バツ
フアを含む複数個の変換セツトと、同時変換され
るべき、先頭論理アドレスからそれに引き続く論
理アドレスへのアドレス昇降方向を示すアクセス
方向情報を保持するアクセス方向情報保持手段
と、前記アクセス方向情報に応答し、アクセス方
向情報がアドレス昇方向を示しているときは前記
Ｍビツトの内容に“１”を加算し、アクセス方向
情報がアドレス降方向を示しているときは前記Ｍ
ビツトの内容から“１”を減算する少なくとも１
個の演算器と、少なくとも前記Ｎビツトの内容と
前記アクセス方向情報に基づいて前記各変換セツ
トの前記各変換バツフア対応の第１の切替信号を
発生する第１のアドレス調整回路と、前記第１の
切替信号に対応して前記Ｍビツトの内容または前
記演算器出力のいずれかを選択し、選択された内
容を前記変換セツトの各変換バツフアへの検索ア
ドレスとして出力する前記変換バツフア対応の第
１の切替器と、前記各変換セツトに対応に該変換
セツトに格納されているアドレス変換データに対
応する前記部分空間の番号情報を保持する前記変
換セツトと同数の空間番号レジスタと、少なくと
も前記Ｓビツト、Ｍビツト、Ｎビツトと前記空間
番号レジスタの内容に基づいて前記各変換バツフ
ア対応の第２の切替信号を発生する第２のアドレ
ス調整回路と、前記第２の切替信号に対応して前
記各変換バツフア対応に前記各変換セツトからの
変換済アドレスを切替える第２の切替器とを設け
たことを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロツク図
で、本実施例はアドレスレジスタ１と、アクセス
方向情報レジスタ２と、第１の演算器３と、ペー
ジ調整回路４と、第２の演算器５と、空間調整回
路８と、２個の部分空間番号レジスタ１０及び１
１と、４個の部分空間番号比較回路２０，２１，
３０及び３１と、４個の第１の切替回路５０，５
１，５２及び５３と、４個の変換バツフア６０，
６１，６２及び６３を１組とするアドレス変換セ
ツト６と、４個の変換バツフア７０，７１，７２
及び７３を１組とするアドレス変換セツト７と、
４個の第２の切替回路８０，８１，８２及び８３
とから構成される。

アドレスレジスタ１には、プログラム上で設定
可能な2²⁰個の論理アドレスを指定できるように
20ビツトの論理アドレス信号が処理装置（図示せ
ず）によつて設定可能である。論理アドレス信号
のうち上位から３ビツト、５ビツト、２ビツト及
び10ビツトは、それぞれ部分空間番号Ｓを、第１
のページ番号Ｍ、第２のページ番号Ｎ及びページ
内アドレスＡを表わしている。すなわち論理アド
レス空間は、８個の部分空間に分割され、１つの
部分空間は128個のページに、さらに１ページは
1024アドレスに分割されている。

部分空間は部分空間番号Ｓによつて指定され、
８個の部分空間の任意の２個のアドレス変換デー
タが、それぞれアドレス変換セツト６（第１の部
分空間と称す）と、アドレス変換セツト７（第２
の部分空間と称す）にロードされる。本実施例で
は、アドレス変換セツト６に部分空間番号Ｓ＝４
が、アドレス変換セツト７に部分空間番号Ｓ＝５
がロードされているとする。

ページは第１のページ番号Ｍと、第２のページ
番号Ｎとして指定され、変換バツフア６０，６
１，６２及び６３のそれぞれは、第１の部分空間
におけるＮを同一とするページに対する２のＭ乗
数個のアドレス変換データを格納し、変換バツフ
ア７０，７１，７２及び７３のそれぞれは、第２
の部分空間におけるＮを同一とするページに対す
る２のＭ乗数個のアドレス変換データを格納す
る。すなわち、変換バツフア６０及び７０は第２
のページ番号Ｎの値が“０”となるページ群（32
ページからなる）に、変換バツフア６１及び７１
は第２のページ番号Ｎの値が“１”となるページ
群に、変換バツフア６２及び７２は第２のページ
番号Ｎの値が“２”となるページ群に、変換バツ
フア６３及び７３は第２のページ番号Ｎが“３”
となるページ群に対応している。

第２図は本実施例における論理アドレスと実ア
ドレスとの関係を示す。部分空間番号Ｓと第１の
ページ番号Ｍと第２のページ番号Ｎとで表現され
る論理ページ番号LPは、実ページ番号RPにアド
レス変換され、この実ページ番号RPとページ内
アドレスＡ（論理アドレスのものと同一）とによ
つて主記憶装置（図示せず）を直接にアクセスで
きるようになる。このアドレス変換を行うことに
よつて、主記憶装置が32ページ分の容量であるに
もかかわらず、同時に必要な32ページ以下のペー
ジを主記憶装置にロードしておけば、プログラム
上はあたかも各々が128ページからなる８つの部
分空間があるかのようにデータを扱うことができ
る。

上述のようなアドレス変換を行うためのアドレ
ス変換データは、プログラムやデータ等と共に、
主記憶装置に格納されている。このアドレス変換
データの第１の部分空間に対するアドレス変換デ
ータの第２のページ番号Ｎを同一とする32個のア
ドレス変換データが、それぞれ高速メモリで構成
される変換バツフア６０，６１，６２及び６３の
アドレス変換セツト６に主記憶装置から予めロー
ドされている。同様に、第２の部分空間に対する
アドレス変換データも、変換バツフア７０，７
１，７２及び７３のアドレス変換セツト７に予め
ロードされている。

上記アドレス変換データがロードされる時、前
記アドレス変換セツトに対応する部分空間番号レ
ジスタに、有効にビツト（Ｖビツトと称す）とと
もに部分空間番号がセツトされる。今、アドレス
変換セツト６には部分空間番号Ｓ＝４のアドレス
変換データが、アドレス変換セツト７には部分空
間番号Ｓ＝５のアドレス変換データがロードされ
ているので、部分空間番号レジスタ１０には
“４”が、部分空間番号レジスタ１１には“５”
がＶビツトと共にセツトされている。

さて、処理装置はプログラムに沿つて主記憶装
置内の命令を読み出して解読し、オペランドデー
タを読み出して演算処理を行つた後に、該演算結
果を必要ならば主記憶装置に格納するという一連
のデータ処理を行う。これらのデータ処理の過程
において、主記憶装置へのアクセスを必要とする
たびごとに、前述のようなアドレス変換が行なわ
れることになる。

ベクトル演算の場合には、同一演算の対象デー
タが複数ページに及ぶことが多いので、処理装置
は一挙にアクセスすべき要素の先頭論理アドレス
信号をアドレスレジスタ１に設定するとともに、
アクセス方向情報レジスタ２にアクセス方向情報
を設定する。アクセス方向情報は、アドレスレジ
スタ１に設定された論理アドレス信号のうち、部
分空間番号Ｓと第１のページ番号Ｍと第２のペー
ジ番号Ｎとによつて指定されるページとともにア
ドレス変換が行なわれるべきページを指定するた
めに使用される。

第３−１図及び第３−２図は、このことを理解
ならしめるための図であり、第３−１図はアクセ
ス方向情報がプラス、第３−２図はアクセス方向
情報がマイナスの場合にそれぞれ対応している。
第３−１図及び第３−２図における数字０、１、
２及び３のそれぞれは、第２のページ番号Ｎの値
であり、アドレス変換セツト６においては、順に
変換バツフア６０，６１，６２及び６３が対応
し、アドレス変換セツト７においては、順に変換
バツフア７０，７１，７２及び７３が対応してい
る。また記号Ｘ−１、Ｘ、及びＸ＋１は、第１の
ページ番号Ｍの値を示すものとする。数字０、
１、２または３と、記号Ｘ−１、Ｘ、またはＸ＋
１とで指定されるアドレスは、各アドレス変換セ
ツトにおける特定のページに対する実ページ番号
のアドレスである。記号LPはアクセスすべき先
頭要素の論理ページ番号を示し、“LP”、“LP＋
１”、“LP＋２”及び“LP＋３”は昇順の連続す
る４ページを、“LP”、“LP−１”、“LP−２”及
び“LP−３”は降順の連続する４ページを示す。
Ｘ（０）、Ｘ(1)、Ｘ(2)、及びＸ(3)は数字０、１、２
及び３に対応する変換バツフアを示す。

第３−１図において、第２のページ番号Ｎが
“２”であるページがアドレスレジスタ１に、か
つアクセス方向情報としてプラスがアクセス方向
情報レジスタ２に設定された場合、先頭要素の論
理ページ番号“LP”に対する実ページ番号がＸ
(2)の変換バツフアの“Ｘ”で指定されるアドレス
から、論理ページ番号“LP＋１”に対する実ペ
ージ番号がＸ(3)の変換バツフアの“Ｘ”で指定さ
れるアドレスから、論理ページ番号“LP＋２”
に対する実ページ番号がＸ（０）の変換バツフア
の“Ｘ＋１”で指定されるアドレスから、論理ペ
ージ番号“LP＋３”に対する実ページ番号がＸ
(1)の変換バツフアの“Ｘ＋１”で指定されるアド
レスから読み出されることを示す。第２のページ
番号Ｎが“０”、“１”及び“３”の場合について
も、第３−１図より容易に理解される。

第３−２図は、第３−１図のそれぞれが、マイ
ナスのアクセス方向情報が与えられた場合を示す
点が異なる。たとえば、第２のページ番号Ｎが
“１”の場合、連続する４ページ“LP”、“LP−
１”、“LP−２”及び“LP−３”に対する実ペー
ジ番号が変換バツフアＸ(1)、Ｘ（０）、Ｘ(3)及びＸ
(2)のそれぞれ順に“Ｘ”、“Ｘ”、“Ｘ−１”及び
“Ｘ−１”で指定されるアドレスから読み出され
ることを示す。第２のページ番号Ｎが“０”、
“２”及び“３”の場合についても同様にして、
第３−２図より理解することができる。

上記の説明において、アドレス変換セツト６が
使用されるかアドレス変換セツト７が使用される
かは、各アドレス変換セツトが格納しているペー
ジ変換データの部分空間番号Ｓによつて決まる
が、先頭要素の論理ページ番号及びアクセス方向
により、連続する４ページが部分空間の境界をま
たぐ場合がある。この場合におけるアドレス変換
方式が本発明の最も特徴とするところであり、第
４−１図及び第４−２図はこの理解を容易ならし
めるための一例を示した図である。第４−１図は
アクセス方向情報がプラス、第４−２図はアクセ
ス方向情報がマイナスの場合にそれぞれ対応して
いる。前記第４−１図及び第４−２図において
Ｓ、Ｍ及びＮの値は、それぞれ部分空間番号Ｓ、
第１のページ番号Ｍ及び第２のページ番号Ｎの値
を示している。Ｘ（０）、Ｘ(1)、Ｘ(2)及びＸ(3)は、
順にＮの値“０”、“１”、“２”及び“３”に対応
する変換バツフアを示している。

第４−１図において、部分空間番号Ｓの値とし
て“４”が、第１のページ番号Ｍの値として
“31”が、第２のページ番号Ｎの値として“２”
であるページがアドレスレジスタ１に、かつアク
セス方向情報としてプラスがアクセス方向情報レ
ジスタ２に設定された場合、先頭要素の論理ペー
ジ番号“LP”に対する実ページ番号が変換バツ
フア６２の“31”で指定されるアドレスから、論
理ページ番号“LP＋１”に対する実ページが変
換バツフア６３の“31”で指定されるアドレスか
ら、論理ページ番号“LP＋２”に対する実ペー
ジ番号が変換バツフア７０の“０”で指定される
アドレスから、論理ページ番号“LP＋３”に対
する実ページ番号が変換バツフア７１の“０”で
指定されるアドレスから読み出されることを示
す。つまり論理ページ番号“LP”及び“LP＋
１”に対する実ページ番号はアドレス変換セツト
６により、論理ページ番号“LP＋２”及び“LP
＋３”に対する実ページはアドレス変換セツト７
により変換されることになる。部分空間番号Ｓの
値が“４”で、第１のページ番号Ｍの値が“31”
で、第２のページ番号Ｎの値が“０”、“１”及び
“３”の場合についても、第４−１図より容易に
理解される。

第４−２図は、第４−１図と、マイナスのアク
セス方向情報を与えられ、連続する４ページが部
分空間の境界をまたぐ場合を示す点が異なる。た
とえば、部分空間番号Ｓの値として“５“が、第
１のページ番号Ｍの値として“０”が、第２のペ
ージ番号Ｎの値として“１”がアドレスレジスタ
１に、かつアクセス方向情報としてマイナスがア
クセス方向情報レジスタ２に設定された場合、先
頭要素の論理ページ番号“LP”に対する実ペー
ジ番号が変換バツフア７１の“０”で指定される
アドレスから、論理ページ番号“LP−１”に対
する実ページ番号が変換バツフア７０の“０”で
指定されるアドレスから、論理ページ番号“LP
−２”に対する実ページ番号が変換バツフア６３
の“31”で指定されるアドレスから、論理ページ
番号“LP−３”に対する実ページ番号が変換バ
ツフア６２の“31”で指定されるアドレスから読
み出されることを示す。つまり、論理ページ番号
“LP”及び“LP−１”に対する実ページ番号は
アドレス変換セツト７により、論理ページ番号
“LP−２”及び“LP−３”に対する実ページ番
号はアドレス変換セツト６により変換されること
を示している。部分空間番号Ｓの値が“５”で、
第１ページ番号Ｍの値が“０で、第２ページ番号
Ｎの値が“０”、“２”及び“３”の場合について
も、第４−２図より容易に理解される。

以上、第４−１図及び第４−２図において説明
したように、連続する４ページが部分空間の境界
をまたいでも、本実施例のごとく連続する部分空
間に対するアドレス変換データが、アドレス変換
セツト６及び７に格納されていれば、一挙に実ペ
ージが得られることになる。

再び第１図を参照すると、第１の演算器３は、
アクセス方向情報レジスタ２に設定されたアクセ
ス方向情報がプラスのときに、アドレスレジスタ
１に設定された第１のページ番号Ｍの値に“１”
を加算し、アクセス方向情報がマイナスのとき
に、第１のページ番号Ｍの値から“１”を減算
し、これらの演算結果は第１の切替回路５０〜５
３のそれぞれに供給される。

ページ調整回路４は、アクセス方向情報レジス
タ２に設定されたアクセス方向情報とアドレスレ
ジスタ１に設定された第２のページ番号Ｎの値に
基づいて、第１の切替回路５０〜５３対応に切替
信号を発生して、第１の切替回路５０〜５３に供
給する。第１の切替回路５０〜５３のそれぞれ
は、この切替信号に応答して、第１のページ番号
Ｍの値と第１の演算器３の値のいずれかを選択
し、選択された内容を検索アドレスとして出力す
る。第１の切替回路５０の出力（検索アドレス）
は変換バツフア６０及び７０に供給され、第１の
切替回路５１の出力は変換バツフア６１及び７１
に供給され、第１の切替回路５２の出力は変換バ
ツフア６２及び７２に供給され、第１の切替回路
５３の出力は変換バツフア６３及び７３に供給さ
れる。

変換バツフア６０及び７０においては、第１の
切替回路５０の出力によつて指定されるアドレス
から実ページ番号（変換剤アドレス）が読み出さ
れ、第２の切替回路８０に供給される。変換バツ
フア６１及び７１においては、第１の切替回路５
１の出力によつて指定されるアドレスから実ペー
ジ番号が読み出され、第２の切替回路８１に供給
される。変換バツフア６２及び７２においては、
第１の切替回路５２の出力によつて指定されるア
ドレスから実ページ番号が読み出され、第２の切
替回路８２に供給される。変換バツフア６３及び
７３においては、第１の切替回路５３の出力によ
つて指定されるアドレスから実ページ番号が読み
出され、第２の切替回路８３に供給される。

第２の演算器５は、アクセス方向情報レジスタ
２に設定されたアクセス方向情報がプラスのとき
に、アドレスレジスタ１に設定された部分空間番
号Ｓの値に“１”を加算し、アクセス方向情報が
マイナスのときに、部分空間番号Ｓの値から
“１”を減算し、結果は部分空間番号比較回路３
０及び３１に供給される。

部分空間番号比較回路２０は、アドレスレジス
タ１に設定された部分空間番号Ｓの値と、部分空
間番号レジスタ１０に保持されている第１の部分
空間の部分空間番号の値とを比較し、前記Ｖビツ
トが有効で、比較結果が一致すれば、一致情報を
空間調整回路８に供給する。部分空間番号比較回
路２１は、アドレスレジスタ１に設定された部分
空間番号Ｓの値と、部分空間番号レジスタ１１に
保持されている第２の部分空間の部分空間番号の
値とを比較し、前記Ｖビツトが有効で、比較結果
が一致すれば、一致情報を空間調整回路８に供給
する。部分空間番号比較回路３０は、前記第２の
演算器５の値と、部分空間番号レジスタ１０に保
持されている第１の部分空間の部分空間番号の値
とを比較し、前記Ｖビツトが有効で、比較結果が
一致すれば、一致情報を空間調整回路８に供給す
る。部分空間番号比較回路３１は、前記第２の演
算器５の値と、部分空間番号レジスタ１１に保持
されている第２の部分空間の部分空間番号の値と
を比較し、前記Ｖビツトが有効で、比較結果が一
致すれば、一致情報を空間調整回路８に供給す
る。今、部分空間番号レジスタ１０には“４”
が、部分空間番号レジスタ１１には“５“がセツ
トされているため、アドレスレジスタ１に部分空
間番号Ｓ＝４をアドレス信号を、アクセス方向情
報レジスタ２にプラスを設定した場合、部分空間
番号比較回路２０及び２１にはＳ＝４が、また部
分空間番号比較回路３０及び３１には第２の演算
器５の出力Ｓ＝５が与えられ、部分空間番号比較
回路２０からはアドレス変換セツト６に部分空間
番号Ｓ＝４のアドレス変換データが存在し、部分
空間番号比較回路３１からはアドレス変換セツト
７に次の部分空間であるＳ＝５のアドレス変換デ
ータが存在することを示す一致情報が供給され
る。

空間調整回路８は、アクセス方向情報レジスタ
２に設定されたアクセス方向情報と、アドレスレ
ジスタ１に設定された第１のページ番号Ｍの値及
び第２のページ番号Ｎの値と、前記部分空間番号
比較回路２０，２１，３０及び３１の情報に基づ
いて、第２の切替回路８０〜８３対応に切替信号
を発生し、第２の切替回路８０〜８３に供給す
る。

第５図に部分空間の境界をまたぐ場合の空間調
整回路８より第２の切替回路８０〜８３に供給さ
れる切替信号の一例を示す。第５図において、
Y₀，Y₁，Y₂及びY₃は順に第２の切替回路８０，
８１，８３及び８３に供給される切替信号であ
り、“０”ならばアドレス変換セツト６に属する
変換バツフアから読み出されてくる実ページ番号
を選択し、“１”ならばアドレス変換セツト７に
属する変換バツフアから読み出されてくる実ペー
ジ番号を選択する。

第５図に示した切替信号を供給することによ
り、部分空間の境界をまたぐ場合においても、該
部分空間の両方がアドレス変換セツト６，７にロ
ードされていれば、第４−１図及び第４−２図で
示したようにアドレス変換が可能である。また部
分空間の境界をまたがない場合は、前記部分空間
番号比較回路２０，２１，３０及び３１の情報に
基づいて、部分空間番号の一致したほうのアドレ
ス変換セツトに属する変換バツフアから読み出さ
れてくる実ページ番号が選択されることは明らか
であろう。

以上のようにして、第２の切替回路８０〜８３
から連続する４ページの論理ページ番号に対応す
る実ページ番号が読み出される。

以上述べたすべての実施例において、変換バツ
フアは主記憶装置が格納するアドレス変換表中の
全アドレス変換データの写しを保持しているとし
ているが、本発明は変換表中の一部のアドレス変
換データの写しを保持しているものも含む。

また、本実施例ではアドレス変換セツト、及び
部分空間番号レジスタの数を２個として説明して
いるが、これに限定されることはない。

〔発明の効果〕

本発明によれば、以上のような構成の採用によ
つて、アドレス変換を行なうべきページの選択を
ページのアクセス方向と先頭ページとに基づいて
行ない、部分空間の境界をまたいでも連続する複
数のページのアドレス変換を少量のハードウエア
によつて同時に行うことが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示したブロツク
図、第２図、第３−１図、第３−２図、第４−１
図、第４−２図及び第５図は第１図を説明するた
めの図である。 １……アドレスレジスタ、２……アクセス方向
情報レジスタ、３……第１の演算器、４……ペー
ジ調整回路、５……第２の演算器、６，７……ア
ドレス変換セツト、８……空間調整回路、１０，
１１……部分空間番号レジスタ、２０，２１，３
０，３１……部分空間番号比較回路、５０，５
１，５２，５３……第１の切替回路、６０，６
１，６２，６３，７０，７１，７２，７３……変
換バツフア、８０，８１，８２，８３……第２の
切替回路。

Claims (1)

1. 【特許請求の範囲】 １ プログラムでアクセス可能な論理アドレス空
   間を論理アドレスの上位Ｓビツトにより部分空間
   に分割し、各部分空間はひきつづくＭビツトとＮ
   ビツトとによつてページに等分割されており、 前記各部分空間毎に前記Ｎビツトの内容を同一
   とする前記ページに対する２のＭ乗数個のアドレ
   ス変換データの一部もしくは全部を格納する２の
   Ｎ乗数個の変換バツフアを含む複数個の変換セツ
   トと、 同時変換されるべき、先頭論理アドレスからそ
   れに引き続く論理アドレスへのアドレス昇降方向
   を示すアクセス方向情報を保持するアクセス方向
   情報保持手段と、 前記アクセス方向情報に応答し、アクセス方向
   情報がアドレス昇方向を示しているときは前記Ｍ
   ビツトの内容に“１”を加算し、アクセス方向情
   報がアドレス降方向を示しているときは前記Ｍビ
   ツトの内容から“１”を減算する少なくとも１個
   の演算器と、 少なくとも前記Ｎビツトの内容と前記アクセス
   方向情報に基づいて前記各変換セツトの前記各変
   換バツフア対応の第１の切替信号を発生する第１
   のアドレス調整回路と、 前記第１の切替信号に対応して前記Ｍビツトの
   内容または前記演算器出力のいずれかを選択し、
   選択された内容を前記各変換セツトの各変換バツ
   フアへの検索アドレスとして出力する前記変換バ
   ツフア対応の第１の切替器と、 前記各変換セツト対応に該変換セツトに格納さ
   れているアドレス変換データに対応する前記部分
   空間の番号情報を保持する前記変換セツトと同数
   の空間番号レジスタと、 少なくとも前記Ｓビツト、Ｍビツト、Ｎビツト
   と前記空間番号レジスタの内容に基づいて前記各
   変換バツフア対応の第２の切替信号を発生する第
   ２のアドレス調整回路と、 前記第２の切替信号に対応して前記各変換バツ
   フア対応に前記各変換セツトからの変換済アドレ
   スを切替える第２の切替器とを設けたことを特徴
   とするアドレス変換方式。