JPH02211560A - 情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は情報処理システムに関し、特にマルチプロセッ
サシステムに適したアドレス変換方式に関する。

［従来の技術］ 近年、気象予測、原子力分野などにおける数値シミュレ
ーションを行なうために、超高速科学技術計算機（スー
パーコンピュータ）と呼ばれる情報処理システムの普及
が著しい。並列処理性を高め、さらに高い性能を得るた
め、複数のプロセッサがジョブやタスクを分散して処理
するマルチプロセッサシステムに対する需要が高まって
いる。

科学技術計算の分野で取り扱うデータ配列は、主記憶の
容量に比べて大きなものが多く、プログラム上での論理
アドレスをアドレス変換表に基づいて実アドレスに変換
し、主記憶装置をアクセスする、所謂、仮想記憶方式を
採るのが一般的である。また、アドレス変換は、ページ
単位に行なわれ、アドレス変換を高速に行なうために、
アドレス変換バッファを設けて、主記憶装置内に格納さ
れているアドレス変換表の写しを保持するようにした情
報処理システムが多い。

［発明が解決しよう・とする課題］ 従来のマルチプロセッサシステムにおいては、個々のプ
ロセッサが必要に応じてアドレス変換バッファに自プロ
セッサ番号とアドレス変換表をロードしている。その為
、マルチタスキングなどにおいて、複数のプロセッサが
同一ページをアクセスする場合、各プロセッサが個々に
アドレス変換バッファにアドレス変換表をロードするた
め、システムとしてのオーバーヘッドが多くなる。また
、本出願人によって出願された特開昭８２−２３３８号
公報のように、アドレス変換表ロードのオーバーヘッド
を減少させるために、複数のページから成る部分空間の
ページ変換表を一括してロードする方式を採用している
と、プロセッサの数に応じたアドレス変換バッファの容
量が必要となり、実用に即しないものとなってきた。

［課題を解決するための手段］ 本発明による情報処理システムは、プログラムでアクセ
ス可能な複数のページから成る論理アドレス空間を複数
のページから成る複数の部分空間に分割し、ページ単位
に論理アドレスから実アドレスに変換して、該変換され
た実アドレスによってアクセスされる記憶装置を複数の
処理装置が共有する情報処理システムに於いて、前記ア
ドレス変換を高速に行うため前記複数の処理装置間で共
有され、前記記憶装置内に前記部分空間単位で格納され
ている複数のアドレス変換表の写しを複数個保持するア
ドレス変換バッファと、該アドレス変換バッファへ前記
アドレス変換表の１つをｏ−ドするように制御するロー
ド制御手段と、前記アドレス変換バッファにロードした
前記各アドレス変換表に対応する部分空間を指示する部
分空間番号情報を登録するための部分空間番号登録領域
及び該部分空間を共有する処理装置を指示する処理装置
番号情報を登録するための処理装置番号登録領域とを複
数組有する番号情報登録手段と、該番号情報登録手段へ
の登録を制御する登録制御手段とを有する。

本発明の第１の態様によれば、登録制御手段は、アドレ
ス変換表ロード命令の指示により、共有する部分空間番
号情報と、共有対象となる共有処理装置番号情報と、共
有指示情報とを受け、該共有する部分空間番号情報と該
共有対象となる共有処理装置番号情報との両方が一致す
る部分空間番号情報と処理装置番号情報とが登録されて
いる組の処理装置番号登録領域に、前記アドレス変換表
ロード命令発行元の処理装置番号情報を登録すると共に
、前記部分空間番号登録領域に登録されていた部分空間
番号情報と前記共有する部分空間番号情報とが一致し、
かつ前記処理装置番号登録領域に前記アドレス弯換表ロ
ード命令発行元の処理装置番号情報が登録されていれば
、当該組の処理装置番号登録領域に登録されている前記
アドレス変換表ロード命令発行元の処理装置番号情報の
無効化処理を行う。

本発明の第２の態様によれば、登録制御手段は、アドレ
ス変換表ロード命令の指示により、共有解除する部分空
間番号情報と、共有解除対象となる共有解除処理装置番
号情報と、共有解除指示情報とを受け、該共有解除する
部分空間番号情報と該共有解除対象となる共有解除処理
装置番号情報との両方が一致する部分空間番号情報と処
理装置番号情報とが登録されている組の処理装置番号登
録領域から、前記アドレス変換表ロード命令発行元の処
理装置番号情報を削除すると共に、前記共有解除する部
分空間番号情報に対応するアドレス変換表を前記アドレ
ス変換バッファにロードする。

［実施例］ 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例による情報処理システムの構
成を示すブロック図である。

本実施例の情報処理システムは、命令語がセットされる
命令語レジスタ１と、この命令語レジスタ１にセットさ
れた命令語を解読するデコーダ回路２と、レジスタ番号
０番〜７番で示される汎用のレジスタ３０〜３７により
構成されるレジスタ群３と、部分空間ごとに対応するア
ドレス変換表を一括して格納可能な８つの領域４０〜４
７を有するアドレス変換バツアア４と、アドレス変換バ
ッファ４に格納されているアドレス変換表に対応する部
分空間番号とこれをアクセスすることが可能なプロセッ
サ番号をそれぞれ領域４０〜４７対応に登録するレジス
タ５０〜５７により構成されるディレクトリ５と、アド
レス変換表のロードを制御するロード制御回路６と、デ
ィレクトリ５への登録を制御するディレクトリ制御回路
７と、主記憶装置８と、順にプロセッサ番号０〜３番の
プロセッサ１０〜１３と、これらプロセッサ１０〜１３
からの命令を選択して、命令語レジスタ１にセットする
命令選択回路９とから構成されている。

まず、第２図を参照して、本実施例における論理アドレ
スと実アドレスとの関係を示す。

部分空間番号Ｓとページ番号Ｐとで表現される論理ペー
ジＬＰは、実ページＲＰにアドレス変換され、この実ペ
ージＲＰとページ内アドレスＡ（論理アドレスのものと
同一）とによって、実アドレスが生成される。

第１図を参照して説明すれば、プロセッサ番号ＰＮ及び
部分空間番号でディレクトリ５をサーチし、対応するア
ドレス変換バッファ４内の領域をページ番号Ｐで索引し
、得られた実ページＲＰとページ内アドレスＡとを連結
した実アドレスで、主記憶装置８を直接アクセスする。

これらのアドレス変換方式は、従来と同様であるため、
第１図中ではそれらのバスは省略されている。

さて、プロセッサ番号ＰＮが１番のマスクプロセッサ１
１が部分空間番号Ｓ（これを３番とする）をアクセスす
るプログラムを実行していると仮定しよう。この時、ア
ドレス変換バッファ４の領域４４に部分空間番号３ｔｒ
を構成する１６ペ一ジ分のアドレス変換表が一括ロード
されていて、対応するディレクトリ５内のレジスタ５４
に空間番号の３番とプロセッサ番号１番が登録されてい
る。

第３図はレジスタ５４への登録状態の詳細を示す図であ
る。

レジスタ５４はビット番号Ｏ〜６までの７ビツト構成で
、ビット番号Ｏ〜２までの３ビツトには部分空間番号（
３番）が登録されている。ビット番号３〜６までの４ビ
ツトは、ビット番号３，４゜５．６の順で、プロセッサ
番号０，１，２．３番に対応したビットで、このビット
に“１°がセットされている番号のプロセッサが、登録
されている部分空間番号対応のアドレス変換表を共有し
参照することができることを示している。

今、ビット番号４にのみ“１”がセットされているので
、１番のマスクプロセッサ１１のみアドレス変換表を参
照できる。尚、レジスタ５０〜５７はすべて同一構成で
ある。

アドレス変換表は、主記憶装置８中の先頭アドレスより
連続したエリアに、１つの部分空間に対応する全エント
リ１６ページ分が格納されている。

ロード制御囲路６は、命令語によって指定されるアドレ
ス変換表の先頭アドレスより、順次、アドレス変換表の
各エントリを示すアドレスを作成して、主記憶装置８に
読み出し、要求を連続的に送出し、高速にアドレス変換
表の全エントリ１６ページ分を読み出すよう制御する。

ディレクトリ制御回路７は、アドレス変換バッファ４内
のロード゛領域として、ディレクトリ５内のレジスタ５
０〜５７をサーチし、ビット番号３〜６がすべて“０＃
のレジスタで最もレジスタ番号の若いレジスタに対応す
る部分領域にロードする。アドレス変換表のロードは、
１番のマスクプロセッサ１１の部分空間３番をアクセス
するプログラム実行に先がけて行なわれる。

今、２番のスレーブプロセッサ１２が１番のマスクプロ
セッサ１１と部分空間３番を共有してプログラムを実行
しようとして、これに先がけ、命令語レジスタ１にプロ
セッサ番号ＰＮ　（２番）とアドレス変換表ロード命令
がセットされる。

命令語のＲ部は、レジスタ群３内のレジスタ番号５のレ
ジスタ３５を指定しているとしよう。又、Ｒ部によって
指定されたレジスタ３５は、共有するアドレス変換表の
部分空間番号Ｓ　（３番）と、共有指示ビットＣＭ　（
’１”がセットされていて、マスクプロセッサとの部分
空間共有を意味する）と、マスクプロセッサ番号ＭＰ　
（１番）を保持しているとしよう。

命令語の命令コード部ＯＰは、デコード回路２に送られ
、ここでアドレス変換表ロード命令であることが解読さ
れ、ディレクトリ制御回路７に制御の指示を送出する。

このとき、共有指示ビットＣＭがロード制御回路６に送
られていて、これに“１”がセットされていると、アド
レス変換表のロードは行なわれない。

ディレクトリ制御回路７は、レジスタ３５より送られる
部分空間番号Ｓ　（３番）と、共有指示ビットＣＭ（“
１″）と、マスクプロセッサ番号ＭＰ（１番）、及び命
令語レジスタ１から命令発行元のスレーブプロセッサ番
号（２番）を受けて、まず最初にマスクプロセッサ番号
ＭＰ　（１番）と部分空間番号Ｓ　（３番）でディレク
トリ５をサーチし、これに該当するレジスタ５４のプロ
セッサ番号（２番）に対応するビット番号（５番）に“
１“をセットする。第３図の■−■がこれを示している
。

次に、ディレクトリ５内のレジスタ５４を除くレジスタ
をサーチし、部分空間番号（３番）が登録されていてそ
のレジスタのプロセッサ番号（２番）に対応するビット
番号５に“１ｍがセットされていれば、これをリセット
する。本実施例ではレジスタ５２にプロセッサ番号（２
番）のアクセスする部分空間番号として３番が登録され
ているので、レジスタ５２のビット番号（４番）をリセ
ットし０°とする。第３図の■→■がこれを示している
。これにより１番と２番のプロセッサ１１及び１２が部
分空間３番を共有する。

１番と２番のプロセッサが部分空間３番を共有してプロ
グラム実行後、プロセッサ番号（２番）のプロセッサが
共有をやめ、部分空間３番で独立してプログラムを実行
しようとして、これに先がけ、命令語レジスタ１にスレ
ーブプロセッサ番号ＰＮ　（２番）と、アドレス変換表
ロード命令がセットされる。

命令語のＲ部は、レジスタ群３内のレジスタ番号（１番
）のレジスタ３１を指定しているとしよう。Ｒ部によっ
て指定されたレジスタ３１は、ロードするアドレス変換
表の部分空間番号Ｓ　（３番）と、共有ビットＣＭ（Ｏ
”がセットされていて、これは、共有を解除し、独立し
て部分空間を開くことを意味している）と、マスクプロ
セッサ番号ＭＰ　（１番）を保持しているとしよう。

ディレクトリ制御回路７は、レジスタ３１より送られる
部分空間番号Ｓ　（３番）と、共有指示ビットＣＭ（“
０＃）と、マスクプロセッサ番号ＭＰ（１番）、及び命
令語レジスタ１からのスレーブプロセッサ番号ＰＮ（２
番）を受けて、まず最初に、ディレクトリ５内のレジス
タ５０〜５７を、マスクプロセッサ番号ＭＰ　（１番）
と部分空間番号Ｓ　（３番）でサーチし、対応するビッ
ト番号（４番）に“１°がセットされているレジスタ５
４の自スレーブプロセッサ番号（２番）に対応するビッ
ト番号５をリセットする。第３図の■→■がこれを示し
ている。

リセット後、ロード制御回路６により、部分空間番号（
３番）のアドレス変換表がアドレス変換バッファ４の部
分領域４６にロードされる。これに対応するディレクト
リ５内のレジスタ５６のビット番号０〜２には、部分空
間番号“３”がセットされ、プロセッサ番号（２番）に
対応するビット番号（５番）には“１ｍがセットされる
。第３図の■−■がこれを示している。

【発明の効果］ 以上説明したように本発明は、アドレス変換バッファに
ロードしたアドレス変換表に対応する部分空間を共有す
るプロセッサ番号を格納する手段を有することによって
、アドレス変換表重複ロートノオーバーヘッドを減少さ
せ、アドレス変換バッファを効率的に使用できるという
効果がある。

テムの構成を示すブロック図、第２図は論理アドレスと
実アドレスとの対応関係を説明するための図、第３図は
本実施例におけるディレクトリ５を詳細に説明する図で
ある。

１・・・命令語レジスタ、２・・・デコード回路、３・
・・レジスタ群、３０〜３７・・・レジスタ、４・・・
アドレス変換バッファ、４０〜４７・・・部分領域、５
・・・ディレクトリ、５０〜５７・・・レジスタ、６・
・・ロード制御回路、７・・・ディレクトリ制御回路、
８・・・主記憶装置。

【図面の簡単な説明】

第１図は本発明の一実施例による情報処理シス第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、プログラムでアクセス可能な複数のページから成る
   論理アドレス空間を複数のページから成る複数の部分空
   間に分割し、ページ単位に論理アドレスから実アドレス
   に変換して、該変換された実アドレスによってアクセス
   される記憶装置を複数の処理装置が共有する情報処理シ
   ステムに於いて、 前記アドレス変換を高速に行うため前記複数の処理装置
   間で共有され、前記記憶装置内に前記部分空間単位で格
   納されている複数のアドレス変換表の写しを複数個保持
   するアドレス変換バッファと、 該アドレス変換バッファへ前記アドレス変換表の１つを
   ロードするように制御するロード制御手段と、 前記アドレス変換バッファにロードした前記各アドレス
   変換表に対応する部分空間を指示する部分空間番号情報
   を登録するための部分空間番号登録領域及び該部分空間
   を共有する処理装置を指示する処理装置番号情報を登録
   するための処理装置番号登録領域とを複数組有する番号
   情報登録手段と、 該番号情報登録手段への登録を制御する登録制御手段と
   を有し、 該登録制御手段は、アドレス変換表ロード命令の指示に
   より、共有する部分空間番号情報と、共有対象となる共
   有処理装置番号情報と、共有指示情報とを受け、該共有
   する部分空間番号情報と該共有対象となる共有処理装置
   番号情報との両方が一致する部分空間番号情報と処理装
   置番号情報とが登録されている組の処理装置番号登録領
   域に、前記アドレス変換表ロード命令発行元の処理装置
   番号情報を登録すると共に、前記部分空間番号登録領域
   に登録されていた部分空間番号情報と前記共有する部分
   空間番号情報とが一致し、かつ前記処理装置番号登録領
   域に前記アドレス変換表ロード命令発行元の処理装置番
   号情報が登録されていれば、当該組の処理装置番号登録
   領域に登録されている前記アドレス変換表ロード命令発
   行元の処理装置番号情報の無効化処理を行うことを特徴
   とする情報処理システム。 ２、プログラムでアクセス可能な複数のページから成る
   論理アドレス空間を複数のページから成る複数の部分空
   間に分割し、ページ単位に論理アドレスから実アドレス
   に変換して、該変換された実アドレスによってアクセス
   される記憶装置を複数の処理装置が共有する情報処理シ
   ステムに於いて、 前記アドレス変換を高速に行うため前記複数の処理装置
   間で共有され、前記記憶装置内に前記部分空間単位で格
   納されている複数のアドレス変換表の写しを複数個保持
   するアドレス変換バッファと、 該アドレス変換バッファへ前記アドレス変換表の１つを
   ロードするように制御するロード制御手段と、 前記アドレス変換バッファにロードした前記各アドレス
   変換表に対応する部分空間を指示する部分空間番号情報
   を登録するための部分空間番号登録領域及び該部分空間
   を共有する処理装置を指示する処理装置番号情報を登録
   するための処理装置番号登録領域とを複数組有する番号
   情報登録手段と、 該番号情報登録手段への登録を制御する登録制御手段と
   を有し、 該登録制御手段は、アドレス変換表ロード命令の指示に
   より、共有解除する部分空間番号情報と、共有解除対象
   となる共有解除処理装置番号情報と、共有解除指示情報
   とを受け、該共有解除する部分空間番号情報と該共有解
   除対象となる共有解除処理装置番号情報との両方が一致
   する部分空間番号情報と処理装置番号情報とが登録され
   ている組の処理装置番号登録領域から、前記アドレス変
   換表ロード命令発行元の処理装置番号情報を削除すると
   共に、前記共有解除する部分空間番号情報に対応するア
   ドレス変換表を前記アドレス変換バッファにロードする
   ことを特徴とする情報処理システム。