JPS6079446A - 多重仮想記憶デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、キャッシュメモリを有する多重仮想記憶デー
タ処理装置に係シ、特に論理アドレスでキャッシュメモ
リ金アクセスする多重仮想記憶データ処理装置に関する
。

〔発明の背景〕

キャッシュメモリは主メモリのデータの一部のコピーを
格納した高速のＩＣメモリであって、処理装置からのア
クセスされるアドレスの大部分がとのキャッシュメモリ
上にある場合にはメモリのアクセス時間が大幅に短縮さ
れる。更に、マルチプロセッサ構成の場合、多数のプロ
セッサが共通のバスを介してメモリアクセスを行うが、
キャッシュメモリを各プロセッサに備えることによって
共通バスの使用頻度を少なくすることが可能である。こ
れらの理由によって、近年では、大型機はもちろん、大
多数のミニコンピユータもキャッシュメモリを備えてい
る。

キャッシュメモリは、メモリへの書込み方式の処理の違
いによってストアスワップ方式とストアスル一方式に分
類される。ストアスワップ方式はストアすべきアドレス
がキャッシュ内に登録されている場合にはキャッシュの
みにストアし、主メモリにはストアしない方式である。

キャッシュ内に登録されていない場合にはキャッシュメ
モリと主記憶の両方にストアする。ストアスル一方式は
ストアすべきアドレスがキャッシュ内に存在するときに
は、キャッシュと主メモリの双方にストアして、常に主
メモリとキャッシュメモリの、内容を一致させる方式で
ある。ストア処理を短時間で完了させるためには、スト
アスワップ方式がすぐれている。これらの技術はいずれ
も公知のものテ例えば１番報処理学会誌い１２１．屋４
　ｐｐ３３６（１９８′。

年）に参照される。

一方、複数のプロセッサが主メモリを共有するマルチプ
ロセッサ方式では、アドレス変換装置をプロセッサ間で
共通に１組だけにすることによってハードウェアの物量
を減少させることが可能である他、キャッシュのアクセ
スを論理アドレスで行うため、キャッシュアクセスに伴
うアドレス変換のオーバーヘッドを減じることができキ
ャッシュのアクセス時間短縮（有効である。このように
、キャッシュとアドレス変換装置の位置関係を従来と逆
転させて、論理アドレスでキャツクユをアクセスするデ
ータ処理装置は特願昭５６−１５６１９３に開示されて
いる。

上述のようにキャッシュメモリの高速化のためには １）ストアスワップ方式 ＋１）Ｍ理アドレスによるキャッシュアクセスの採用が
有効であることを説明したが、多重仮想記憶方式を支援
するには次のような問題がある。

すなわち、タスクが切替る毎に、キャッシュメモリ上の
変更部分を全て主メモリにストアする処理が必要となシ
、また、論理アドレスで記憶されているため、キャッシ
ュの全パージも行う必要がある。これらの処理はタスク
切替えのオーバーヘッドを膨大化するという問題点があ
った。

〔発明の目的〕

本発明は上述した従来技術の欠点に鑑みなされたもので
、その目的は論理アドレスでキャッシュメモリをアクセ
スし、かつタスク切替え時のオーバーヘッドの少ないキ
ャッシュメモリを備えた多重仮想記憶データ処理装置を
提供することにあシ、かつそのキャッシュメモリをスト
アスワップ方式で制御するようにした多重仮想記憶デー
タ処理装置を提供することにある。

〔発明の概要〕

本発明は、論理アドレスでアクセスされるキャッシュメ
モリのディレクトリ内にキャッシュメモリ内のデータが
どのタスクに属するかｔ−識別する識別子を持たせ、キ
ャッシュメモリのアクセス時にはアクセスすべき論理ア
ドレスとそのアクセスを行っているタスクの識別子の双
方をディレクトリに入力し、論理アドレス及び識別子の
双方が一致したデータがある時のみキャッシュメモリ上
の当該データへアクセスするように構成したことを特徴
とするものである。

〔発明の実施例〕

以下、本発明の一実施例を図面によって詳細に説明する
。第１図は、共通バスを用いたマルチプロセッサシステ
ムの構成を示した図である。各プロセッサ３，４．５は
共通バス６を通じて共有の主メモリ（ＭＭ）１に主メモ
リ制御装置（ＭＣＵ）２を介して接続される。各プロセ
ッサ、例えばプロセッサ３は主メモリ１のデータの一部
のコピーを持つキャッシュメモリ（ＣＭ）３Ａと基本処
理部（ＢＰＵ）３Ｂから構成されている。アドレス変換
装置（ＡＴ）２Ａは主メモリ制御装置２内に置かれ各プ
ロセッサで共有される。キャッシュメモリ３Ａは基本処
理部３Ｂから論理アドレスでアクセスされ、キャッシュ
メモリ３Ａ上にないデータのみ共有バス６全通してアド
レス変換装置２人で物理アドレスに変換され、この物理
アドレスで主メモリ１をアクセスする。したがって、共
有ノくス６上では論理アドレスが転送される。本発明は
第１図の主にキャッシュメモリ３人に関連するため、以
下第２図〜第５図によって、上記キャッシュメモリ３Ａ
を詳しく説明する。なお、以下の説明ではストアスワッ
プ方式のキャッシュメモリをもとに行うが、もちろんス
トアスル一方式でも、全く同一のことが可能であシ、両
者の間に本発明を適用するだめの本質的な差異はない。

第２図はプロセッサ３の構成を示すブロック図で、本発
明の中心であるキャッシュメモリ３Ａを詳しく示してい
る。キャッシュメモリ３Ａは主メモリ１のデータの一部
のコピーを保持するデータメモリ部（ＤＭ）３Ａ３、こ
のデータメモリ部３Ａ３に基本処理部３Ｂから要求され
たアドレス上のデータがおるか否かを調べるためのディ
レクトリ部（ＤＩＲ）３人２、及びキャッシュメモリ３
人の動作を制御するコントロール部（ＯＮ、Ｔ）３Ａ１
を主な構成要素とする。このキャッシュメモリ３Ａは基
本処理部３Ｂからアクセスの起動信号（ＥＸＥＣ）３Ｃ
２を、レジスタ（ＡＲ）３Ｂ１からアクセスされるアド
レス３Ｃ３を、レジスタ（ＡＫＲ，）３Ｂ２からアクセ
スキー３Ｃ４を、そしてレジスタ（ＴＩＲ，）３Ｂ３か
らタスクの番号３Ｃ５を受け取り、リード時には当該デ
ータがデータメモリ部３Ａ３にあればこれを取出して信
号線３Ｃ６を通して基本処理部３Ｂに転送するとともに
、応答信号（ＡＥＮＤ）３Ｃ１ｔ−基本処理部３Ｂに送
る。

ライト時には上記の情報の他にライトデータを信号線３
Ｃ６を通して基本処理部３Ｂよシ受取＃）ライトアドレ
スがデータメモリ部３Ａ３上にちればそこへ受取ったデ
ータを書き込む処理を行９゜尚、データメモリ部３Ａ３
上に当該アドレスがない場合、又はデータメモリ部３Ａ
３上のデータの一部を主メモリ１に転送する場合にはコ
ントロール部３Ａ１の制御のもとに共有バス６ｔ−通し
て主メモリ１とデータの転送を行う。この場合、コント
ロール部３Ａ１は共有バス６使用要求を信号線６Ａに送
出し、アドレス、アクセスキー、タスク番号等を共有バ
ス６上の各信号線６Ｅ、６Ｂ、６Ｄに送出するが、これ
らの共有バスにおけるデータの転送制御は本発明との係
シが少ないので詳細な説明は省略する。

このような動作に当っては、アクセスされたアドレスが
データメモリ部３Ａ３上にあるか否かの判定が必要であ
るが、このチェックは基本処理部３Ｂからの出力３Ｃ３
，３Ｃ４，３Ｃ５をもとにディレクトリ部３Ａ２によっ
て行われる。そこで、第３図によってディレクトリ部３
Ａ２の構成を更に詳しく説明する。第３図ではセット数
２の構成例を示しているが、もちろん本発明はこれに限
定されるわけではなく、セット数が４でも８でも、ある
いは１でもよい。ディレクトリ部３Ａ２の主な構成要素
はディレクトリメモリ１３０，１４０、比較器１６０，
１７０，１８０，１９０，２００゜２１０、レジスタ１
００，１１０，１２０，２４０゜２５０．２６０．、セ
レクタ３３０，３４０゜３５０．３６０、ゲート２２０
．２３０などである。もちろん、この他にも構成要素が
あるが本発明の理解には必要ないので省略した。第３図
ではセット数が２でおるため、２組のディレクトリメモ
リ１３０，１４０を持つが、これらは基本処理部３Ｂか
らのアクセス検索の目的の他に、他のプロセッサによっ
て無効化されるキャッシュ内のブロックの無効化処理の
ために、アクセスされる。

第３図では両者のアクセスを同一のディレクトリメモリ
で共通に時分割使用する方式としているが、これについ
ては、特願昭５６−５５６６７にも示されているように
公知の技術である。またディレクトリメモリ１３０（メ
モリ１４０も同様な構成）の内容例は第４図に示されて
おシ、ローアドレスを保持するフィールド（ＲＡ）１３
１、タスク番号を保持するフィールド（ＴＮ）１３２、
ストレージキーを保持するフィールド（ＳＫ）１３３、
有効ビットを保持するフィールド（Ｖ）１３４金主なフ
ィールドとする。もちろん、上述したフィールド以外に
もいくつかのフィールドが含まれ、例、ｔ　ハパリテイ
エ２−をチェックするためのパリティビットを保持する
フィールドなどがあるが、本発明には関係ないので省略
して゛いる。

以下、第３図に於いて基本処理部３Ｂからのアクセス要
求に対して、当該アドレス上のデータがデータメモリ部
３Ａ３上にあるか否かの判断を行う場合の動作を説明す
る。基本処理部３Ｂのアクセスに対応するアドレス３Ｃ
３、アクセスキー３０４、及びタスク番号３０５が各々
レジスタ１１０．１２０，１００にセットされる３、（
これらのレジスタは原理的にはなくてもよいが説明の都
合上設定している）。このうちタスク部は、基本処理部
３Ｂが実行中のタスクの番号を示しておフ、タスクの中
断又は終了時には第２図のレジスタ３８３の内容が次に
実行されるタスクの番号に更新されるもので、このタス
ク番号のディレクトリ部３Ａ２での参照が本発明の特徴
とするととるでおる。レジスタ１１０に格納されたアド
レス３Ｃ３上のカラムアドレス部（ＣＡ）１１２の出力
４０１によってディレクトリメモリ１３０，１４０をア
クセスする。そ９時の前記メモリ１３０，１４０のロー
アドレス部（８人）１３１，１４１の出力４１１．４１
５と、レジスタ１１０内のローアドレス部（ＲＡ）１１
１の出力４０２とが比較器１６０．１９０で一致検証さ
れる。同時に、前記メモリ１３０，１４０のタスク番号
部（Ｔ　Ｎ）１３２゜１４２の出力４１２，４１６とレ
ジスタｉｏｏの出力４０３とが比較器１７０，２２０で
一致検証され、更にストレージ・キ一部（ＳＫ）１３３
゜１４３の出力４１３，４１７とレジスタ１２０の出力
４０４とが比較器１８０，２１０で比較される。比較器
１８０，２１０はキープロテクショ／の判定を行うもの
で、キーグロテクションについテハ、例えば”ＨＩＤＩ
ＣＶ９０１５０中央処ｉ装置９０−２−０００２　（株
）日立製作所発行（１９８２）　’″に参照される。比
較器１６０，１７０の両方で一致が検出され、かつ比較
器１８０でアクセスが許可され、かつメモリ１３０内の
当該アドレス上のデータが有効であることを示す有効ビ
ット（Ｖ）１３４が真であるとき、アンドゲート２２０
の出力４２１が真となって、データメモリ部３Ａ３上に
アクセス可能なデータが存在することを示す。

また比較器１９０．２００の両方で一致が検出され、か
つ比較器２１０でアクセスが許可され、かつメモリ１４
０の有効ビット１４４が真であるとき、アンドゲート２
３０の出力４２２が真となってデータメモリ部３Ａ３上
にアクセス可能なデータが存在することを示す。周知の
ようにキャッシュメモリは一種の連想メモリであシ、メ
モリアドレスによって索引されるが、本発明ではアドレ
スの他に、タスク番号の一致を条件に加えて索引を行っ
ている。したがって、キャッシュメモリ上のデータをア
クセスするためにはアドレスとタスク番号が同時に一致
しなければならない。

第５図はデータメモリ部３Ａ３の構成を示すもので、デ
ータメモリ部３Ａ３は、セット数が２であるので２組の
データを格納するメモリ５１０゜５２０とレジスタ５３
０，５４０、セレクタ５４０゜５５０などを主な要素と
して構成される。そしてキャッシュメモリへのリードア
クセスの場合、前述したようにディレクトリメモリ１３
０，１４０をアクセスして当該アドレス上のデータがデ
ータメモリ部３Ａ３にあるか否か調べて結果を信号線３
Ａ５’を介してコントロール部３Ａ１に転送し、コント
ロール部３Ａ１は前記信号線３Ａ５の内容に応じて、ど
の部分からデータを取出すかを信号線３Ａ４を通じて第
５図のデータメモリ部３Ａ３に通知する。データメモリ
部３Ａ３は信号線３Ａ４中の信号６０１によってセレク
タ５５０を制御して、メモリ５１０，５２０レジスタ５
３０（データメモリ部３Ａ３に当該アドレスがなく、主
メモリ１からの読み出しが行われた時、そのデータがこ
のレジスタ５３０に転送されている）のいずれかのデー
タを信号線３Ｃ６を介して基本処理部３Ｂに転送する。

キャッシュメモリのライトアクセスの場合、ディレクト
リメモリ１３０，１４０’ｉリードアクセスと同様に調
べ、あると判定された場合には、メモリ書込み指示信号
線６０２，６０３の内、当該するアドレスが有ると判定
された方のメモリ側の書込み指示信号が真となって、レ
ジスタ５４０上の書込みデータが書込まれる。当該アド
レスがキャッシュメモリ上にない場合には、レジスタ５
４０上の書込みデータが、共有バス６のデータ線６Ｆに
オンバスされて、主メモリ１に転送されて書込みが行わ
れる。

次に第３図によって、キャッシュメモリの無効化時の動
作を説明する。このキャッシュの無効化は、例えばマル
チプロセッサ構成で他のプロセッサが主メモリの内容を
書換えた時に、その対応するアドレスがあるプロセッサ
のキャッシュメモリ上にコピーされている場合、池のプ
ロセッサから共有バス６上へメモリ書込みアドレス及び
タスク番号が送られてレジスタ２５０，２４０にラッチ
される。そのアドレス及びタスク番号が一致するものが
ディレクトリメモリ１３０，１４０内にあるか否かを比
較器１６０，１７０，１９０，２００で判定する。この
判定法は第３図で、基本処理部３Ｂからのアクセスの場
合と同様であるが、アクセスキーはこの場合は一致する
ように信号線６Ｂから信号が入力され、かつ有効なもの
を無効化するから有効ビットは１であるとしてよい。そ
して当該するアドレス上にデータが存在すればアンドゲ
ート２２０又は２３０から出力がコントロール部３Ａ１
へ送られるので、コントロール部３Ａ１は第３図では省
略したが第２図の信号線３Ａ６を介シて、レジスタ２５
０で指定されたメモリ１３０又は１４０上のアドレスを
含むブロックの有効ビットをすべてクリヤする。

〔発明の効果〕

本発明によれば、多重仮想記憶制御方式をとるデータ処
理装置に於いて、論理アドレスでキャッシュメモリをア
クセスする構成としても論理アドレスとタスクの組合せ
でアドレスの確認が行われるので、タスク切替え時点に
キャッシュメモリの全パージを行わなくても別タスクの
同−論理アドレスによる誤ったアクセスが行われること
がなく、タスク切替えのオーバーヘッドを小さくするこ
とが可能となる。更に本発明によれば、ストアスワップ
方式のキャッシュメモリをとる多重仮想記憶データ処理
装置に於いて、論理アドレスでキャッシュメモリをアク
セスする場合でも、タスク切替え時点で既更新部分のキ
ャッシュメモリの内容を主メモリにストアすることが不
要となるので、膨大なタスク切替のオーバーヘッドを小
さくすることが可能となるという効果がある。

【図面の簡単な説明】

第１図は本発明が適用されるデータ処理装置の概略図、
第２図はキャッシュメモリの構成を示すブロック図、第
３図はディレクトリ部の実施例を示す図、第４図はディ
レクトリ部内のディレクトリメモリの説明図、第５図は
データメモリ部の構成例を示すブロック図である。 １・・・主メモリ、２人・・・アドレス変換装置、３〜
５・・・プロセッサ、３人・・・キャッシュメモリ、３
Ｂ・・・基本処理装置、３Ｂ１．３Ｂ３・・・レジスタ
、３Ａ２・・・ディレクトリ部、３Ａ３・・・データメ
モリ、１３０゜１４０・・・ディレクトリメモリ、１６
０，１７０゜１９０．２００・・・比較器−２２０，２
３０・・・アンドゲート。 僧１図 ％　ｔ＋口 も５図 ＭＭλ 第１頁の続き ０発　明　者　加　藤　猛　日立重大み力か工場内 ０発　明　者　廣　瀬　健　二　日立市幸町３社内

Claims (1)

1. 【特許請求の範囲】 １、命令及びデータを記憶する主メモリと、咳主メモリ
   へのアクセス発生時に命令語から得られる論理アドレス
   を主メモリ上の物理アドレスに変換するアドレス変換装
   置と、主メモリ上のデータの一部のコピーを記憶し上記
   論理アドレスによシアクセスされるキャッシュメモリと
   、上記命令及びデータを取込んで処理を行う基本処理装
   置とを有した多重仮想記憶データ処理装置に於て、上記
   基本処理装置は現在実行中のプログラム実行環境を示す
   識別子を指示する指示手段を有し、上記キャッシュメモ
   リは、自メモリ内に格納されているデータの論理アドレ
   スとその各データがどのプログ２ム実行環境に属してい
   るかを示す識別子とを保持するテーブルと、上記基本処
   理装置からのアクセス時にアクセスされた論理アドレス
   及びその時に上記指示手段によシ指示された識別子の双
   方が一致する論理アドレス及び識別子の組が上記デープ
   ル上に存在する時のみ上記アクセスされたデータが自キ
   ャッシュメモリ上にあると判定する判定手段とを有した
   ことを特徴とする多重仮想記憶データ処理装置。 ２　前記プログラム実行環境をタスクとし、前記識別子
   をタスク番号としたことを特徴とする特許請求の範囲第
   １項記載の多重仮想記憶データ処理装置。