JPS623359A - 仮想記憶方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は仮想記憶方式の改良に関する。

〔従来技術およびその問題点〕

従来技術においては、コンピュータ・システム上で走る
各プロセスは自身の仮想記憶空間を持っている。これに
よりシステムが非常に複雑になりまた最適な性能も得ら
れない。たとえば、プロセス毎に別々のベージ−テーブ
ルが必要になる。ページ・テーブルとは仮想メモリ・ア
ドレスをメモリ中の物理ロケーションヘマツビングする
ためのものである。更に各プロセスが自分自身の仮想記
憶空間を持っている場合、コンピュータ内でプロセスが
切替る毎に、これまで実行されていたプロセスに４　（
Ｔ　Ｌ　Ｂおよびキャッシュ・エントリが無効化されね
ばならない。

更に、従来の仮想記憶システムでは、入出力デバイスは
２つの方法のいずれかによってアクセスされる。第１の
方法では、コンピュータの命令セット中に、入出力デバ
イスを制御する命令が設けられる。第２の方法はメモリ
・マツブトＩ１０と呼ばれるもので、メモリ・アドレス
の一部を各人出力デバイスに割当てる。各入出力デバイ
スに割当てられたアドレスはその入出力アドレス領域と
呼ばれる。メモリ・マツプトエ１０では、プロセッサが
ある入出力デバイスの入出力アドレス領域内のアドレス
に読出し／書込みを行なＳつとすると、その入出力装置
によって検出およびデコードされる。入出力装置内の各
レジスタにはそのアドレス領域内のアドレスが対応付け
られている。これらレジスタへのアクセス動作は、入出
力デバイスのアドレス領域内での読出しあるいは書込み
を行なうと、そのアドレス領域に対応付けられた入出力
デバイス内のレジスタの読出しあるいは書込みが行なわ
れるようになっている。このようにして、入出力デバイ
スに割当てられたアドレス領域のアドレスへの読出しあ
るいは書込みを、入出力デバイスの制御に用いることが
できる。

メモリ・マツブトＩ１０システムを用いるひとつの利点
は、首級言語で書かれたプロン−ジャから入出力デバイ
スをアクセスできることである。

従来のいくつかのコンピューターアーキテクチャにおい
ては、アプリケーション・プログラムからコンピュータ
の入出力デバイスのアドレス領域の全であるいは一部分
に直接にアクセスすることができた。しかしながら、こ
のようにした場合、マルチタスクを行なおうとすると困
難な問題をひきおこすことがあった。たとえば、あるア
プリケーション−プログラムが、ＤＭＡを行なう入出力
デバイスを誤って始動させた場合、この入出力デバイス
は他のアプリケーション・プログラムに割当てられたメ
モリ領域上で読出しあるいは書込みを行なうかもしれず
、これによりシステムの安全性を危くする可能性があっ
た。

ある従来の方式によれば、マルチタスクを行なう場合の
システムの安全性上の危険を回避するため、アプリケー
ション・プログラムが入出力デバイスのアドレス領域に
直接的にアクセスするのを妨げていた。そりかわシ、全
入出力アドレスは、入出力ドライバと呼ばれる特権化さ
れたプロシージャを介してのみアクセスが可能であった
。これＫよれば、高水準のシステムの安全性が得られる
のではあるが、他方多くのソフトウェア−オーバヘッド
をもたらし、非効率的でかつ制限が強いものであった。

〔発明の目的〕

本発明は上述した従来技術の問題点を解決し、効率的な
仮想記憶方式を提供することを目的とする。

〔発明の概要〕

本発明の仮想記憶方式の一実施例によれば、全域的な仮
想記は空間が与えられる。ここで全域的とは、どのプロ
セスがプロセッサ上で実行されているかにはかかわりな
（、物理メモリ・ロケーションは同じ仮想記憶空間ヘマ
ッピングされる、ということを意味する。書込み禁止ビ
ットがついたアクセス参コードを用いることによシ、プ
ロセスの各種のアドレスへのアクセスが制御される。

これに加えて、仮想記憶の特性が入出力デバイスのアド
レス領域へのアクセスの制御に用いられる。仮想記憶シ
ステムにおいては、プロセッサのアドレス空間内のペー
ジへのアクセス権はアプリケーション・プログラム毎に
割当てられる。このアクセス権はアドレス空間内にスト
アされている情報を読出す能力（読出しアクセス）であ
ってもよいし、またあるいはアドレス空間内にストアさ
れた情報を読出す能力とともにアドレス空間内に情報を
書込む能力（読出しアクセスおよび書込みアクセス）で
あってもよい。

本発明の一実施例においては、各入出力デバイスは２ペ
ージのアドレス領域を割当てられている。

一方のページは特権化されておシ、他方のページは特権
化されていない。１ページはかなり大きくてもよいので
（たとえば１ページに５１２個のレジスタ用のアドレス
・ロケーションを含んでよい）、各ページ内の多くのア
ドレスには入出力デバイスのレジスタが割当てられてい
なくてもよい。

しかしながら入出力デバイスの各レジスタに＆転入出力
デバイスのアドレス領域としてとられた２ページの夫々
のページ中に１つずつのアドレスが割当てられる。単一
のレジスタに割当てられた夫々のページ内のアドレスは
、両ページ内で同一のページ内オフセットを持っている
。各レジスタは特権的あるいは非特権的であると見なさ
れる。もしあるレジスタが入出力デバイスのＤＭ入動作
に関係したり、またプロセッサへの割込みに関係したり
、またあるいはシステムの安全性を危くするような他の
やり方で使われるかもしれないものである場合には、そ
のレジスタは特権的であると見なされる。

非特権なレジスタは特権化されたページおよび特権化さ
れていないページのどちらにおいても完全に備えられて
いてよい。ここで「完全に備えられている」とは、レジ
スタに対応付けられたアドレスでの読出し、書込みを行
なえば、そのレジスタの読出し、書込みが行なわれると
いうことである。

特権的なレジスタは特権化されたページ内のみで、上述
した意味において、完全に備えられている。特権的なレ
ジスタが特権化されていないページ上でどのような杉態
で現れるかは、システムの具体的な実現のやり方によっ
て変わるが、読出し可能だが書込み不可としてもよいし
、あるいは読出し蕾込みとも不可としてもよい。

〔発明の実施例〕

第１図に本発明の実施例のために用いることがテキルコ
ンピュータ・システムを示す、こノコンピュータａ７ス
テムにはシステム・プロセッサ１０１゜システムΦメモ
リ１０２　、入出力デバイス１０３．１０４゜１０５．
１０６，１０７が含まれ、これらがバス１００によって
結合されている。システム・プロセッサ１０１がこれら
入出力デバイス１０３ないし１０７と交信するには、各
入出力デバイス１０３ないし１０７１Ｃ割当てられたア
ドレス領域からデータを読出したりまたはデータなイ込
むことによって行なう。

第３図は、第１図中に示されたコンピュータ傘システム
のアドレス空間３７０がどのように割当てられているか
を示し−（いる。アドレス空間３７ｏは２　バイトのデ
ータ（あるいは２　語のデータ）をアドレスできる。ア
ドレス空間３７０のうちの領域３７１はメモリ用のアド
レスとなっている。領域３７１中の部分領域３７１ｂは
メモリ用のアドレスとして確保されているがメモリは実
装されていない。

部分領域３７１ａには実際にメモリが入ってＳす、シス
テム−プロセッサ１０１上で走るオペレーティング・シ
ステムおよびユーザのアプリケークヨン・プログラムに
よって使用される。一般に部分領域３７１ｂは部分領域
３７１ａに比較してかなり大きい。アドレス空間３７０
の領域３７３は入出力デバイス用に割当−〔られている
。アドレス空間３７０は全て、ページ３０１，３０２等
のページに分割されている。各ページには３２ビット語
で５１２語が入っている。メモリのページへのアクセス
は、第７図に示された変換表５５０中のエントリに入っ
ているＡＩＤ（アクセス識別直）によって制限すること
ができる。変換表５５０は仮想記憶ページ・アドレスを
、システム・メモリ１０２内の物理メモリ空間内のペー
ジ・アドレスに変換する。変換表５５０をシステム・メ
モリ１０２内に設けてよい。変換表５５０には一連のリ
ンク付きリスト（ｌｉｎｋｅｄ　１１ｓｔ　）が含まれ
ている。たとえば変換表５５０中にはリンク付きリスト
ア０２．７０３，７０４，７０５が示されている。リン
ク付きリストア０２中のエントリ５０１．５１１を第５
図に示す。エンド１Ｊ５０１．５１１は夫々３２ピント
語で４つのメモリ・ロケーションを占める。

エントリ５０１には、次のエントリ５１１を指示するア
ドレスが入っているロケーション５０３が含まれている
。エンドＩＪ　５０１にはまた、仮想ページ・アドレス
が入つ−〔いるロケーション５０４，５０５が含まれて
いる。変換表５５０中のどの位置にエントリ５０１が置
かれているかによって、システム・プロセッサ１０１は
ロケーション５０４，５０５に示すしている仮想記憶ペ
ージ・アドレスに対応する物理メモリ空間のアドレスを
知ることができる。エントリ５０１１ｃはまたロケーシ
ョン５０６が含まれ−〔いる。ロケーション５０６には
、１６ビツトのアクセス権フィールド５０７、ＡＩＤを
含む１５ピントのセクション５０８、および常時Ｏの１
ビツトのセクション５０９が含まれている。

エントリ５１１には、リンク付ぎリストア０２上での次
のエン）　ＩＪを指示するアドレスが入っているロケー
ション５１３が含まれている。エントリ５１１には−ｆ
た。仮想記憶ページ・アドレスが入っているロケーショ
ン５１４，５１５が含まれている。変換表５５０中のど
の位置にエントリ５１１が置かれているかによって、シ
ステム・アクセスｔ′１０１はロケ−ショア　５１４．
５１５　に示され−〔いる仮想記憶ページ・アドレスに
対応する物理メモリ空間のアートレスを知ることができ
る。エントリ５１１にはまたロケーション５１６が含ま
れる。ロケーション５１６には１６ビツトのアクセス権
フィールド５１７、ＡＩＤを含んでいる１５ビツトのセ
クション５１８、Ｈよび常時Ｏの１ビツトのセクション
５１９が含まれている。

システム−プロセッサ１０１には第６図に示す４個の制
御レジスタ６０１，６１１，６２１．６３１が設けられ
ている。制御レジスタ６０１．６１１，６２１，６３１
には現在実行中のプロセスのＡＩＤが夫々入っている。

制御レジスタ６０１．６１１，６２１，６３１のセクシ
ョン６０２，６１２．６２２．６３２には夫々１５ビツ
ト長のＡＩＤがひとつずつ入っている。制御レジスタ６
０１．６１１．６２１，６３１のセクション６０３．６
１３．６２３．６３３には夫々１ビツトの書込み禁止直
が入つている。

システム・プロセッサ１０１上で実行中のあるプロセス
がメモリ・アクセスを要求した場合、仮想記憶のベージ
・アドレスが、変換表５５０を用いて物理ページ・アド
レスに変臭される。この変換過程において、第７図中に
示されている）・ンシュ・デバイス７０１が仮想アドレ
スを受は取つ一ζノ・ツシングし、変換表５５０中のあ
るリンク付きリストの先頭のエントリの物理アドレスを
生成する。たとえば、仮想ページ書アドレスなＩ・ツシ
ングすることにより、変換表５５０中のエントリ５日の
物理アドレスが生成されたとする。ハツシングされる前
の仮想ページ・アドレスはエンドＩＪ　５０１のロケー
ション５０４Ｓよび５０５にまたがって入っているひと
つの仮想ページ・アドレスと比較される。もし一致すれ
ば、エントリ５０１の変換表５５０中におけるディスプ
レースメントから対応する物理ページ・アドレスが求ま
る（たとえばディスプレースメントを所定ビット数にシ
フトすればよい）３斐に、アクセス潅フィールド５０７
中のアクセス・コードがチェックされる。アクセス・コ
ードは、読出し、書込λおよび／または実行が許される
にはプロセスはどのような特権レベルでなければならな
いかを示している。更にセクション５０８に入つ−〔い
るＡＩＤがチェックされる。このＡＩＤが０であるか、
あるいは制御レジスタ６０１．６１１，６２１．６３１
のいずれかに入っているＡＩＤと一致した場合には、こ
のプロセスはメモリ中の物理ページへのアクセスを許さ
れる。ただし、一致するＡＩＤを持っている制御レジス
タの書込み禁止直が１であれば、そのプロセスによる書
込みアクセスは拒否される。もし、ロケーション５０８
中のＡＩＤが制御レジスタ６０１，６１１．６２１．６
３１中のいずれのＡＩＤとも一致せず、またこのＡＩＤ
がＯでもないのならば、そのプロセスはメモリ中の物理
ページへのアクセスを拒否される。

もしハツシングされた元の仮想アドレスがエントリ５０
１中のロケーション５０４，５０５中の仮想アドレスと
一致しなかった場合は、リンク付きリス十７０２上の次
のエントリ、すなわちエントリ５１１が調べられる。つ
まりこの仮想アドレスがエントリ５１１中のロケーショ
ン５１４，５１５中の仮想アドレスと比較される。もし
一致すれば、アクセス権フィールド５１７中のアクセス
−コードが調べられ権 る。現在の特簀レベルが評価され、そのプロセスに対し
てどのようなアクセスの許可が与えられてよいのかが定
められる。そしてロケーション５１８中の入ＩＤが制御
レジスタ６０１．６１１．６２１．６３１中の缶入ＩＤ
と比較される。以下同様の手順がくりかえされる。

第８図にはハツシュ・デバイス７０１と変換表５５０が
示されている。ハツシュ・デバイス７０１にはハツ７ユ
発生器７２０とハツシュ表８０１が含まれている。６７
７１表８０１もクステム・メモリ内に設けてよい３また
ハツシュ発生器７２０はソフトウェア、ハードウェアの
いずれで実現されてもよい。・・ツシュ発生器７２０は
仮想アドレスを受は取って／Ｓツシュ表アドレスを発生
する。この・・ツシュ表アドレスで指示されたハツシュ
表８０１の内容が調べられる。もしこの内容が空ポイン
タであれば、この仮想アドレスでアドレスされたデータ
は主記憶上にはない。またこのハツシュ表アドレスで指
示された内容が変換表５５０内のアドレスであれば、変
換表５５０内でこのアドレスから始まるリンク付きリス
トが順次サーチされる。このサーチは上に説明したよう
に、変換したい仮想アドレスが入っているエンドＩＪが
見つかるかあるいは空ボイ／りが見つかるまで続けられ
る。ここで空ポインタが見つかれば、それは、仮想アド
レスでアドレスされたデータは主記憶上に存在しないこ
とを意味している。アドレスされたデータが主記憶上に
存在しない場合には、ページ−フォルトが起り、一般に
ソフトウェアを用いてそのデータをディスクあるいは他
の記憶装置に取シ込む。

変換表５５０はページ・ディレクトリとして示されてい
る。エントリＰＩＤＲＯの位置が変換表５５０のベース
・アドレスである。エントリＰＩＤＲＯはアドレス空間
３７０の最下位のアドレスのページに対応し、それより
上のエントリＰＩＤＲＩ、ＰＩＤＲ２゜・・・・・−は
エントリＰＩＤＯに対応するページよりも１゜２、・・
・・・・だけ上位アドレス側のページに対応する。

このようにして、表５５０中でベース会アドレスに対し
て非負のオフセットを持ったエントリはアドレス空間中
の領域３７１中のページに対応する。アドレス空間３７
０中の入出力デバイスのレジスタに対応する領域３７３
もまた変換表５５０中のエントリによってアドレス変換
される必要がある。しかしながらこの領域３７３に対応
するエントリも上述のようにして変換表５５０中に配置
するならば、変換表５５０が極め−〔大きくなるっなん
となればこの領域３７３のためのエントリは変換表５５
０の上端に配置されるが、この部分とｆ換表５５０の下
端に配される部分領域３７１ａのためのエンｌ−１７群
との間に。

実際には使用されることのない部分領域３７１ｂ用の極
めて大きなエン）　ＩＪ・スペースがとられてし１つか
らである。これを防止するため、変換表５５０中の領域
３７３用のエントリはベース・アドレスの下から負の方
向に配置される。たとえば、エンドＩＪ　ＰＤＩＲ−Ｉ
　　ＰＤＩＲ−２、・旧・・は夫々アドレス空間３７０
の最上位のページ（ｊなりち領域３７３の最上位のペー
ジでもある）、最上位側から数えて２番目のページＪ・
・・・・・に対応する。このようにして。

アドレス空間３７０内の未使用の部分領域３７１ｂに対
応する大ぎなギャップを変換表５５０に持込むことなし
に、領域３７３に関するアドレス変換が可能となる。　
　　　　　　　　　　　　　　　　　　　　　　　、］
・＋３人図は、領域３７３を指示する物畦アドレス　　
　　７′・基 、℃ のビットがどのように割当てられているかを示す。　　
　　；う稍 セクション３８１はアドレス３８０の最上位４ビツト　
　　　　、；＋５、。

を含む。アドレス空間３８０の上端２５６Ｍバイトが　
　　　１人出力デバイスのレジスタ用の領域３７３に割
当て　　　　′（）□ られているので、領域３７３を指示するアドレスの　　
　　パ）マ セクション３８１の各ビットは１になる。セクショ　　
　　　；、：・ ン３８２はアドレス３８０のうちの１６ビツトを含ん　
　　　゛・゛、ｌ ゛・： でいる。この１６ビツトにより、どの入出力デバ　　　
　　・・′”′： イスがアドレスされているかが定められる。本実　　　
　１１、．１ 施例に３″′″１は・　２　個（約６５・０００）＋７
）入出力デ　　　　・、）バイスなアドレスできるだけ
の領域が与えられて　　　　１．“いる。ピント３８３
により、特権化されたページが　　　　゛゛゛５゜ アドレスされ−〔いるのかそれとも特権化されてい　　
　　゛゛ないベージがアドレスされているのかが示され
る。

アドレス３８０のセクション３８４は、入出力デバイス
内のどの特定のレジスタがアドレスされているのかが示
される。セクション３８５はアドレス３８０の最上位２
ビットを含む。セクション３８５内の２りのビレトはい
ずれも０である。なｌしとなれば。

本実施例では各レジスタは３２ビツトの語単位でアドレ
スされるのに対しアドレス空間３７０は８ビツトのバイ
ト単位でアドレスできるからである。

第４図には入出力デバイス１０７の構成が示されている
。入出力デバイス１０７には入出力アダプタ４１０とデ
バイス・インタフェース４１１が設ケられている。説明
しやすくするため、レジスタ４００゜４０１、４０２．
４０３．４０４．４０５およびバッファ４０６が入出力
アダプタ４１０内に図示されている。レジスタ４００に
はアドレスが入っており、そこへ書込みが行なわれた場
合、システム−プロセラｆ１０１に対する割込みが発生
するようになっている。レジスタ４０１は入出力デバイ
スに指示を与えるコマンドを受は取るレジスタである。

このコマンドによシ、たとえばデバイス・インタフェー
ス４１１を初期化したり、デバイスｅインタフェース４
１１からデータを読出したり、あるいはデバイス・イン
タフェース４１１にデータな赴込む指示な辱えるっレジ
スタ４０２には入出力アダプタ４１０がシステム・メモ
リ１０２上のＤＭＡ（直接メモリ・アクセス）転送を行
なう際の開始アドレスを示す数が入る。

レジスタ４０３には、ＤＭＡ転送によりシステム・メモ
リ１０２で転送されるデータの量を示すバイト数が入る
。レジスタ４０４はＤＭＡ転送を開始させたりまたは終
了させるコマンドを受は取る。レジスタ４０５には、入
出力アダプタ４１０とクステムーメモリ４０２との間の
直前のＤＭＡ　トランザクションのステータスに関する
情報が入っている。

第２Ａ図は、入出力デバイス１０７に関連付けられた。

特＋Ｗ化されていないベージ３０１を示している。第２
Ｂ図は、入出力デバイス１０７に関連付ゆられた特権化
されているベージ３０２を示している。

レジスタ４００ないし４０５の各々にはベージ３０１お
よ・び３０２内のアドレスが関連付けられている。

たとえば、ベージ３０１については、 アドレスＩＰＯ・・・・・・レジスタ４００アドレスＩ
Ｐ１・・・・・・レジスタ４０１アドレスＩＰ２・・・
・・・レジスタ４０２アドレスＩＰ３・・・・・・レジ
スタ４０３アドレスＩＰ４・・・・・・レジスタ４０４
アドレスＩＰ５・・・・・・Ｖラスタ４０５となってい
る。またベージ３０２については、アドレス２ＰＯ・・
・・・・レジスタ４００アドレス２Ｐ１・・・・・・レ
ジスタ４０１アドンス２Ｐ２・・・・・・レジスタ４０
２アドレス２Ｐ３・・・・・・レジスタ４ｏ３アドレス
２Ｐ４・・・・・・レジスタ４０４アドレス２Ｐ５・・
・・・・レジスタ４０５となっている。特権化されてい
ないベージ３０１のｊＡ＃）のアドレスＩＰ６−ＩＰ５
１１、および特権化されたベージ３０２の残りのアドレ
ス２Ｐ６−２Ｐ５１１にはレジスタが対応付けられてお
らず従って実装され−〔いないアドレスとなってもよい
。

レジスタ４００ないし４０５は夫々＃権化されてぃない
ベージ３０１および特権化されたベージ３０２の両方の
アドレスに関連付ゆられているが、レジスタ４００ない
し４０５が皆両ページで完全に備えられているわけでは
ない。たとえば、レジスタ４００．４０２．４０３は特
権化されたベージ３０２内でのみ完全に備えることがで
きる。これらのレジスタに対して権限のないアクセスが
行なわれるならば、システムの安全性が損なわれるおそ
れがある。というのはレジスタ４００はプロセッサに直
接に割込みをおこすために用いられ、またレジスタ４０
２．４０３はシステム・メモリ１０２とのＤＭＡトラン
ザクションに関係しているからである。実現形態によっ
ては、特権化されていないベージ３０１を介してのレジ
スタ４００，４０２，４０３への読出しアクセスは許可
されてもよい。レジスタ４０１はデバイス・インタフェ
ース４１１と入出力アダプタ４１０との間のトランザク
ションに関係し−〔いる。これらのトランザクションを
行なう能力を与えたとしても別にシステムの安全をおび
やかさない。従ってレジスタ、４０１は特信化されてい
ないベージ３０１および特権化されたベージ３０２０両
方で完全に備えられてよい。レジスタ４０４％４０５は
ＤＭ入転送に用いられるのではあるが、システムが適切
に設計されていれば、これらのレジスタはシステムの安
全性を損なうことなしに使用されることができる。たと
えば、レジスタ４０３のような特権的なレジスタ内のビ
ットをＤＭＡ　）ランザクジョンを付勢するのに用い、
これによって特権化されたプロセスによって付勢された
場合にのみ、ＤＭ入トランザクションが開始されるよう
にできる。

特権化されｔこレジスタも特権化されていないレジスタ
も、これらのレジスタを読出すことによるシステム内で
の副作用を起さないように構成されなければならない。

たとえば読出しによって新たな入出力動作が起ってはな
らない。これにより。

ユーザ・プロセスは入出力動作を行なうデバイスに影響
を与えることなしに、入出力動作を観察し監視すること
が許される。

特権化されたレジスタＳよび特権化されていないレジス
タは更に、実装されていないアドレスへの書込みは無視
されるか、あるいは定義されないデータが同じページ内
のある別の実装されているアドレスへ書込まれるのと等
価な効果を与えるように構成されなければならない。

上述の実施例はデバイスの割当てについての最大限の柔
軟性とこれに加えてシステムの保護を与えるものではあ
るが、これにかわる他の実現形態ジの２ページにマツピ
ングされるが、各レジスタは一方のページ忙のみ備えら
れてもよい。これはプロセッサのソフトウェアの性能に
影響を与える。

なんとなればこの方式ではひとつの入出力デバイ　　　
　］゛□叱 スの全ての制御レジスタにアクセスしたい場合に　　　
　ベー′長 諷 ｋｔ、　２　　＜　−−）　ｆ）７１　＊ｘ　”１８１
１７に、１−１ｚ　″′６°　　　　　　　　：′了こ
れに代えて、各ユーザ・デバイスは単一のべ−２，ニジ
にマツピングされてよい。これによれば、ひとつの入出
力デバイス中の全レジスタへのアクセスはひとつのペー
ジへのアクセスだけで行なえるが、　　　　゛非特、横
的なレジスタのみを持っている入出力デバ′イスについ
てしか安全性を確保できない。

〔発明の効果〕

以北説明したように、本発明によればシステムの構成が
簡単になるとともに、入出力制御等のオーバーヘッドを
少なくすることができるという効果が得られるっ

【図面の簡単な説明】

第１図は本発明の仮想記憶方式が適用されるコンピュー
ターシステムのブロック図、第２人図および第２Ｂ図は
本発明の一実施例における入出力デバイスの各レジスタ
の仮想記憶上のページ内の配置を示す図、第３図は第１
図のコンピュータ・システムのアドレス空間の割当てを
示す図、第３Ａ図は入出力デバイス用の領域を指示する
物理アドレスの各ピントの割当てを示す図、第４図は入
出力デバイスの構成の概略図、第５図は変換表中のエン
トリの構成を示す図、第６図はシステム・プロセッサ内
の４個の制御レジスタの構成を示す図、第７図および第
８図は実施例におけるアドレス変臭のための構成を示す
図である。 １０１ニジステム・プロセッサ。 １０２　：　、、／ｘヶＡ　＠　）　％　ＩＪ、　　　
　　　　　　　　：＃１０３．１０４．１０５．１０６
．１ｏ７：入出力デバイス、　　　　　　　。 ３０１、３０２　：ページ、　　　　　　　　　　　　
　　　　　　４００．４０２，４０３，４０４．４０５
　：レジスタ、４１０：入出力アダプタ、 ４１１ニア’バイス・インタフェース、゛５０１、５１
１　：エントリ、 ５５０：変換表、 ６０１、６１１．６□□、６３□２，１゜ｖ、７２、　
　　　　　　　　　□［、″ ７０１ニア、ッッユ＊ｆＡイユ、　　　　　　　　　　
　　　。 ７ｏ２．□０３．７０４．７０５　：　ＩＪ　７　、、
（ｔよ１．オ１、　　　　　　　；■ ８０１ニア、ッッーよ。　　　　　　　　　　　　　　
　　　・、′′。 、゛ □ 出願人　横筒叱ニーレット・パッヵード株式会社　　　
　　　　　　“代理人　弁理士　　長　谷　川　　次　
　男　　　　　　　　“二；； 、・ ・ｊ

Claims (1)

1. 【特許請求の範囲】 複数のプロセスを実行する処理手段と、 複数の物理記憶ロケーションを有する主記憶手段と、 複数の物理記憶ロケーションを有する２次記憶手段と、 前記複数のプロセスのいずれかによつてアクセスされる
   前記主記憶手段と前記２次記憶手段の各々の物理記憶ロ
   ケーションに仮想アドレスを割当てるマッピング手段 とを設け、 前記主記憶手段と前記２次記憶手段中の各々の物理記憶
   ロケーションの前記仮想アドレスは前記複数のプロセス
   に対して同じ値である 仮想記憶方式。