JPS6398051A - アドレス変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はアドレス変換方式に関し、特に仮想記憶方式に
おいてベクトル演算時に好適なアドレス変換方式に関す
る。

（従来の技術） 近年、気象予測や原子力分野におけるシュミレーション
や、あるいは資源探査分野における画像処理等で超高速
科学技術計算機（スーパーコンピュータ）の必要性が増
大してきている。

スーパーコンピュータでは、配列状になった多量のデー
タの各組に対して同一の演算全行う、いわゆるベクトル
演算が主に実行される。配列状の各要素は、比較的速度
の遅い主記憶装置に蓄えられてお９、これを配列要素の
先頭アドレス（Ｂ）と要素間距離ＣＤ）とによって、配
列の行、列、対角方向等（Ｂ　＋　ｉ　Ｄ　（ｉは正の
整数））に一定間隔で処理装置上へ読出し、演算処理後
に同一、または別の番地に格納される。

取扱う配列データは一般に主記憶装置の容量に比べて大
きなものとなるため、プログラム上での論理アドレスを
アドレス変換表に従って実アドレスに変換して主記憶装
置をアクセスする、いわゆる仮想記憶方式を採用するの
が一般的である。

アドレス変換を高速に行うためにアドレス変換バッファ
（以下、変換バッファと略記する。）を設けて、主記憶
装置に格納されているアドレス変換表の写しを保持する
ようにしたものが多い。ベクトル演算を行う処理装置の
性能を同上させるには、内部処理速度に見会った主記憶
装置へのアクセスが重要となる。

従来、この種のアドレスｆ換方式は、同時に複数の主記
憶アクセスを行うのに変換セットをもアクセスごとに複
数個設けて、複数ページに対するアドレス変換データを
同時に読出し、複数ページにおよぶ主記憶アクセスを同
時に処理することによって、主記憶装置とのデータスル
ープットの向上をはかつている。斯かる公知技術に関し
ては、例えば、特開昭５７−５７３７０号の特許公開公
報に記載されている。

（発明が解決しようとする問題点） 上述した従来のアドレス変換方式では、複数個の変換セ
ツｔｆ備えることになるため、ノＳ−ドウエアの増量を
招くという欠点がある。また従来、この種の他のアドレ
ス変換方式に変換セットを分割し、アクセスをインタリ
ーブして少ないハードウェア量で前述と同等に近い効果
を狙ったものがあるが、このような構成では同時にひと
つのアドレス変換しかできないという欠点があった。

本発明の目的は、ベクトル演算では同時に処理すべきア
クセスは同一方向に連続する複数ページにまたがる場合
が多いことに着目することによって上記欠点を除去し、
変換バッファのアクセスに複数マシンサイクル時間を要
する場合にも、連続する複数ページのアドレス変換を少
ないハードウェアによって同時に行うことができるよう
に構成したアドレス変換方式全提供することにある。

（問題点を解決するための手段） 本発明によるアドレス変換方式は、プログラムでアクセ
ス回部な論理アドレス空間を論理アドレスの上位ビット
、引ｇ＜Ｍビット、およびＮビットによってページに等
分割した情報処理装置のものであって、アドレス変換セ
ットと。

アドレス供給手段と、２のＮ乗数個の読出しデータ切替
え回路と、切替え制御手段とを具備して構成したもので
ある。

アドレス変換セットは、（Ｍ＋Ｎ）ビットの内容を同一
として上記ページに対する２のＬ乗数個のアドレス変換
データの全部、もしくは一部を格納するための２の（Ｍ
＋Ｎ）乗数個の変換バッファを含むものである。

アドレス供給手段はＬ　、Ｍ、およびＮの内容にもとす
いて各アドレス変換バッファのうちで２のＮ乗数個のグ
ループごとに順次、検索アドレスを供給するためのもの
である。

２ＯＮ乗数個の読出しデータ切替え回路は、Ｎの内容を
同一とする２のＭ乗数個の変換データのひとつを選択す
るためのものである。

切替え制御手段は、アドレス変換セットのアクセス時間
が２のＭ乗マシンサイクル以下であれば、上記マシンサ
イクルごとに連続する２のＮ乗ページ分のアドレス変換
データを得るためのものである。

（実　施例） 次に、本発明について内面を参照して説明する。

第１図は、本発明によるアドレス変換方式を実現する一
実施例を示すブロック図である。本実施例はアドレスレ
ジスタ１と、アクセス方向情報レジスタ２と、演算器３
と、アドレス制御回路４と、切替え制御回路５と、８個
のアドレス切替え回路４０〜４７，８個の読出しアドレ
スレジスタ５０〜５７．および８個の変換バッファ６０
〜６７ｔ−含むアドレス変換セット６と。

８個の読出しデータレジスタ７０〜７７と４個の読出し
データ切替え回路８０〜８３とから構成される。

アドレスレジスタ１には、プログラム上で設定可能な２
１８個の論理アドレス信号が処理装置（図示してない。

）によって設定可能である。

上位から５ビツト、１ビツト、２ビツト、および１０ビ
ツトは、それぞれ第１のページ番号Ｌ１第２のページ番
号Ｍ１第３のページ番号Ｎ、およびページ内アドレス人
を弄わしている。すなわち、論理アドレス空間は２５６
個のページに分割され、さらに１ページは１０２４のア
ドレスに分割されている。

ページは第１のページ番号りと、第２のページ番号Ｍと
、第３のページ番号Ｎとして指定され、変換バッファ６
０〜６７のそれぞれは、ＭおよびＮｔ−同一とするペー
ジに対する２のＬ乗数個のアドレス変換データを格納す
る。

すなわち、変換バッファ６０〜６３はそれぞれ第２のペ
ージ番号のＭの値がＯ″となるページ群に対応し、変換
バッファ６４〜６７はそれぞれ第２のページ番号Ｍの値
が′１”となるページ群に対応している。また、変換バ
ッファ６０．６４はそれぞれ第３のページ番号Ｎの値が
１０”となるページ群に対応し、変換バッファ６１．６
５はそれぞれ第３のページ番号Ｎの値が′１”となるペ
ージ群に対応し、変換バッファ６２．６６はそれぞれ第
３のページ番号Ｎの値が２″となるページ群に対応し、
変換バッファ６３．６７はそれぞれｗＪ３のページ番号
Ｎの値が３″となるページ群に対応している。

第２囚は１本実施例における論理アドレスと実アドレス
との関係を示す説明図である。

第１のページ番号りと、第２のページ番号Ｍと、第３の
ページ番号Ｎとで表現される論理ページ番号ＬＰは５ビ
ツトの実ページ番号ＲＰにアドレス変換され、この実ペ
ージ番号ＲＰと、論理アドレスのものと同一であるペー
ジ同アドレスとによって主記憶装置（図示してない。）
を直接的にアクセスできるようになる。このアドレス変
換を行うことによって、主記憶装置が３２ペ一ジ分の容
量であるにもかかわらず、同時に必要な３２ページ以下
のページを主記憶装置にロードしておけば、プログラム
上はあたかもそれぞれが２５６ページから成るアドレス
空間があるかのようにデータ金取扱うことができる。

上述のようなアドレス変換を行うためのアドレス変換デ
ータは、プログラムやデータとともに主記憶装置にロー
ドされている。このアドレス変換データの第２のページ
番号Ｍと、第３のページ番号Ｎとを同一とする３２個の
アドレス変換データがそれぞれ高速メモリで構成される
変換バッファ６０〜６７ｔ−含むアドレス変換セット６
に主記憶装置から予めロードされている。

さて、処理装置はプログラムに沿って主記憶装置内の命
令ｔ−読出して解読し、オペランドデータｔ−ｇ出して
演算処理を行った後に、その演算結果を必要ならば主記
憶装置に格納すると込う一連のデータ処理を行う。これ
らのデータ処理過程において、主記憶装置へのアクセス
を必要とするごとに前述のようなアドレス変換が行われ
ることになる。

ベクトル演算の場合には、同一演算の対象データが複数
ページに及ぶことが多いので、処理装置は一挙にアクセ
スすべき要素の先頭論理アドレス信号をアドレスレジス
タ１に設定するとトモに、アクセス方向情報レジスタ２
にアクセス方向情報を設定する。アクセス方向情報レジ
スタ２は、アドレスレジスタ１に設定された論理アドレ
ス信号のうち、第１のページ番号りと、第２のページ番
号Ｍと、第３のページ番号Ｎとによって指定されるペー
ジとともに、アドレス変換が行われるべきページを指定
するために使用される。

第３図及び第４図は、上記を理解せしめるための説明図
である。第３図はアクセス方向情報がプラスの場合に対
応し％第４図はアクセス方向情報がマイナスの場合に対
応している。第３図および第４図における数字のうち１
Ｍで示す欄の数字０および１は第２のページ番号Ｍの値
であシ、Ｎで示す欄の数字Ｏ〜３は第３のページ番号Ｎ
の値である。ＭとＮとの値の組ｅＣＭ。

Ｎ）で示せば、順に値が（０，０）、（０，ｌ）。

（０，２）、（０，３）、（１，０）、（１゜１）、（
１，２）シよび（１，３）であシ、これらの組に対応す
る第１図の変換バッファは、それぞれ変換バッファ６０
〜６７である。また、記号Ｘ−１，ＸおよびＸ＋１は第
１のページ番号りの値を示すものとする。ＭとＮとで示
される欄の数字と、記号Ｘ−１，Ｘ、またはＸ＋１とで
指定されるアドレスは、各アドレス変換セットにおける
特定のページに対する実ページ番号のアドレスである。

記号ＬＰはアクセスすべき先頭要素の論理ページ番号を
示し、’ＬＰ”　、”ＬＰ＋１″、′ＬＰ＋２”、”Ｌ
Ｐ＋３’　、”ＬＰ＋４″、ＬＰ＋５”、’ＬＰ＋６”
　、およびＬＰ＋７”は昇順の連続する８ページを示し
、ＬＰ″。

′″ＬＰ−１″、″’ＬＰ−２”　、”ＬＰ−３”。

’ＬＰ−４”、ＬＰ−５”、”Ｉ、Ｐ−６″および”Ｌ
Ｐ−７”は陣頭の連続する４ページを示す。Ｂ（０）、
Ｂ（１）、Ｂ（２）、Ｂ（３）。

Ｂ（４）、Ｂ（５）、Ｂ（６）、およびＢ（７）は、そ
れぞれ変換バッファ６０〜６７を示す。

第３図において、第２のページ番号Ｍの値が１″であっ
て、第３のページ番号Ｎの値が”１”であるページが第
１図のアドレスレジスタ１に設定され、さらにアクセス
方向情報としてプラスがアクセス方向情報レジスタ２に
設定されているものとする。この部会、先頭要素の論理
ページ番号″ＬＰ”に対する実ページ番号がＢ（５）の
変換バッファのＸ″で指定されるアドレスから読出され
ることを示し、論理ページ番号″’ＬＰ＋１″に対する
実ページ番号がＢ（６）の変換バッファの′Ｘ″で指定
されるアドレスから読出されることを示し、論理ページ
番号”ＬＰ＋２”に対する実ページ番号がＢ（７）の変
換バッファの”Ｘ”で指定されるアドレスから読出され
ることを示し、論理ページ番号”ＬＰ＋３″に対する実
ページ番号がＢ（０）の変換バッファのＸ＋　１　”で
指定されるアドレスから読出されることを示し、論理ペ
ージ番号′″ＬＰ＋４”に対する実ページ番号がＢ（１
）の変換バッファの’Ｘ＋１”で指定されるアドレスか
ら読出されることを示し、論理ページ番号″’ＬＰ＋５
″に対する実ページ番号がＢ（２）の変換バッファの”
Ｘ＋１”で指定されるアドレスから読出されることを示
し、論理ページ番号”ＬＰ＋６”に対する実ページ番号
がＢ（３）の変換バッファのＸ＋１”で指定されるアド
レスから読出されることを示し、論理ページ番号′″Ｌ
Ｐ＋７”に対する実ページ番号がＢ（４）の変換バッフ
ァの’Ｘ＋１”で指定されるアドレスから読出されるこ
とを示す。その他の第２のページ番号Ｍの値と、第３の
ページ番号Ｎの値との（０，０）、（０，１）、（０，
２）。

（０，３）、（１，０）、（１，２）＝および（１，３
）についても、第３図にょシ容易に理解される。

第４図は、第３図のそれぞれがマイナスのアクセス方向
情報を与えられた場合を示す説明図である。例えば、第
２のページ番号Ｍの値が１０”であって、第３のページ
番号Ｎが３”の場合、連続する８ページ″’ＬＰ”、’
ＬＰ　−１”、”ＬＰ−２”、”ＬＰ−３”、”Ｉ、Ｐ
−４’。

ＬＰ−５”、’ＬＰ−６”、およびＩ、Ｐ−７″に対す
る実ページ番号が変換バッファＢ（３）、Ｂ（２）、Ｂ
（１）、Ｂ（０）、Ｂ（７）、Ｂ（６）、Ｂ（５）、お
よびＢ（４）のそれぞれ順に′Ｘ″、″′Ｘ”、Ｘ”、
′Ｘ”、”Ｘ−１”、’Ｘ−１”　、”Ｘ−１”、およ
び”Ｘ−１”で指定されるアドレスから読出されること
を示す。

第２のページ番号Ｍの値と、第３のページ番号ＮＯ［と
（Ｄｉｉが（０，０）、（０，１）−（０−２）、（１
，０）、（１，１）、（１，２）。

および（１，３）の場合についても、同様にして第４図
より理解することができる。

８１図のアドレス変換セット６では連続する８ペ一ジ分
の実ページ番号が同時に得られるような構成になってい
るが、ｑ！ｒ変換バッファ６０〜６７はアクセス時間が
２サイクル時間のバッファである。従って、マシンサイ
クル時間ごとに変換バッファ６０〜６７をアクセスする
ことはできない。しかし、連続する最大４ペ一ジ分の実
ページ番号をマシンサイクル時間ごとに得ることにすれ
ば、２マシンサイクル時間では連続する８ペ一ジ分の実
ページ番号が最大に得られればよい。この点に注目して
、アクセス時間が２マシンサイクル時間の変換バッファ
を、連続する８ペ一ジ分だけ同時にアクセス可能な構成
にして、サイクル時間ごとに供給される論理ページ番号
をもとにして、連続する４ペ一ジ分の実ページ番号を選
択して得ようとする。これが、本実施例に示した本発明
の最も特徴とするところである。

第３図をいま一度参照すれば、アクセス方向情報が正で
、変換バッファをアクセスするタイミンクの先頭要素の
論理ページ番号“ＬＰ”の第２のページ番号Ｍの値がｌ
Ｏ”であって、第３のページ番号Ｎの値が′２″である
とすれば、連続する４ページは’ＬＰ”、’ＬＰ＋１”
。

′″ＬＰ＋２”　、およびＬＰ＋３″である。従って、
それぞれ屓にＢ（２）、Ｂ（３）、Ｂ（４）、およびＢ
（５）の変換バッファを選択すれば、連続する４ページ
の実ページ番号が得られる。

変換バッファをアクセスしないタイミングである次のマ
シンサイクル時間では、このマシンサイクル時間で与え
られる先頭要素の論理ページ番号を１ＬＰ＋２”とする
。すると、第２のページ番号Ｍの値は１１″であって第
３のページ番号Ｎの値は′Ｏ”であシ、連続する４ペー
ジは１マシンサイクル前の先頭要素の論理ページ番号″
’ＬＰ”より連続する８ページのうち、順に”ＬＰ＋２
”、”ＬＰ＋３”、”ＬＰ＋４”、’ＬＰ＋５”である
。従って、それぞれ項にＢ（４）、Ｂ（５）、Ｂ（６）
、およびＢ（７）の変換バッファを選択すれば、さらに
連続する４ページの実ページ番号が得られる。

変換バッファ６０〜６７のアクセス時間が２マシンサイ
クル時間の場合でも、マシンサイクル時間ごとに連続す
る４ペ一ジ分の実ページ番号が一挙に得られる。

再び第１図を参照すると、演算器３はアクセス方向情報
レジスタ２に設定されたアクセス方向情報がプラスのと
きにアドレスレジスタｌに設定された第１の番号りの値
に′″１″を加算し、アクセス方向情報がマイナスのと
きに第１のページ番号りの値から１１″を減算する。こ
れらの演算結果は、アドレス切替え回路４０〜４７のそ
れぞれに供給される。

アドレス制御回路４はアクセス方向情報レジスタ２に設
定されたアクセス方向情報、およびアドレスレジスタ１
に設定された第２のページ番号Ｍと第３のページ番号Ｎ
との値にもとすいてアドレス切替え回路４０〜４７に対
応した切替え制御信号を発生し、これをアドレス切替え
回路４０〜４７に供給する。

アドレス切替え回１３４０〜４７は、それぞれ上記切替
え制御信号に応答して第１のページ番号りの値と演算器
３の値とを選択して受入れる。

アドレス切替え回路４０〜４７の出力は、それぞれ順に
読出しアドレスレジスタ５０〜５７に供給される。

読出しアドレスレジスタ５０〜５７は、２マシンサイク
ル時間ごとにアドレス切替え回路４０〜４７の出力を取
込む。読出しアドレスレジスタ５０〜５７の出力は、そ
れぞれ順に対応する変換バッファ６０〜６７に供給され
る。

変換バッファ６０〜６７においては、それぞれ読出しア
ドレスレジスタ５０〜５７の出力によって指定されるア
ドレスから実ページ番号が読出され、それぞれ対応する
続出しデータレジスタ７０〜７７に供給される。読出し
データレジスタ７０〜７７は、２マシンサイクル時間ご
とにそれぞれ変換バッファ６０〜６７の出力を取込む。

読出しデータレジスタ７０．７４の出力はそれぞれ読出
しデータ切替え回路８０に供給され、読出しデータレジ
スタ７１．７５の出力はそれぞれ読出しデータ切替え回
路８１に供給され、読出しデータレジスタ７２．７６の
出力はそれぞれ読出しデータ切替え回路８２に供給され
、読出しデータレジスタ７３．７７の出力はそれぞれ読
出しデータ切替え回路８３に供給される。

切替え制御回路５は、アクセス方向情報レジスタ２に設
定されたアクセス方向情報と、アドレスレジスタ１に設
定された第１のページ番号りの値と、第２のページ番号
Ｍの値と、第３のページ番号Ｎの値とにもとすいて、読
出しデータ切替え回路８０〜８３に対応した切替え制御
信号上発生する。切替え制御信号は、説出しデータ切替
え回路８０〜８３に供給される。

次に第５図および第６図を参照して切替え制御回路５よ
多出力される切替え制御信号の一例を説明する。第５図
は、第３図で説明したよりなアクセス方向情報がプラス
方向である場合を示したもので、変換バッファ６０〜６
７をアクセスするタイミングの先頭要素の論理ページ番
号の第２のページ番号Ｍの値が０”であって、第３のペ
ージ番号Ｎの値が２″である場合の切替え制御信号を示
す説明図である。第６図は第５図で示した場合の次のサ
イクルで、変換ノくソファ６０〜６７ｔ−アクセスしな
いタイミングの先頭要素の論理ページ番号の第２のペー
ジ番号Ｍの値と、第３のページ番号Ｎの値との組（Ｍ、
Ｎ）が（０，２）、（０，３）、（１，０）、（１，１
）および（１，２）の場合についての切替え制御信号を
示す。

第５図及び第６図においてＹｏ、Ｙｓ、ＹｚおよびＹｓ
は順に、読出しデータ切替え回路８０〜８３に供給され
る切替え制御信号でおる。

ＹＯの値が′θ″でちるならば読出しデータレジスタ７
０の出力を選択し、１”であるならば読出しデータレジ
スタ７４の出力を選択する。

Ｙｌ、Ｙ２およびＹｓについても、値がＯ″であるなら
ば、それぞれ読出しデータレジスタ７１〜７３の出力を
選択し、値が′１”であるならば、それぞれ読出しデー
タレジスタ７５〜７７の出力を選択する。なお、第６図
において第２のページ番号Ｍの値と、第３のページ番号
Ｎの値との組（Ｍ、Ｎ）のうち（０，０）、（０，１）
、および（１，３）が存在しないのはアクセスがプラス
方向の連続する４ペ一ジ以内に限定されているためであ
る。

第５■および第６図に示したような切替え制御信号を供
給することによシ、変換ノくソファ６０〜６７のアクセ
ス時間が２マシンサイクル時間でも、マシンサイクル時
間ごとに胱出しデータ切替え回路８０〜８３より連続す
る４ページの論理ページ番号に対応する笑ページ番号が
得られる。

以上述べた実施例において、変換ノ（ソファ６０〜６７
のアクセス時間ｔ−２マシンサイクル時間、且つマシン
サイクル時間ごとに得られるページ数ｆ　４　ページと
して説明しているが、本発明はこれらの値によって限定
されるものではなく、本発明のぶ理にもとすいて可変で
ある。

（発明の効果） 以上説明したように本発明では、ベクトル演算では同時
に処理すべきアクセスが同一方向に連続する複数ページ
にまたがる場合が多いことに着目することによって、ア
ドレス変ｙ８を行うべきページの選択をページのアクセ
ス方向と先頭ページとにもとすいて行い、アドレス変換
ノくソファのアクセス時間が複数マシンサイクル時間で
あっても、連続する複数ページのアドレス変換を少量の
ハードウェアによって同時に行うことができるという効
果がある。

【図面の簡単な説明】

第１図は、本発明によるアドレス変換方式を実現するた
めの一実施例を示すブロック図であるＯ 第２囮〜第６因は、それぞれ第１図のアドレス変換方式
を記述する説明図である。 ｌ・・・アドレスレジスタ ２・・・アクセス方向情報レジスタ ３・・・演算器　　　４・・・アドレス制御回路５・・
・切替え制御回路 ６・・・アドレス変換セット ４０〜４７・・・アドレス切替え回路 ５０〜５７・・・読出しアドレスレジスタ６０〜６７・
・・変換バッファ ７０〜７７・・・読出しデータレジスタ８０〜８３・・
・読出しデータ切替え回路特許出願人　　日本電気株式
会社 代理人　弁理士　井　ノ　　ロ　　　　壽才２図 才５図 才６図

Claims (1)

【特許請求の範囲】
1. プログラムでアクセス可能な論理アドレス空間を論理ア
   ドレスの上位ビット、引続くＭビット、およびＮビット
   によつてページに等分割した情報処理装置のアドレス変
   換方式であつて、前記（Ｍ＋Ｎ）ビットの内容を同一と
   して前記ページに対する２のＬ乗数個のアドレス変換デ
   ータの全部、もしくは一部を格納するための２の（Ｍ＋
   Ｎ）乗数個の変換バッファを含むアドレス変換セットと
   、前記Ｌ、Ｍ、およびＮの内容にもとずいて前記各アド
   レス変換バッファのうちで２のＮ乗数個のグループごと
   に順次、検索アドレスを供給するためのアドレス供給手
   段と、前記Ｎの内容を同一とする２のＭ乗数個の変換デ
   ータのひとつを選択するための２のＮ乗数個の続出しデ
   ータ切替え回路と、前記アドレス変換セットのアクセス
   時間が２のＭ乗マシンサイクル以下であれば、前記マシ
   ンサイクルごとに連続する２のＮ乗ページ分のアドレス
   変換データを得るための切替え制御手段とを具備して構
   成したことを特徴とするアドレス変換方式。