JPH1074190A - 並列プロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 ３オペランドの命令に対して高速の処理が可
能であり、また３オペランド命令の実行後にも元データ
の位置が異なってしまうということがない並列プロセッ
サを提供する。 【解決手段】 並列プロセッサにおいて、少なくともレ
ジスタファイル１０３、１０６と演算器１０５から構成
されるプロセッサエレメントを複数個備え、前記プロセ
ッサエレメントの前記レジスタファイルをアクセスする
第１の読みだしアドレスと第２の読みだしアドレスと書
き込みアドレスを生成してレジスタファイルアクセスの
制御を行なうレジスタファイル制御手段１０９、１１０
を備えることにより、３つのアドレスをそれぞれ異なっ
た値とすることが出来、３オペランド命令に要する処理
時間を短縮することが出来る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル信号処理
等に用いられるデジタル信号処理装置に関する。

【０００２】

【従来の技術】近年のデジタル信号処理の発展により、
デジタル信号処理装置の重要性がますます大きくなって
いる。デジタル信号処理においては、多くの信号に対し
て同じ処理を行なうため、並列プロセッサが用いられる
ことがしばしばある。従来のデジタル信号処理における
並列プロセッサとして、例えば、「ＳＶＰ：ＳＥＲＩＡ
Ｌ ＶＩＤＥＯ ＰＲＯＣＥＳＳＯＲ／Ｐｒｏｃｅｅｄ
ｉｎｇｓ ｏｆ ｔｈｅＩＥＥＥ １９９０ ＣＵＳＴ
ＯＭ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ ＣＯ
ＮＦＥＲＥＮＣＥ／Ｐ．１７．３．１−４」に示される
ものがある。

【０００３】この装置は具体的には図５に示すような構
成をしている。図５において、１０１は入力用シフトレ
ジスタ、１０２はプロセッサエレメント列である。プロ
セッサエレメント列１０２は、入力側メモリ１０３、４
つのレジスタ１０４、演算器１０５、出力側メモリ１０
６よりなるプロセッサエレメント１０７を９６０個並べ
ることにより構成されている。１０８は出力用シフトレ
ジスタである。１０９は命令レジスタ、１１０は命令デ
コード回路である。命令レジスタ、命令デコード回路は
それぞれ１つずつであり、プロセッサエレメント列１０
２の全プロセッサエレメントに同一の命令を供給する。

【０００４】以上のように構成された並列プロセッサ
は、入力データは入力用シフトレジスタ１０１にシリア
ルに入力され、入力用シフトレジスタ１０１において、
シリアルパラレル変換が行なわれ、データをプロセッサ
エレメント列１０２に供給する。また、出力データはプ
ロセッサエレメント列１０２からパラレルに出力用シフ
トレジスタ１０８に供給され、出力用シフトレジスタ１
０８においてパラレルシリアル変換が行なわれ、シリア
ルに出力される。また、命令の実行は、命令レジスタ１
０９の命令を読みだし、それを命令デコード回路１１０
でデコードし、デコードされた命令をプロセッサエレメ
ント列１０２の全プロセッサエレメントに供給し、各プ
ロセッサエレメントにおいて命令に従った動作が行なわ
れる。また、命令には入力側メモリ１０３および出力側
メモリ１０６のアドレスのそれぞれ１つずつ、合計２つ
のアドレスが記述出来るようになっている。

【０００５】以上のように構成された従来の並列プロセ
ッサにおける、信号処理動作は以下のように行なわれ
る。

【０００６】［１］入力側メモリ１０３および出力側メ
モリ１０６から命令で指定されたアドレスの値を読み出
す ［２］４つのレジスタ１０４に命令で指定された値を書
き込む ［３］演算器１０５にて演算を行なう ［４］入力側メモリ１０３もしくは出力側メモリ１０６
の命令で指定されたアドレスに演算結果を書き込む 次に示すような２オペランド演算＜処理１＞を従来の並
列プロセッサで行なう場合を考える。

【０００７】＜処理１＞ Ａ＝Ａ＋Ｂ ここで、Ａは８ビットのデータであり、入力側メモリ１
０３のアドレスａからアドレス（ａ＋７）の値を表す。
また、Ｂは８ビットのデータであり、出力側メモリ１０
６のアドレスｂからアドレス（ｂ＋７）の値を表す。

【０００８】＜処理１＞は以下のような流れで行なわれ
る。 ［１］入力側メモリ１０３のアドレスａ、出力側メモリ
１０６のアドレスｂからメモリの内容を読み出す ［２］メモリの内容をレジスタ１０４にそれぞれ書き込
む ［３］演算器１０５にて加算を行なう ［４］演算器１０５の和出力を入力側メモリ１０３のア
ドレスａに書き込む ［５］入力側メモリ１０３のアドレス（ａ＋１）、出力
側メモリ１０６のアドレス（ｂ＋１）からメモリの内容
を読み出す ［６］演算器１０５のキャリー出力、メモリの内容をレ
ジスタ１０４にそれぞれ書き込む ［７］演算器１０５にて加算を行なう ［８］演算器１０５の和出力を入力側メモリ１０３のア
ドレス（ａ＋１）に書き込む ［９］入力側メモリ１０３のアドレス（ａ＋２）から
（ａ＋７）、出力側メモリ１０６のアドレス（ｂ＋２）
から（ｂ＋７）の内容の加算を行ない、結果を入力側メ
モリ１０３のアドレス（ａ＋２）から（ａ＋７）に書き
込む ［１０］演算器１０５のキャリー出力を入力側メモリ１
０３のアドレス（ａ＋８）に書き込む 次に３オペランド演算＜処理２＞を行なう場合を考え
る。

【０００９】＜処理２＞ Ｃ＝Ａ＋Ｂ ここで、Ａは８ビットのデータであり、演算前は入力側
メモリ１０３のアドレスａからアドレス（ａ＋７）にあ
る。また、Ｂは８ビットのデータであり、出力側メモリ
１０３のアドレスｂからアドレス（ｂ＋７）の値を表
す。Ｃは９ビットのデータである。

【００１０】＜処理２＞を行なう場合、命令にアドレス
が２つしか記述出来ないため、入力側メモリ１０３のア
ドレスａの値と出力側メモリ１０６のアドレスｂの値を
加算した結果を入力側メモリ１０３のアドレスｃに書き
込むことができない。従って、処理は以下のように行な
わなくてはならない。

【００１１】［１］入力側メモリ１０３のアドレスａの
値を読み出す ［２］メモリの内容をレジスタ１０４に書き込む ［３］レジスタ１０４の値を出力側メモリ１０６のアド
レスａ’に書き込む ［４］入力側メモリ１０３のアドレス（ａ＋１）から
（ａ＋７）の値を［１］から［３］と同様にして出力側
メモリ１０６のアドレス（ａ’＋１）から（ａ’＋７）
に書き込む ［５］入力側メモリ１０３のアドレスａから（ａ＋７）
の値と出力側メモリ１０６のアドレスｂから（ｂ＋７）
の加算を＜処理１＞と同様に行ない、加算結果を入力側
メモリ１０３のアドレスａから（ａ＋８）に書き込む 以上のように＜処理２＞は行なわれるが、＜処理１＞に
比べると、メモリからメモリへのデータの転送が余分に
加わるため、実行時間がより多くかかる。また、＜処理
２＞の例ではデータＡの位置が処理前と後では異なって
しまうという欠点がある。

【００１２】

【発明が解決しようとする課題】従来の並列プロセッサ
による３オペランド演算の実行は２オペランド演算に比
べて処理時間がかかってしまい、また３オペランド演算
結果、演算前のデータのメモリ内での位置が変わってし
まうという課題があった。

【００１３】従って、本発明は、３オペランドの命令に
対して高速の処理が可能であり、また３オペランド命令
の実行後にも元データの位置が異なってしまうというこ
とがない並列プロセッサを提供することを目的とする。

【００１４】

【課題を解決するための手段】この課題を解決するため
請求項１の本発明の並列プロセッサは、少なくともレジ
スタファイルと演算器から構成されるプロセッサエレメ
ントを複数個備え、前記プロセッサエレメントの前記レ
ジスタファイルをアクセスする第１の読みだしアドレス
と第２の読みだしアドレスと書き込みアドレスを生成し
てレジスタファイルアクセスの制御を行なうレジスタフ
ァイル制御手段を備えたものである。

【００１５】これにより、第１の読みだしアドレスと第
２の読みだしアドレスと書き込みアドレスを独立に設定
することができ、３オペランド命令を従来の並列プロセ
ッサにおける３オペランド命令より短い処理時間で行な
うことが出来、また演算前のデータのメモリ内の位置も
変わらない。

【００１６】また請求項３記載の並列プロセッサは、少
なくともレジスタファイルと演算器から構成されるプロ
セッサエレメントを複数備え、命令のモードフィールド
を解読し、前記レジスタファイルのレジスタアドレスの
変更を指示するレジスタアドレス変更信号を出力する命
令モード解読手段と、第１のレジスタアドレス、第２の
レジスタアドレス、前記レジスタアドレス変更信号を入
力とし、前記レジスタアドレス変更信号により第３のレ
ジスタアドレスの変更が指示されると、前記第１のレジ
スタアドレスもしくは前記第２のレジスタアドレスを変
更して第３のレジスタアドレスとして出力し、第３のレ
ジスタアドレスの変更が指示されなければ、前記第１の
レジスタアドレスまたは前記第２のレジスタアドレスを
そのまま第３のレジスタアドレスとして出力するレジス
タアドレス変更手段と、前記第１のレジスタアドレスを
用いて前記レジスタファイルのアクセスを行ない、前記
第２のレジスタアドレスを用いて前記レジスタファイル
のアクセスを行ない、前記第３のレジスタアドレスを用
いて前記レジスタファイルのアクセスを行なうレジスタ
ファイル制御手段とを備えたものである。

【００１７】これにより、第１のレジスタアドレスと第
２のレジスタアドレスとレジスタアドレス変更信号によ
り、第３のレジスタアドレスが生成され、第３のレジス
タアドレスは第１のレジスタアドレス、第２のレジスタ
アドレスとは別のメモリ位置を指定することができ、３
オペランド命令を従来の並列プロセッサにおける３オペ
ランド命令より短い処理時間で行なうことが出来、また
演算前のデータのメモリ内の位置も変わらない。

【００１８】また請求項７記載の並列プロセッサは、少
なくともレジスタファイルと演算器から構成されるプロ
セッサエレメントを複数備え、第１のレジスタアドレ
ス、第２のレジスタアドレス、アドレスオフセットを入
力とし、前記第１のレジスタアドレスもしくは前記第２
のレジスタアドレスに前記アドレスオフセットを加算あ
るいは減算し、第３のレジスタアドレスを出力するレジ
スタアドレス変更手段と、前記第１のレジスタアドレス
を用いて前記レジスタファイルのアクセスを行ない、前
記第２のレジスタアドレスを用いて前記レジスタファイ
ルのアクセスを行ない、前記第３のレジスタアドレスを
用いて前記レジスタファイルのアクセスを行なうレジス
タファイル制御手段とを備えたものである。

【００１９】これにより、第１のレジスタアドレスと第
２のレジスタアドレスとアドレスオフセットにより、第
３のレジスタアドレスが生成され、第３のレジスタアド
レスは第１のレジスタアドレス、第２のレジスタアドレ
スとは別のメモリ位置を指定することができるため、３
オペランド命令を従来の並列プロセッサにおける３オペ
ランド命令より短い処理時間で行なうことが出来、また
演算前のデータのメモリ内の位置も変わらない。

【００２０】また請求項９記載の並列プロセッサは、少
なくとも第１のレジスタファイルと第２のレジスタファ
イルと第３のレジスタファイルと演算器から構成される
プロセッサエレメントを複数個備え、第１のレジスタア
ドレス、第２のレジスタアドレス、第３のレジスタアド
レスを入力とし、前記第１のレジスタアドレスを用い
て、前記第１のレジスタファイルのアクセスを行ない、
前記第２のレジスタアドレスを用いて、前記第２のレジ
スタファイルのアクセスを行ない、前記第３のレジスタ
アドレスを用いて前記第３のレジスタファイルのアクセ
スを行なうレジスタファイル制御手段を備えたものであ
る。

【００２１】これにより、第３のレジスタアドレスは第
１のレジスタアドレス、第２のレジスタアドレスとは別
のメモリ位置を指定することができるため、３オペラン
ド命令を従来の並列プロセッサにおける３オペランド命
令より短い処理時間で行なうことが出来、また演算前の
データのメモリ内の位置も変わらない。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図４を用いて説明する。

【００２３】（第１の実施の形態）図１は本発明の第１
の実施の形態における並列プロセッサのブロック図を示
している。図１において、１０１は入力用シフトレジス
タ、１０２はプロセッサエレメント列である。プロセッ
サエレメント列１０２は、入力側メモリ１０３、４つの
レジスタ１０４、演算器１０５、出力側メモリ１０６よ
りなるプロセッサエレメント１０７を複数個並べること
により構成されている。入力側メモリ１０３と出力側メ
モリ１０６を合わせてレジスタファイルとして作用す
る。１０８は出力用シフトレジスタである。１０９は命
令レジスタ、１１０は命令デコード回路である。命令レ
ジスタ１０９と命令デコード回路１１０を合わせてレジ
スタファイル制御手段として作用する。命令レジスタ、
命令デコード回路はそれぞれ１つずつであり、プロセッ
サエレメント列１０２の全プロセッサに同一の命令を供
給する。また、命令には３つのアドレスが記述出来るよ
うになっている。

【００２４】以上のように構成された本発明の第１の実
施の形態における並列プロセッサにおける信号処理動作
は以下のように行なわれる。

【００２５】［１］入力側メモリ１０３および出力側メ
モリ１０６から命令で指定されたアドレスの値を読み出
す ［２］レジスタ１０４に命令で指定された値を書き込む ［３］演算器１０５にて演算を行なう ［４］命令で指定された書き込みアドレスに演算結果を
書き込む この際に命令にはアドレスの記述が入力側メモリ１０３
からの読みだしアドレスおよび出力側メモリ１０６から
の読みだしアドレスとしてそれぞれ１つずつ、そして書
き込みアドレスとしてさらに１つの合計３つのアドレス
が記述出来るようになっている。

【００２６】第１の実施の形態における並列プロセッサ
において＜処理２＞を行なうことを考える。＜処理２＞
は以下のような流れで行なわれる。

【００２７】［１］入力側メモリ１０３のアドレスａ、
出力側メモリ１０６のアドレスｂからメモリの内容を読
み出す ［２］メモリの内容をレジスタ１０４にそれぞれ書き込
む ［３］演算器１０５にて加算を行なう ［４］演算器１０５の和出力を出力側メモリ１０６のア
ドレスｃに書き込む ［５］入力側メモリ１０３のアドレス（ａ＋１）、出力
側メモリ１０６のアドレス（ｂ＋１）からメモリの内容
を読み出す ［６］演算器１０５のキャリー出力、メモリの内容をレ
ジスタ１０４にそれぞれ書き込む ［７］演算器１０５にて加算を行なう ［８］演算器１０５の和出力を出力側メモリ１０６のア
ドレス（ｃ＋１）に書き込む ［９］入力側メモリ１０３のアドレス（ａ＋２）から
（ａ＋７）、出力側メモリ１０６のアドレス（ｂ＋２）
から（ｂ＋７）の内容の加算を行ない、結果を出力側メ
モリ１０６のアドレス（ｃ＋２）から（ｃ＋７）に書き
込む ［１０］演算器１０５のキャリー出力を出力側メモリ１
０６のアドレス（ｃ＋８）に書き込む 以上のように本発明の第１の実施の形態によれば、＜処
理２＞のような３オペランドの命令に対して、命令に３
つのアドレスが記述できるために、従来の並列プロセッ
サのように元データを一旦別の場所に転送する必要がな
いため、従来の並列プロセッサより高速での処理が可能
である。また、従来の並列プロセッサにおいて＜処理２
＞を行なった後に元データの位置が異なってしまうとい
う欠点があったが、本発明の第１の実施の形態によれ
ば、この問題もなくなる。

【００２８】なお、本発明の第１の実施の形態ではレジ
スタファイルとして入力側メモリ１０３、出力側メモリ
１０６の２つがあるとしたが、レジスタファイルは１つ
のメモリであって、読みだしアドレスはそれぞれその１
つのメモリ内のアドレスを指すとしてもよい。また、レ
ジスタ１０４は４つであるとしたが、任意の個数であっ
てもよい。また、演算結果の書き込みは出力側メモリ１
０６に行なうとしたが、入力側メモリ１０３に行なって
もよく、また、入力側メモリ、出力側メモリの任意の場
所に書き込みが行なえるように指定できるようになって
いてもよい。また、レジスタ１０４があるとしたが、レ
ジスタ１０４がなく、メモリから直接演算器１０５にデ
ータを送り、演算器１０５で演算を行なうとしてもよ
い。また、演算器１０５の演算結果を直接メモリに書き
込むとしたが、間で一旦レジスタでデータを蓄積する構
成にしてもよい。

【００２９】（第２の実施の形態）図２は本発明の第２
の実施の形態における並列プロセッサのブロック図を示
している。図２において１０１は入力用シフトレジス
タ、１０２はプロセッサエレメント列である。プロセッ
サエレメント列１０２は、入力側メモリ１０３、４つの
レジスタ１０４、演算器１０５、出力側メモリ１０６よ
りなるプロセッサエレメント１０７を複数個並べること
により構成されている。入力側メモリ１０３と出力側メ
モリ１０６を合わせてレジスタファイルとして作用す
る。１０８は出力用シフトレジスタである。１０９は命
令レジスタ、２１０は命令デコード回路である。命令レ
ジスタ１０９と命令デコード回路２１０を合わせてレジ
スタファイル制御手段として作用する。命令レジスタ、
命令デコード回路はそれぞれ１つずつであり、プロセッ
サエレメント列１０２の全プロセッサに同一の命令を供
給する。また、命令レジスタには命令として、書き込み
アドレスのモード信号を記述出来るようになっている。

【００３０】また、命令デコード回路２１０内には、書
き込みアドレスのモード信号を受けて、書き込みアドレ
ス変更信号を生成する命令モード解読手段としての書き
込みアドレス変更信号生成回路２１１と、書き込みアド
レス変更信号を受けて、書き込みアドレスを生成するレ
ジスタアドレス変更手段としての書き込みアドレス生成
回路２１２が含まれている。書き込みアドレス生成回路
２１２では、書き込みアドレス変更信号が０であれば、
入力側メモリ１０３の読みだしアドレスをそのまま書き
込みアドレスとして出力し、書き込みアドレス変更信号
が１であれば、入力側メモリ１０３のアドレスに対し
て、１６を加算して、書き込みアドレスとして出力する
機能を持つ。

【００３１】第２の実施の形態における並列プロセッサ
における信号処理動作は以下のように行なわれる。

【００３２】［１］入力側メモリ１０３および出力側メ
モリ１０６から命令で指定されたアドレスの値を読み出
す ［２］４つのレジスタ１０４に命令で指定された値を書
き込む ［３］演算器１０５にて演算を行なう ［４］命令の書き込みアドレスのモード信号から書き込
みアドレス変更信号生成回路２１１にて書き込みアドレ
ス変更信号を生成し、書き込みアドレス変更信号と入力
側メモリ１０３の読みだしアドレスから書き込みアドレ
スを生成し、生成された書き込みアドレスに演算結果を
書き込む この際に命令にはアドレスの記述が入力側メモリ１０３
からの読みだしアドレスおよび出力側メモリ１０６から
の読みだしアドレスとしてそれぞれ１つずつの計２つ記
述出来るようになっており、さらに命令の書き込みアド
レスのモード信号によって、書き込みアドレスを入力側
メモリの読みだしアドレスとは異なるアドレスとするこ
とが可能になっている。

【００３３】第２の実施の形態における並列プロセッサ
において＜処理２＞を行なうことを考える。＜処理２＞
は以下のように行なわれる。

【００３４】［１］書き込みアドレスのモード信号は、
書き込みアドレス変更信号が１となるような値としてお
く。書き込みアドレス生成回路は書き込みアドレス変更
信号が１であるのに従って、入力側メモリのアドレスに
対して１６を加算したものを書き込みアドレスとして出
力するようになる ［２］入力側メモリ１０３のアドレスａ、出力側メモリ
１０６のアドレスｂからメモリの内容を読み出す ［３］メモリの内容をレジスタ１０４にそれぞれ書き込
む ［４］演算器１０５にて加算を行なう ［５］演算器１０５の和出力を入力側メモリ１０３のア
ドレス（ａ＋１６）に書き込む ［６］入力側メモリ１０３のアドレス（ａ＋１）、出力
側メモリ１０６のアドレス（ｂ＋１）からメモリの内容
を読み出す ［７］演算器１０５のキャリー出力、メモリの内容をレ
ジスタ１０４にそれぞれ書き込む ［８］演算器１０５にて加算を行なう ［９］演算器１０５の和出力を入力側メモリ１０３のア
ドレス（ａ＋１７）に書き込む ［１０］入力側メモリ１０３のアドレス（ａ＋２）から
（ａ＋７）、出力側メモリ１０６のアドレス（ｂ＋２）
から（ｂ＋７）の内容の加算を行ない、結果を入力側メ
モリ１０３のアドレス（ａ＋１８）から（ａ＋２３）に
書き込む ［１１］演算器１０５のキャリー出力を入力側メモリ１
０６のアドレス（ａ＋２４）に書き込む 以上のように本発明の第２の実施の形態によれば、＜処
理２＞のような３オペランドの命令に対して、命令に２
つのアドレスと書き込みアドレスのモード信号が記述出
来るため、読み出しのアドレスと書き込みのアドレスを
異なるアドレスとすることが出来るため、従来の並列プ
ロセッサのように元データを一旦別の場所に転送する必
要がないため、従来の並列プロセッサより高速での処理
が可能である。また、従来の並列プロセッサにおいて＜
処理２＞を行なった後に元データの位置が異なってしま
うという欠点があったが、本発明の第２の実施の形態に
よれば、この問題もなくなる。

【００３５】なお、本発明の第２の実施の形態ではレジ
スタファイルとして入力側メモリ１０３、出力側メモリ
１０６の２つがあるとしたが、レジスタファイルは１つ
のメモリであって、読みだしアドレスはそれぞれその１
つのメモリ内のアドレスを指すとしてもよい。また、レ
ジスタ１０４は４つであるとしたが、任意の個数であっ
てもよい。また、書き込みアドレス変更信号生成回路
は、書き込みアドレスの変更を行なう場合には１、行な
わない場合には０を出力するとしたが、２つの場合の出
力が異なれば、任意の値であって構わない。また、書き
込みアドレス生成回路において、書き込みアドレス変更
時には入力側メモリ１０３のアドレスに１６を加算する
としたが、出力側メモリ１０６のアドレスに加算すると
してもよく、また、入力側メモリ１０３のアドレスもし
くは出力側メモリ１０６のアドレスのどちらに加算する
かを選択出来る構成にしてもよい。また、加算する値も
１６であるとしたが、その他のどのような値であっても
構わない。また、加算する値をいくつか用意しておき、
それらを選択出来る構成にしてもよい。また、入力側メ
モリ１０３のアドレスに対して定数を加算するとした
が、入力側メモリのアドレスの一部のビットだけを使用
し、その値に対して、定数を加算する構成であっても構
わない。また書き込みアドレスの値は加算して求めると
したが、減算などその他の任意の演算によって書き込み
アドレスを生成する構成としてもよい。また、演算結果
の書き込みは入力側メモリ１０３に行なうとしたが、出
力側メモリ１０６に行なってもよく、また、入力側メモ
リ１０３、出力側メモリ１０６の任意の場所に書き込み
が行なえるように指定できるようになっていてもよい。
また、入力側メモリ１０３のアドレスと出力側メモリ１
０６のアドレスから書き込みアドレスを生成するように
しているが、入力側メモリ１０３のアドレスと書き込み
アドレスから出力側メモリ１０６のアドレスを生成する
構成や、出力側メモリ１０６と書き込みアドレスから入
力側メモリ１０３のアドレスを生成擦る構成や、入力側
メモリ１０３のアドレスと出力側メモリ１０６のアドレ
スと書き込みアドレスのうちの任意の２つのアドレスを
選択し、それらから残りの１つのアドレスを生成できる
ような構成や、命令に入力側メモリ１０３のアドレス、
出力側メモリ１０６のアドレス、第４のアドレスを記述
しておき、第４のアドレスから第３のアドレスを生成で
きるような構成であってもよい。また、レジスタ１０４
があるとしたが、レジスタ１０４がなく、メモリから直
接演算器１０５にデータを送り、演算器１０５で演算を
行なうとしてもよい。また、演算器１０５の演算結果を
直接メモリに書き込むとしたが、間で一旦レジスタでデ
ータを蓄積する構成にしてもよい。

【００３６】（第３の実施の形態）図３は本発明の第３
の実施の形態における並列プロセッサのブロック図を示
している。図３において１０１は入力用シフトレジス
タ、１０２はプロセッサエレメント列である。プロセッ
サエレメント列１０２は、入力側メモリ１０３、４つの
レジスタ１０４、演算器１０５、出力側メモリ１０６よ
りなるプロセッサエレメント１０７を複数個並べること
により構成されている。入力側メモリ１０３と出力側メ
モリ１０６を合わせてレジスタファイルとして作用す
る。１０８は出力用シフトレジスタである。１０９は命
令レジスタ、３１０は命令デコード回路である。命令レ
ジスタ１０９と命令デコード回路３１０を合わせてレジ
スタファイル制御手段として作用する。命令レジスタ、
命令デコード回路はそれぞれ１つずつであり、プロセッ
サエレメント列１０２の全プロセッサに同一の命令を供
給する。また、命令レジスタには命令として、入力側メ
モリ１０３の読みだしアドレスと出力側メモリ１０６の
読みだしアドレスとオフセットアドレスを記述出来るよ
うになっている。

【００３７】また、命令デコード回路３１０内には、入
力側メモリ１０３の読みだしアドレスとオフセットアド
レスを加算して、書き込みアドレスを生成するレジスタ
アドレス変更手段としての書き込みアドレス生成回路３
１１が含まれている。

【００３８】第３の実施の形態における並列プロセッサ
における信号処理動作は以下のように行なわれる。

【００３９】［１］入力側メモリ１０３および出力側メ
モリ１０６から命令で指定されたアドレスの値を読み出
す ［２］４つのレジスタ１０４に命令で指定された値を書
き込む ［３］演算器１０５にて演算を行なう ［４］命令の入力側メモリ１０３の読みだしアドレスと
オフセットアドレスを書き込みアドレス生成回路３１１
で加算して書き込みアドレスを生成し、生成された書き
込みアドレスに演算結果を書き込む この際に命令にはアドレスの記述が入力側メモリ１０３
からの読みだしアドレスおよび出力側メモリ１０６から
の読みだしアドレスとしてそれぞれ１つずつの計２つ記
述出来るようになっており、さらにオフセットアドレス
によって書き込みアドレスを入力側メモリの読みだしア
ドレスとは異なるアドレスとすることが可能になってい
る。

【００４０】第３の実施の形態における並列プロセッサ
において＜処理２＞を行なうことを考える。＜処理２＞
は以下のように行なわれる。

【００４１】［１］書き込みアドレスは書き込みアドレ
ス生成回路３１１により入力側メモリ１０３の読みだし
アドレスとオフセットアドレスを加算して生成されるよ
うになっている。ここでオフセットアドレスの値はｃで
あるとする ［２］入力側メモリ１０３のアドレスａ、出力側メモリ
１０６のアドレスｂからメモリの内容を読み出す ［３］メモリの内容をレジスタ１０４にそれぞれ書き込
む ［４］演算器１０５にて加算を行なう ［５］演算器１０５の和出力を入力側メモリ１０３のア
ドレス（ａ＋ｃ）に書き込む ［６］入力側メモリ１０３のアドレス（ａ＋１）、出力
側メモリ１０６のアドレス（ｂ＋１）からメモリの内容
を読み出す ［７］演算器１０５のキャリー出力、メモリの内容をレ
ジスタ１０４にそれぞれ書き込む ［８］演算器１０５にて加算を行なう ［９］演算器１０５の和出力を入力側メモリ１０３のア
ドレス（ａ＋１＋ｃ）に書き込む ［１０］入力側メモリ１０３のアドレス（ａ＋２）から
（ａ＋７）、出力側メモリ１０６のアドレス（ｂ＋２）
から（ｂ＋７）の内容の加算を行ない、結果を入力側メ
モリ１０３のアドレス（ａ＋２＋ｃ）から（ａ＋７＋
ｃ）に書き込む ［１１］演算器１０５のキャリー出力を入力側メモリ１
０３のアドレス（ａ＋８＋ｃ）に書き込む 以上のように本発明の第３の実施の形態によれば、＜処
理２＞のような３オペランドの命令に対して、命令に２
つのアドレスとオフセットアドレスが記述出来るため、
読み出しのアドレスと書き込みのアドレスを異なるアド
レスとすることが出来るため、従来の並列プロセッサの
ように元データを一旦別の場所に転送する必要がないた
め、従来の並列プロセッサより高速での処理が可能であ
る。また、従来の並列プロセッサにおいて＜処理２＞を
行なった後に元データの位置が異なってしまうという欠
点があったが、本発明の第３の実施の形態によれば、こ
の問題もなくなる。

【００４２】なお、本発明の第３の実施の形態ではレジ
スタファイルとして入力側メモリ１０３、出力側メモリ
１０６の２つがあるとしたが、レジスタファイルは１つ
のメモリであって、読みだしアドレスはそれぞれその１
つのメモリ内のアドレスを指すとしてもよい。また、レ
ジスタ１０４は４つであるとしたが、任意の個数であっ
てもよい。また、書き込みアドレス生成回路において、
書き込みアドレス変更時には入力側メモリ１０３のアド
レスにオフセットアドレスを加算するとしたが、出力側
メモリ１０６のアドレスに加算するとしてもよく、ま
た、入力側メモリ１０３のアドレスもしくは出力側メモ
リ１０６のアドレスのどちらかを選択してオフセットア
ドレスを加算出来る構成にしてもよい。また書き込みア
ドレスの値は加算して求めるとしたが、減算によって書
き込みアドレスを演算する構成としてもよい。また、演
算結果の書き込みは入力側メモリ１０３に行なうとした
が、出力側メモリ１０６に行なってもよく、また、入力
側メモリ１０３、出力側メモリ１０６の任意の場所に書
き込みが行なえるように指定できるようになっていても
よい。また、入力側メモリ１０３のアドレスと出力側メ
モリ１０６のアドレスから書き込みアドレスを生成する
ようにしているが、入力側メモリ１０３のアドレスと書
き込みアドレスから出力側メモリ１０６のアドレスを生
成する構成や、出力側メモリ１０６と書き込みアドレス
から入力側メモリ１０３のアドレスを生成する構成や、
入力側メモリ１０３のアドレスと出力側メモリ１０６の
アドレスと書き込みアドレスのうちの任意の２つのアド
レスを選択し、それらから残りの１つのアドレスを生成
できるような構成であってもよい。また、レジスタ１０
４があるとしたが、レジスタ１０４がなく、メモリから
直接演算器１０５にデータを送り、演算器１０５で演算
を行なうとしてもよい。また、演算器１０５の演算結果
を直接メモリに書き込むとしたが、間で一旦レジスタで
データを蓄積する構成にしてもよい。

【００４３】（第４の実施の形態）図４は本発明の第４
の実施の形態における並列プロセッサのブロック図を示
している。図３において１０１は入力用シフトレジス
タ、４０２はプロセッサエレメント列である。プロセッ
サエレメント列４０２は、第１のレジスタファイルとし
ての入力側メモリ１０３、４つのレジスタ１０４、演算
器１０５、第２のレジスタファイルとしての出力側メモ
リ１０６、第３のレジスタファイルとしての第３のメモ
リ４１１よりなるプロセッサエレメント４０７を複数個
並べることにより構成されている。１０８は出力用シフ
トレジスタである。１０９は命令レジスタ、１１０は命
令デコード回路である。命令レジスタ１０９と命令デコ
ード回路１１０を合わせてレジスタファイル制御手段と
して作用する。命令レジスタ、命令デコード回路はそれ
ぞれ１つずつであり、プロセッサエレメント列４０２の
全プロセッサに同一の命令を供給する。また、命令レジ
スタには命令に入力側メモリ１０３のアドレス、出力側
メモリ１０６のアドレス、第３のメモリ４１１のアドレ
スが記述出来るようになっている。

【００４４】第４の実施の形態における並列プロセッサ
における信号処理動作は以下のように行なわれる。

【００４５】［１］入力側メモリ１０３および出力側メ
モリ１０６から命令で指定されたアドレスの値を読み出
す ［２］レジスタ１０４に命令で指定された値を書き込む ［３］演算器１０５にて演算を行なう ［４］第３のメモリのアドレスにより指定された第３の
メモリ４１１のアドレスに演算結果を書き込む この際に命令にはアドレスの記述が３つ可能になってお
り、２つの読みだしアドレスと書き込みアドレスは異な
るものとすることが可能となっている。

【００４６】第４の実施の形態における並列プロセッサ
において＜処理２＞を行なうことを考える。＜処理２＞
は以下のように行なわれる。

【００４７】［１］入力側メモリ１０３のアドレスａ、
出力側メモリ１０６のアドレスｂからメモリの内容を読
み出す ［３］メモリの内容をレジスタ１０４にそれぞれ書き込
む ［４］演算器１０５にて加算を行なう ［５］演算器１０５の和出力を第３のメモリ４１１のア
ドレスｃに書き込む ［６］入力側メモリ１０３のアドレス（ａ＋１）、出力
側メモリ１０６のアドレス（ｂ＋１）からメモリの内容
を読み出す ［７］演算器１０５のキャリー出力、メモリの内容をレ
ジスタ１０４にそれぞれ書き込む ［８］演算器１０５にて加算を行なう ［９］演算器１０５の和出力を第３のメモリ４１１のア
ドレス（ｃ＋１）に書き込む ［１０］入力側メモリ１０３のアドレス（ａ＋２）から
（ａ＋７）、出力側メモリ１０６のアドレス（ｂ＋２）
から（ｂ＋７）の内容の加算を行ない、結果を第３のメ
モリ４１１のアドレス（ｃ＋２）から（ｃ＋７）に書き
込む ［１１］演算器１０５のキャリー出力を入力側メモリ１
０３のアドレス（ｃ＋８）に書き込む 以上のように本発明の第４の実施の形態によれば、＜処
理２＞のような３オペランドの命令に対して、３つのメ
モリを持ち、それぞれに対してアドレスを指定すること
が出来るために、従来の並列プロセッサのように元デー
タを一旦別の場所に転送する必要がないため、従来の並
列プロセッサより高速での処理が可能である。また、従
来の並列プロセッサにおいて＜処理２＞を行なった後に
元データの位置が異なってしまうという欠点があった
が、本発明の第４の実施の形態によれば、この問題もな
くなる。

【００４８】なお、本発明の第４の実施の形態では入力
側メモリ１０３のアドレス、出力側メモリ１０６のアド
レス、第３のメモリ４１１のレジスタのアドレスによっ
てそれぞれ、入力側メモリの読みだし、出力側メモリ１
０６の読みだし、第３のメモリの書き込みを行なうとし
たが、３つのアドレスのうち、ある２つのアドレスによ
って読みだしを行ない、残りの１つのアドレスによって
書き込みを行なう構成であっても構わない。また、３つ
のアドレスのうち、ある任意の２つのアドレスを選択
し、それによって読みだしを行ない、残りの１つのアド
レスによって書き込みを行なえるような構成としてもよ
い。また、３つのアドレスは全て命令で指定されるとし
たが、ある１つのアドレスは残りの２つのアドレスのど
ちらかを選び、その値の一部を予め指定された値にし、
残りの部分を選んだアドレスの対応する部分に置き換え
ることによって生成する構成や、ある１つのアドレスは
第４のアドレスと予め指定された値を加算もしくは減算
することによって生成する構成や、ある１つのアドレス
は命令によって指定されるレジスタアドレス変更信号に
よって残りの２つのアドレスのどちらかの値そのままか
残りの２つのアドレスのうちどちらかから任意の演算に
よって生成される値を選択することによって生成する構
成であっても構わない。

【００４９】また、本発明の第１〜第４の実施の形態に
おいて、プロセッサエレメント列の入力側には入力用シ
フトレジスタが接続され、出力側には出力用シフトレジ
スタが接続されるとしているが、任意のものが接続され
ている構成でも構わない。

【００５０】

【発明の効果】以上説明したように本発明によれば、並
列プロセッサにおいて３オペランドの命令に対して高速
の処理が可能であり、また３オペランド命令の実行後に
も元データの位置が異なってしまうということがないた
め、並列プロセッサにおけるより高速な処理が可能であ
り、性能を向上することが出来る。また、それに従って
コストや消費電力に対して有利な効果が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における並列プロセ
ッサのブロック図

【図２】本発明の第２の実施の形態における並列プロセ
ッサのブロック図

【図３】本発明の第３の実施の形態における並列プロセ
ッサのブロック図

【図４】本発明の第４の実施の形態における並列プロセ
ッサのブロック図

【図５】従来の並列プロセッサのブロック図

【符号の説明】

１０１ 入力用シフトレジスタ １０２，４０２ プロセッサエレメント列 １０３ 入力側メモリ １０４ レジスタ １０５ 演算器 １０６ 出力側メモリ １０７，４０７ プロセッサエレメント １０８ 出力用シフトレジスタ １０９ 命令レジスタ １１０，２１０，３１０ 命令デコード回路 ２１１ 書き込みアドレス変更信号生成回路 ２１２，３１１ 書き込みアドレス生成回路 ４１１ 第３のメモリ

Claims (12)

【特許請求の範囲】
1. 【請求項１】 少なくともレジスタファイルと演算器か
   ら構成されるプロセッサエレメントを複数個備え、前記
   プロセッサエレメントの前記レジスタファイルをアクセ
   スする第１の読みだしアドレスと第２の読みだしアドレ
   スと書き込みアドレスを生成してレジスタファイルアク
   セスの制御を行なうレジスタファイル制御手段を備えた
   ことを特徴とする並列プロセッサ。
2. 【請求項２】 前記レジスタファイルは第１のレジスタ
   ファイルと第２のレジスタファイルからなり、前記レジ
   スタファイル制御手段は、前記第１の読みだしアドレス
   を用いて前記第１のレジスタファイルの読み出しを制御
   し、前記第２の読みだしアドレスを用いて前記第２のレ
   ジスタファイルの読み出しを制御し、前記書き込みアド
   レスを用いて前記第１のレジスタファイルもしくは前記
   第２のレジスタファイルの書き込みを制御することを特
   徴とする請求項１記載の並列プロセッサ。
3. 【請求項３】 少なくともレジスタファイルと演算器か
   ら構成されるプロセッサエレメントを複数備え、命令の
   モードフィールドを解読し、前記レジスタファイルのレ
   ジスタアドレスの変更を指示するレジスタアドレス変更
   信号を出力する命令モード解読手段と、第１のレジスタ
   アドレス、第２のレジスタアドレス、前記レジスタアド
   レス変更信号を入力とし、前記レジスタアドレス変更信
   号により第３のレジスタアドレスの変更が指示される
   と、前記第１のレジスタアドレスもしくは前記第２のレ
   ジスタアドレスを変更して第３のレジスタアドレスとし
   て出力し、第３のレジスタアドレスの変更が指示されな
   ければ、前記第１のレジスタアドレスまたは前記第２の
   レジスタアドレスをそのまま第３のレジスタアドレスと
   して出力するレジスタアドレス変更手段と、前記第１の
   レジスタアドレスを用いて前記レジスタファイルのアク
   セスを行ない、前記第２のレジスタアドレスを用いて前
   記レジスタファイルのアクセスを行ない、前記第３のレ
   ジスタアドレスを用いて前記レジスタファイルのアクセ
   スを行なうレジスタファイル制御手段とを備えたことを
   特徴とする並列プロセッサ。
4. 【請求項４】 前記レジスタファイルは第１のレジスタ
   ファイルと第２のレジスタファイルから成り、前記レジ
   スタファイル制御手段は前記第１のレジスタアドレスを
   用いて前記第１のレジスタファイルのアクセスを行な
   い、前記第２のレジスタアドレスを用いて前記第２のレ
   ジスタファイルのアクセスを行ない、前記第３のレジス
   タアドレスを用いて前記第１のレジスタファイルもしく
   は前記第２のレジスタファイルのアクセスを行なうこと
   を特徴とする請求項３記載の並列プロセッサ。
5. 【請求項５】 前記レジスタアドレス変更手段は、前記
   レジスタアドレス変更信号により第３のレジスタアドレ
   スの変更が指示されると、前記第３のレジスタアドレス
   の一部を予め指定された値にし、残りの部分を、第１の
   レジスタアドレスもしくは第２のレジスタアドレスの対
   応する部分に置き換えることにより、前記第３のレジス
   タアドレスを生成することを特徴とする請求項３または
   請求項４記載の並列プロセッサ。
6. 【請求項６】 前記レジスタアドレス変更手段は、さら
   に第４のレジスタアドレスを入力とし、前記レジスタア
   ドレス変更信号により第３のレジスタアドレスの変更が
   指示されると、前記第４のレジスタアドレスと予め指定
   された値を加算あるいは減算して前記第３のレジスタア
   ドレスを生成することを特徴とする請求項３または請求
   項４記載の並列プロセッサ。
7. 【請求項７】 少なくともレジスタファイルと演算器か
   ら構成されるプロセッサエレメントを複数備え、第１の
   レジスタアドレス、第２のレジスタアドレス、アドレス
   オフセットを入力とし、前記第１のレジスタアドレスも
   しくは前記第２のレジスタアドレスに前記アドレスオフ
   セットを加算あるいは減算し、第３のレジスタアドレス
   を出力するレジスタアドレス変更手段と、前記第１のレ
   ジスタアドレスを用いて前記レジスタファイルのアクセ
   スを行ない、前記第２のレジスタアドレスを用いて前記
   レジスタファイルのアクセスを行ない、前記第３のレジ
   スタアドレスを用いて前記レジスタファイルのアクセス
   を行なうレジスタファイル制御手段とを備えたことを特
   徴とする並列プロセッサ。
8. 【請求項８】 前記レジスタファイルは第１のレジスタ
   ファイルと第２のレジスタファイルから成り、前記レジ
   スタファイル制御手段は前記第１のレジスタアドレスを
   用いて前記第１のレジスタファイルのアクセスを行な
   い、前記第２のレジスタアドレスを用いて前記第２のレ
   ジスタファイルのアクセスを行ない、前記第３のレジス
   タアドレスを用いて前記第１のレジスタファイルもしく
   は前記第２のレジスタファイルのアクセスを行なうこと
   を特徴とする請求項７記載の並列プロセッサ。
9. 【請求項９】 少なくとも第１のレジスタファイルと第
   ２のレジスタファイルと第３のレジスタファイルと演算
   器から構成されるプロセッサエレメントを複数個備え、
   第１のレジスタアドレス、第２のレジスタアドレス、第
   ３のレジスタアドレスを入力とし、前記第１のレジスタ
   アドレスを用いて、前記第１のレジスタファイルのアク
   セスを行ない、前記第２のレジスタアドレスを用いて、
   前記第２のレジスタファイルのアクセスを行ない、前記
   第３のレジスタアドレスを用いて前記第３のレジスタフ
   ァイルのアクセスを行なうレジスタファイル制御手段を
   備えたことを特徴とする並列プロセッサ。
10. 【請求項１０】 命令のモードフィールドを解読し、前
    記レジスタファイルのレジスタアドレスの変更を指示す
    るレジスタアドレス変更信号を出力する命令モード解読
    手段と、前記第１のレジスタアドレス、前記第２のレジ
    スタアドレス、前記レジスタアドレス変更信号を入力と
    し、前記レジスタアドレス変更信号により前記第３のレ
    ジスタアドレスの変更が指示されると、前記第１のレジ
    スタアドレスもしくは前記第２のレジスタアドレスを変
    更して前記第３のレジスタアドレスとして出力し、前記
    第３のレジスタアドレスの変更が指示されなければ、前
    記第１のレジスタアドレスまたは前記第２のレジスタア
    ドレスをそのまま前記第３のレジスタアドレスとして出
    力するレジスタアドレス変更手段を備えたことを特徴と
    する請求項９記載の並列プロセッサ。
11. 【請求項１１】 前記レジスタアドレス変更手段は、前
    記レジスタアドレス変更信号により前記第３のレジスタ
    アドレスの変更が指示されると、前記前記第３のレジス
    タアドレスの一部を予め指定された値にし、残りの部分
    を、第１のレジスタアドレスもしくは第２のレジスタア
    ドレスの対応する部分に置き換えることにより、前記第
    ３のレジスタアドレスを生成することを特徴とする請求
    項１０記載の並列プロセッサ。
12. 【請求項１２】 前記レジスタアドレス変更手段は、さ
    らに第４のレジスタアドレスを入力とし、前記レジスタ
    アドレス変更信号により第３のレジスタアドレスの変更
    が指示されると、前記第４のレジスタアドレスと予め指
    定された値を加算あるいは減算して前記第３のレジスタ
    アドレスを生成することを特徴とする請求項１０記載の
    並列プロセッサ。