JPS6027047A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS6027047A JPS6027047A JP58132925A JP13292583A JPS6027047A JP S6027047 A JPS6027047 A JP S6027047A JP 58132925 A JP58132925 A JP 58132925A JP 13292583 A JP13292583 A JP 13292583A JP S6027047 A JPS6027047 A JP S6027047A
- Authority
- JP
- Japan
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- addresses
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- logical
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- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は，データ処理装置におけるアドレス変換に関し
，特に、同時に複数のメモリーアクセスを行々う場合の
アドレス変換に関する。
，特に、同時に複数のメモリーアクセスを行々う場合の
アドレス変換に関する。
近年，気象予測や原子力分野におりるシミュレー／ヨン
技術や，資源探査分野における画像処理等で，超高速科
学技術計算機の必要性が増大してきている。前記言１算
機では，配列状の多量のデータのある組に対し同一演算
を行なういわゆるベクトル演算が主に実行される。これ
ら配列の各要素は比較的速度の遅い記憶装置に蓄えられ
ておシ。
技術や，資源探査分野における画像処理等で，超高速科
学技術計算機の必要性が増大してきている。前記言１算
機では，配列状の多量のデータのある組に対し同一演算
を行なういわゆるベクトル演算が主に実行される。これ
ら配列の各要素は比較的速度の遅い記憶装置に蓄えられ
ておシ。
これを配列要素の先頭アドレス（Ｂ）と要素間距離（Ｄ
）により配列の行２列，対角方向キ↑（Ｂ十ｉＤ）（た
だし、ｉ−０〜ｎ−］：ｎは要素数）に一定間隔で処理
装置に読み出し，演算処理後，同一又は別の位置に格納
される。又，扱う配列データは一部に主記憶容量に比べ
大きなものとなる為，プログラム上での論理アドレスを
アドレス変換テーブルに従い実アドレスに変換して主記
憶をアクセスするいわゆる仮想記憶方式をとるのが一般
的であシ。
）により配列の行２列，対角方向キ↑（Ｂ十ｉＤ）（た
だし、ｉ−０〜ｎ−］：ｎは要素数）に一定間隔で処理
装置に読み出し，演算処理後，同一又は別の位置に格納
される。又，扱う配列データは一部に主記憶容量に比べ
大きなものとなる為，プログラム上での論理アドレスを
アドレス変換テーブルに従い実アドレスに変換して主記
憶をアクセスするいわゆる仮想記憶方式をとるのが一般
的であシ。
該アドレス変換を高速に行なう為にアドレス変換テーブ
ルの写しを保持するアドレス変換バッファを持つものが
多い。ベクトル演算を行う処理装置の性能を向上させる
には内部処理速度に見合った主記憶へのアクセスが必要
となる。この為，前記配列要素の先頭ア１゛レスと要素
間距離から同時に複数のアドレスを言Ｉ算し，同時に複
数の主記憶アクセスを行なう方法がとられるが，前記仮
想記憶方式の処理装置では計算したアドレス毎に前記ア
ドレス変換バッンアを準備しなけれな、１′ならずノ・
一ドウェアの増加をまねくという欠点があった。
ルの写しを保持するアドレス変換バッファを持つものが
多い。ベクトル演算を行う処理装置の性能を向上させる
には内部処理速度に見合った主記憶へのアクセスが必要
となる。この為，前記配列要素の先頭ア１゛レスと要素
間距離から同時に複数のアドレスを言Ｉ算し，同時に複
数の主記憶アクセスを行なう方法がとられるが，前記仮
想記憶方式の処理装置では計算したアドレス毎に前記ア
ドレス変換バッンアを準備しなけれな、１′ならずノ・
一ドウェアの増加をまねくという欠点があった。
本発明の目的は，同時に複数のアドレスを発生して主記
憶をアクセスする為に，アドレス変換を行なうデータ処
理装置において，アクセスすべき配列要素の同時アクセ
ス数を同時に変換可能な範囲に調整し，該範囲でアドレ
ス変換して複数変換結果の一つを複数の発生アドレスブ
Ｕに選択する機能を具備することにより，少ないハード
ウェアで複数の主記憶アクセスを可能にした筒い性能の
データ処理装置を提供することにある。
憶をアクセスする為に，アドレス変換を行なうデータ処
理装置において，アクセスすべき配列要素の同時アクセ
ス数を同時に変換可能な範囲に調整し，該範囲でアドレ
ス変換して複数変換結果の一つを複数の発生アドレスブ
Ｕに選択する機能を具備することにより，少ないハード
ウェアで複数の主記憶アクセスを可能にした筒い性能の
データ処理装置を提供することにある。
本発明のデータ処理装置は，配列要素データを記１，揺
する記憶装置を有し，該記憶装置に記憶された前記配列
要素データをアクセスするｊ）Ａ合に，アドレス変換表
に従ってアドレス変換を行なっテカら該データをアクセ
スするデータ処理装置においてＰ ｎｉｌ記配列要巣デ
ータのある組をアクセスする為に先頭要素アドレスと要
素間距離とから同時に複数の要素アドレスを発生ずる複
数のアドレス発生手段と，前記要素間距離の大きさを検
査し要素間距離情報を出力する検査手段と，前記アドレ
ス発生手段からの論理アドレスを前記記憶装置への実ア
ドレスに高速変換する為に前記アドレス変換表の写しの
一部を保持するアドレス変換バッファを含み同時に連続
する複数の該論理アドレスに対する実アドレスを出力す
るアドレス変換手段と。
する記憶装置を有し，該記憶装置に記憶された前記配列
要素データをアクセスするｊ）Ａ合に，アドレス変換表
に従ってアドレス変換を行なっテカら該データをアクセ
スするデータ処理装置においてＰ ｎｉｌ記配列要巣デ
ータのある組をアクセスする為に先頭要素アドレスと要
素間距離とから同時に複数の要素アドレスを発生ずる複
数のアドレス発生手段と，前記要素間距離の大きさを検
査し要素間距離情報を出力する検査手段と，前記アドレ
ス発生手段からの論理アドレスを前記記憶装置への実ア
ドレスに高速変換する為に前記アドレス変換表の写しの
一部を保持するアドレス変換バッファを含み同時に連続
する複数の該論理アドレスに対する実アドレスを出力す
るアドレス変換手段と。
該アドレス変換手段に接続され，変換後の実アドレスを
保持するアドレス保持手段と，該アドレス保４勺手段と
前記アドレス発生手段に接続されアドレス発生手段から
のアドレス情報の一部に従い。
保持するアドレス保持手段と，該アドレス保４勺手段と
前記アドレス発生手段に接続されアドレス発生手段から
のアドレス情報の一部に従い。
前記アドレス保持手段で保持している実アドレスの一つ
を選択する複数のアドレス選択手段と，前記検査手段か
らの要素間距離情報に応答し，前記アドレス発生手段で
同時に発生する複数の論理アドレスの内前記記憶装置に
対する要求が前記アドレス変換手段で同時に変換可能な
範囲に入る様に該要求要素数と前記アドレス発生手段と
を調整する調整手段とを備え，前記検査手段からの情報
により前記記１筋装置に対する同時要求要素数を前記調
整手段で調整し、該要求に対する前記複数のアドレス発
生手段で同時に発生する論理アドレスに相当する実アド
レスを前記アドレス変換手段にアクセスし変換結果を前
記複数のアドレス保持手段のあらかじめ定められた所に
保持しておき、前記複数のアドレス発生手段で発生した
個々の論理アドレス情報の一部に従って対応する前記ア
ドレス選択手段で前記アドレス保持手段の一つを選択す
ることによシ実アドレスを得ることを特徴とする。
を選択する複数のアドレス選択手段と，前記検査手段か
らの要素間距離情報に応答し，前記アドレス発生手段で
同時に発生する複数の論理アドレスの内前記記憶装置に
対する要求が前記アドレス変換手段で同時に変換可能な
範囲に入る様に該要求要素数と前記アドレス発生手段と
を調整する調整手段とを備え，前記検査手段からの情報
により前記記１筋装置に対する同時要求要素数を前記調
整手段で調整し、該要求に対する前記複数のアドレス発
生手段で同時に発生する論理アドレスに相当する実アド
レスを前記アドレス変換手段にアクセスし変換結果を前
記複数のアドレス保持手段のあらかじめ定められた所に
保持しておき、前記複数のアドレス発生手段で発生した
個々の論理アドレス情報の一部に従って対応する前記ア
ドレス選択手段で前記アドレス保持手段の一つを選択す
ることによシ実アドレスを得ることを特徴とする。
次に１本発明の実施例について２図面を参照し処理装置
における論理アドレスと実゛アドレスの関係が示されて
いる。第１図において説明を簡単にする為＋ １ ＝
１０ ｐ ｍ ＝ ２０ ｐ ｎ ＝ ５とし、アドレ
スの最下位ビットは配列要素アドレス（詔）とする。論
理アドレス空間は胛＝ ２２０＝ １，０４８，５７６
語中位（以下波−ジと呼ぶ、２Ｌ＝２１０＝１０２４個
）に分割されておシ＋’ Ｌ Ｉ）は論理ページ番号を
Ａはに一部内アドレスを示す。実アドレス空間も同一容
量の被−ジ（２ｎ＝ ２” ＝ ３２個）に分割されて
おシ。
における論理アドレスと実゛アドレスの関係が示されて
いる。第１図において説明を簡単にする為＋ １ ＝
１０ ｐ ｍ ＝ ２０ ｐ ｎ ＝ ５とし、アドレ
スの最下位ビットは配列要素アドレス（詔）とする。論
理アドレス空間は胛＝ ２２０＝ １，０４８，５７６
語中位（以下波−ジと呼ぶ、２Ｌ＝２１０＝１０２４個
）に分割されておシ＋’ Ｌ Ｉ）は論理ページ番号を
Ａはに一部内アドレスを示す。実アドレス空間も同一容
量の被−ジ（２ｎ＝ ２” ＝ ３２個）に分割されて
おシ。
ＲＰは実ページ番号を示し、に−ジ内アドレスＡは論理
アドレス空間のものと同一である。前記論理ページ番号
ＬＰから該論理ページの実アドレス空間での位置を示す
アドレス変換テーブルを索引して実被−ノ番号ＲＰを得
ることを論理−実アドレス変換という。このアドレス変
換を第１図ではＡＴで示したユこの様にすることにより
、記憶装置が３２ペ一ジ分の容量であっても同時に必要
な３２ページ以下のページを記憶装置にロードしておく
ことによシ、プログラム」二はあたかも３２倍の１０２
４に一部あるかの様にデータを扱うことができる。
アドレス空間のものと同一である。前記論理ページ番号
ＬＰから該論理ページの実アドレス空間での位置を示す
アドレス変換テーブルを索引して実被−ノ番号ＲＰを得
ることを論理−実アドレス変換という。このアドレス変
換を第１図ではＡＴで示したユこの様にすることにより
、記憶装置が３２ペ一ジ分の容量であっても同時に必要
な３２ページ以下のページを記憶装置にロードしておく
ことによシ、プログラム」二はあたかも３２倍の１０２
４に一部あるかの様にデータを扱うことができる。
第２図を参照すると１本発明の一実施例によるデータ処
理装置が示されている。第２図において。
理装置が示されている。第２図において。
処理部１は、記憶装置２内に格納されている命令を解読
し、オペランドアドレスを計算し、必要ならば前記記憶
装置２に格納されているオ被うンドデータｆ：読み出し
、演算処理を行なった後、心太ならは該演算結果を前記
記憶装置２に格納するという一連のデータ処理を行なう
。この一連のデータ処理を行なうのに必要なハードウェ
アは図示を省略した。
し、オペランドアドレスを計算し、必要ならば前記記憶
装置２に格納されているオ被うンドデータｆ：読み出し
、演算処理を行なった後、心太ならは該演算結果を前記
記憶装置２に格納するという一連のデータ処理を行なう
。この一連のデータ処理を行なうのに必要なハードウェ
アは図示を省略した。
前記処理部１は、更に、前記記憶装置２に格納されてい
る配列データをアクセスし、ベクトル演算を行なう。演
算に必要な配列要素は、先頭要素アドレスＢと要素間距
離りから、Ｂ、Ｂ＋Ｄ。
る配列データをアクセスし、ベクトル演算を行なう。演
算に必要な配列要素は、先頭要素アドレスＢと要素間距
離りから、Ｂ、Ｂ＋Ｄ。
Ｂ＋２Ｄの様にＢ＋１ＸＤ（ｉ＝ｃｌ”ｎ−１：ｎＩ′
ｉ要素数）とアドレス計算することにより、得ることが
できる。アクセス制御部３は＋ １１’Ｊ記処理部１や
入出力制御部（図示せず）等から前記記憶装置２へのア
クセスを制御し、インタンエース１０２を通じ、同時に
複数個のリクエストを処理することができる。
ｉ要素数）とアドレス計算することにより、得ることが
できる。アクセス制御部３は＋ １１’Ｊ記処理部１や
入出力制御部（図示せず）等から前記記憶装置２へのア
クセスを制御し、インタンエース１０２を通じ、同時に
複数個のリクエストを処理することができる。
本実施例のデータ処理装置はベクトル処理時には同時に
最大４個の配列要素をアクセスｉ＋Ｊ能である。この場
合、第１回目のアクセスは、上記の様に、Ｂ 、Ｂ＋り
、Ｂ＋２Ｄ、Ｂ＋：３Ｄであシ、第２回目はＢ＋４Ｄ、
Ｂ＋５Ｄ、Ｂ＋、６Ｄ、Ｂ＋７Ｄとなる。ここで、ｌ’
３１＝Ｂ、＋４Ｄとすれば第２回目のアクセスはＢ１．
、Ｂｌ＋Ｄ、Ｂ１＋２Ｄ。
最大４個の配列要素をアクセスｉ＋Ｊ能である。この場
合、第１回目のアクセスは、上記の様に、Ｂ 、Ｂ＋り
、Ｂ＋２Ｄ、Ｂ＋：３Ｄであシ、第２回目はＢ＋４Ｄ、
Ｂ＋５Ｄ、Ｂ＋、６Ｄ、Ｂ＋７Ｄとなる。ここで、ｌ’
３１＝Ｂ、＋４Ｄとすれば第２回目のアクセスはＢ１．
、Ｂｌ＋Ｄ、Ｂ１＋２Ｄ。
Ｂ １ 、＋ ３ Ｄとな９．Ｂの値を毎マシンサイク
ルＤＸ４ずつ増加させ、該Ｂの値にＯ２Ｄ、Ｄ×２゜Ｄ
Ｘ ’３を加算すれば各アクセス毎の要素アドレスを
得ることができる。同様にして、同時に出す要求が１．
２．３の場合には４Ｄの代りにり、２Ｄ、３Ｄとすれば
良いことが判る。
ルＤＸ４ずつ増加させ、該Ｂの値にＯ２Ｄ、Ｄ×２゜Ｄ
Ｘ ’３を加算すれば各アクセス毎の要素アドレスを
得ることができる。同様にして、同時に出す要求が１．
２．３の場合には４Ｄの代りにり、２Ｄ、３Ｄとすれば
良いことが判る。
第３図は論理空間での各要素の位置とべ一部の関係を示
した図である。第３図０）においては、＠紀要素間距離
りは比較的小さく、第１回目のアクセスにおいては同時
に出される４個のアドレスは同じＬＰ＝Ｃなるベーソ内
に収まっている。第３図？）では前記要素間距離りが比
較的太きく、 、 Ｂ＋りまではＬＰ＝Ｃなるページに
あるがＢ＋２Ｄ。
した図である。第３図０）においては、＠紀要素間距離
りは比較的小さく、第１回目のアクセスにおいては同時
に出される４個のアドレスは同じＬＰ＝Ｃなるベーソ内
に収まっている。第３図？）では前記要素間距離りが比
較的太きく、 、 Ｂ＋りまではＬＰ＝Ｃなるページに
あるがＢ＋２Ｄ。
Ｂ＋３Ｄの要素は次のＬＰ＝Ｃ＋１なるページに存在す
る。（Ｄ〉０とする。）第３図からも判るように一般に
ペーノ容量−−、同時に出す要求数−Ｘ（ただしｘ〉１
）とすると＋ ２”÷（ｘ−１）≦Ｄの関係が成シ立て
ば同時に出される要求の要素はたかだか隣り合う２つの
島−ノに収１っておシ。
る。（Ｄ〉０とする。）第３図からも判るように一般に
ペーノ容量−−、同時に出す要求数−Ｘ（ただしｘ〉１
）とすると＋ ２”÷（ｘ−１）≦Ｄの関係が成シ立て
ば同時に出される要求の要素はたかだか隣り合う２つの
島−ノに収１っておシ。
同時に出される要求の先頭要素を含むページ（ｒ、ｐ＝
Ｃ）とＤが正の時にはＣ＋ｊ、、１）が負の時にはＣ−
４のページの実アドレスが変換されていれば。
Ｃ）とＤが正の時にはＣ＋ｊ、、１）が負の時にはＣ−
４のページの実アドレスが変換されていれば。
同時に出される要求要素の実アドレスはこのいずれかに
含まれているととになる。従って、同時に出される要求
の数が前記条件を満足するように調整されていれば、前
記毎マシンサイクル更新されるＢ１から隣り合う２ベー
ノのアドレス変換を行なえは、該マシンサイクルで出さ
れる要求要素の実アドレスが得られることが判る。要求
数が１つの場合は要素間距雁りに制限の無いことは明白
である。
含まれているととになる。従って、同時に出される要求
の数が前記条件を満足するように調整されていれば、前
記毎マシンサイクル更新されるＢ１から隣り合う２ベー
ノのアドレス変換を行なえは、該マシンサイクルで出さ
れる要求要素の実アドレスが得られることが判る。要求
数が１つの場合は要素間距雁りに制限の無いことは明白
である。
次に、第４図のタイミングチャートを用いて第２図の各
部の動作を説明する。前記先頭要素アドレスＢと前記要
素間距離りは第３図←）の関係にあるとし、第４図（イ
）のタイミングチャートを参照する。処理部１でベクト
ル要素へのアクセスが必要になると、前記先頭要素アド
レスＢが線１０１でレジスタ２１に、前記要素間距離り
が線１００でレジスタ２０にセットされる。第４図（イ
）のタイミングＴｏでは前記レジスタ２０にセットされ
た前記要素間距離りは線１０３により要素位置チェック
回路５に送られ、該りの値からＡｉＪ記２ｒｎ÷（ｘ−
１）つの条件を満足する同時要求数Ｘをリクエスト制御
回路６でめる為の情報を線１０７で出力す−る。
部の動作を説明する。前記先頭要素アドレスＢと前記要
素間距離りは第３図←）の関係にあるとし、第４図（イ
）のタイミングチャートを参照する。処理部１でベクト
ル要素へのアクセスが必要になると、前記先頭要素アド
レスＢが線１０１でレジスタ２１に、前記要素間距離り
が線１００でレジスタ２０にセットされる。第４図（イ
）のタイミングＴｏでは前記レジスタ２０にセットされ
た前記要素間距離りは線１０３により要素位置チェック
回路５に送られ、該りの値からＡｉＪ記２ｒｎ÷（ｘ−
１）つの条件を満足する同時要求数Ｘをリクエスト制御
回路６でめる為の情報を線１０７で出力す−る。
前記リクエスト制御回路６は該情報１０７から同時要求
数ｘ＝４を決定し、これを線１０８で倍数発生回路７に
通知する。該倍数発生回路７は、前記レジスタ２０から
の線１０３を介しての要素間距離りを基に、出力］１１
にはり、出力ＩＬ２にはＤ×２．出力１１３にはＤＸ３
を出力すると共に、出力１１０には前記リクエスト制御
回路６からの線１０８を介しての同時要求数Ｘに応答し
てＤＸｘを出力する。今、Ｘ＝４である為、出力１１０
にはＤＸ４が出力される。
数ｘ＝４を決定し、これを線１０８で倍数発生回路７に
通知する。該倍数発生回路７は、前記レジスタ２０から
の線１０３を介しての要素間距離りを基に、出力］１１
にはり、出力ＩＬ２にはＤ×２．出力１１３にはＤＸ３
を出力すると共に、出力１１０には前記リクエスト制御
回路６からの線１０８を介しての同時要求数Ｘに応答し
てＤＸｘを出力する。今、Ｘ＝４である為、出力１１０
にはＤＸ４が出力される。
前記レジスタ２１にセットされた先頭要素アドレスＢの
上位ｌＯビットの論理イーノアドレスＬＰは出力１０５
によシアドレス変換回路４に送られ論理アドレスから実
アドレスへの変換が行なわれる。前記アドレス変換回路
４では前記論理イーノアドレスＬＰから、ＬＰとその隣
のべ一部（Ｄ≧ＯならＬＰ＋１．Ｄ（０ならＬＰ−１）
の２つのアドレス変換が同時に実行され、変換後の実ア
ドレスが出力１３０と１３１に出力される。
上位ｌＯビットの論理イーノアドレスＬＰは出力１０５
によシアドレス変換回路４に送られ論理アドレスから実
アドレスへの変換が行なわれる。前記アドレス変換回路
４では前記論理イーノアドレスＬＰから、ＬＰとその隣
のべ一部（Ｄ≧ＯならＬＰ＋１．Ｄ（０ならＬＰ−１）
の２つのアドレス変換が同時に実行され、変換後の実ア
ドレスが出力１３０と１３１に出力される。
前記出力】３０には論理積−ジが偶数のものに対する実
ページが出力され、実アドレス保持レジスタ３０にセッ
トされる。他方、前記出力１３】には奇数の論理積−ジ
に対する実に一部が出力され。
ページが出力され、実アドレス保持レジスタ３０にセッ
トされる。他方、前記出力１３】には奇数の論理積−ジ
に対する実に一部が出力され。
実アドレス保持レジスタ３１にセットされる。今。
前記先頭要素アドレスＢの論理波−ノアドレスＬＰ＝Ｃ
が偶数とすると、前記実アドレス保持レジスタ３０には
ＬＰ＝Ｃに対する実４−ジアドレス（Ｃ）を、実アドレ
ス保持レジスタ：３Ｊｌｌｊ：実＜−ノアドレス（Ｃ＋
１）をセットする。（カッコは論理に対する実ページを
示す。）同１１；ｉに前記レジスタ２１の先頭要素アド
レスＢは出力１０４によってアドレス加算器１０に送ら
れ、前記倍数発生回路７からのＤＸ４の出力１１０と加
９［され。
が偶数とすると、前記実アドレス保持レジスタ３０には
ＬＰ＝Ｃに対する実４−ジアドレス（Ｃ）を、実アドレ
ス保持レジスタ：３Ｊｌｌｊ：実＜−ノアドレス（Ｃ＋
１）をセットする。（カッコは論理に対する実ページを
示す。）同１１；ｉに前記レジスタ２１の先頭要素アド
レスＢは出力１０４によってアドレス加算器１０に送ら
れ、前記倍数発生回路７からのＤＸ４の出力１１０と加
９［され。
結果は出力１０’６により次のマシンサイクルの先頭要
素アドレスＢ、１として前記レジスタ２１に戻されてセ
ントされる。また、前記レジスタ２１の下位２０ビツト
のＡと論理イーノアドレスＬＰの最下位ビットの計２１
ビットが出力１１２０に出力され、レジスタ４０にセッ
トされる。また、・前記出力線１２．０の信号は、アド
レス加算器１−１において前記出力１１１のＤと加算さ
れて、その結果が紳１２１を介してレジスタ４１にセフ
）される。又、同様に、前記出力１１２，１１３からの
ＤＸ２．ＤＸ３がそれぞれＡｉｌ記出力出力１２０ドレ
ス加算器１２．１３で加算されて、加算結果がそれぞれ
線１２２，１２３を介してレジスタ４２゜４３にぜット
される。
素アドレスＢ、１として前記レジスタ２１に戻されてセ
ントされる。また、前記レジスタ２１の下位２０ビツト
のＡと論理イーノアドレスＬＰの最下位ビットの計２１
ビットが出力１１２０に出力され、レジスタ４０にセッ
トされる。また、・前記出力線１２．０の信号は、アド
レス加算器１−１において前記出力１１１のＤと加算さ
れて、その結果が紳１２１を介してレジスタ４１にセフ
）される。又、同様に、前記出力１１２，１１３からの
ＤＸ２．ＤＸ３がそれぞれＡｉｌ記出力出力１２０ドレ
ス加算器１２．１３で加算されて、加算結果がそれぞれ
線１２２，１２３を介してレジスタ４２゜４３にぜット
される。
第４図（イ）の次のタイミングＴ１では、前記実アト８
レス保持レノスタコ３０には（Ｃ）が、同じく３１には
（ｃ＋ｉ）が保持されており、０１１記レノスタ４０〜
４３にはＢ 、 ＋３＋Ｄ 、 Ｂ＋２Ｄ 、 Ｂ＋３
Ｄの下２１ビツトがセットされている。前記レジスタ４
０〜４３の最上位ビット出力１４０〜１４３はそれぞれ
の１ｉｉｉ＋ｉ理ベーノア・ドレスＬＰの最下位ビット
でろり、Ｂ、Ｂ十りはＬＰ、、、Ｃゆえに出力１４０〜
１．４１はＣが偶数でみる為値０となシ。
レス保持レノスタコ３０には（Ｃ）が、同じく３１には
（ｃ＋ｉ）が保持されており、０１１記レノスタ４０〜
４３にはＢ 、 ＋３＋Ｄ 、 Ｂ＋２Ｄ 、 Ｂ＋３
Ｄの下２１ビツトがセットされている。前記レジスタ４
０〜４３の最上位ビット出力１４０〜１４３はそれぞれ
の１ｉｉｉ＋ｉ理ベーノア・ドレスＬＰの最下位ビット
でろり、Ｂ、Ｂ十りはＬＰ、、、Ｃゆえに出力１４０〜
１．４１はＣが偶数でみる為値０となシ。
出力１４２〜１４３は値１となっている。前記出力１４
０〜１４３はそれぞれ対応するアドレス選択回路５０〜
５３に実被−ノアドレスを選択する為に接続されている
。前記アドレス選択回路５０〜５３では、それぞれ選択
信号１４０−１４３が値０（偶数に一ヅ）の時には線１
３２で接続されている前記実アドレス保持レジスタ；３
ｏの内容がそれぞれの出力線１５０〜１５３に出力され
、該選択信号が値１（奇数４−ジ）の１ｌＦｊ’ Ｗこ
は線１３３で接続されている前記実アドレス保持レジス
タ：（１の内容が出力線１５０〜１５３に出力される。
０〜１４３はそれぞれ対応するアドレス選択回路５０〜
５３に実被−ノアドレスを選択する為に接続されている
。前記アドレス選択回路５０〜５３では、それぞれ選択
信号１４０−１４３が値０（偶数に一ヅ）の時には線１
３２で接続されている前記実アドレス保持レジスタ；３
ｏの内容がそれぞれの出力線１５０〜１５３に出力され
、該選択信号が値１（奇数４−ジ）の１ｌＦｊ’ Ｗこ
は線１３３で接続されている前記実アドレス保持レジス
タ：（１の内容が出力線１５０〜１５３に出力される。
今、前記選択信号］、 ４０〜１４１は値０であり。
出力１５０〜１５１には（りが出方され９選択信づ１７
１２〜１４３の値が１の前記アドレス選択回路５２〜５
３の出力１５２〜１．５３には（Ｃ＋１）が出力される
。前記レジスタ４０〜４３の下位２０ビツトのべ一部内
アドレスＡはそのままそれぞれ出力１’６０〜１６３で
前記アクセス制御部３に送られる。この様にして該アク
セス制御部３には、正しくアドレス変換された出力１５
０−１６０゜１５１−１６１ ．１５２−１６２．１５
３−１６３が送られ、同時に前記リクエスト制御回路６
からのリフニス）１０．９で同時に４個の要求が前記ア
クセス制御部３に与えられることによシ、線ｉ０２を通
して同時に４個のアクセス要求を記憶装置２に送ること
ができる。前記タイミングＴｌではタイミングＴｏで説
明したのと同様に次のリクエストの為に、線１０５によ
るＢ＋４Ｄの論理ベージＣ＋１と隣りのＣ＋２ページの
アドレス変換動作と、線１０４からのＢ＋４Ｄに線１１
０からの４Ｄを加算して次のＢｌであるＢ−）−１３Ｄ
を前記レジスタ２１に戻す動作と、線１２０を介してＢ
＋４Ｄ 。
１２〜１４３の値が１の前記アドレス選択回路５２〜５
３の出力１５２〜１．５３には（Ｃ＋１）が出力される
。前記レジスタ４０〜４３の下位２０ビツトのべ一部内
アドレスＡはそのままそれぞれ出力１’６０〜１６３で
前記アクセス制御部３に送られる。この様にして該アク
セス制御部３には、正しくアドレス変換された出力１５
０−１６０゜１５１−１６１ ．１５２−１６２．１５
３−１６３が送られ、同時に前記リクエスト制御回路６
からのリフニス）１０．９で同時に４個の要求が前記ア
クセス制御部３に与えられることによシ、線ｉ０２を通
して同時に４個のアクセス要求を記憶装置２に送ること
ができる。前記タイミングＴｌではタイミングＴｏで説
明したのと同様に次のリクエストの為に、線１０５によ
るＢ＋４Ｄの論理ベージＣ＋１と隣りのＣ＋２ページの
アドレス変換動作と、線１０４からのＢ＋４Ｄに線１１
０からの４Ｄを加算して次のＢｌであるＢ−）−１３Ｄ
を前記レジスタ２１に戻す動作と、線１２０を介してＢ
＋４Ｄ 。
Ｂ＋５Ｄ 、Ｂ＋６Ｄ 、Ｂ＋７０をそれぞれ前記レジ
スタ４０〜４３にセットする動作とが行なわれている。
スタ４０〜４３にセットする動作とが行なわれている。
この様にして毎マシンサイクル毎に４個の要素データを
アクセスすることができる。
アクセスすることができる。
前記レジスタ２０の要素間距離りが第３図（ハ）に示す
ように、同時に３個の要求が出ぜる大きさであれば前記
要素位置チェック回路５からの前記情報１０７により前
記リクエスト制御回路６で同時要求数ｘ ＝ ３が決定
され、その情報１０８により前記倍数発生回路７から、
線１１０を介して前記アドレス加算器１０に送られる値
がＤＸ３に調整され、第４図（ロ）で示す様に動作する
。この場合、前記アクセス制御部３に送られる前記リク
エスト１０９は３になっておシ、前記アクセス制御部３
ではアドレス出力１５０−１６０ 、 Ｉ ５１−１６
１゜Ｊ５２−１６２の３個を便って前記記憶装置２をア
クセスすることになる。レジスタ４３内のアドレスは、
（）でくくって示したように記１．け装置２へ出力され
ない。同時要求数がそれ以下の場合にも同様の関係で動
作する。
ように、同時に３個の要求が出ぜる大きさであれば前記
要素位置チェック回路５からの前記情報１０７により前
記リクエスト制御回路６で同時要求数ｘ ＝ ３が決定
され、その情報１０８により前記倍数発生回路７から、
線１１０を介して前記アドレス加算器１０に送られる値
がＤＸ３に調整され、第４図（ロ）で示す様に動作する
。この場合、前記アクセス制御部３に送られる前記リク
エスト１０９は３になっておシ、前記アクセス制御部３
ではアドレス出力１５０−１６０ 、 Ｉ ５１−１６
１゜Ｊ５２−１６２の３個を便って前記記憶装置２をア
クセスすることになる。レジスタ４３内のアドレスは、
（）でくくって示したように記１．け装置２へ出力され
ない。同時要求数がそれ以下の場合にも同様の関係で動
作する。
以上本発明の一実施例について説明しだが、アドレス空
間の構成、アドレス変換方法、同時に発生するアドレス
数はそれぞれの値に固定する必要はなく、任意に決定さ
れ２本発明の原理に従うように構成すれば良いことは明
白である。また、同時要求数を決定する場合に前記レジ
スタ２１の先頭要素アドレス情報も参照して、毎マシン
サイクル毎に、同時アドレス変換可能な範囲に入る様に
決定し、毎マシンサイクル毎に調整させる様に構成する
こともできる。
間の構成、アドレス変換方法、同時に発生するアドレス
数はそれぞれの値に固定する必要はなく、任意に決定さ
れ２本発明の原理に従うように構成すれば良いことは明
白である。また、同時要求数を決定する場合に前記レジ
スタ２１の先頭要素アドレス情報も参照して、毎マシン
サイクル毎に、同時アドレス変換可能な範囲に入る様に
決定し、毎マシンサイクル毎に調整させる様に構成する
こともできる。
尚、請求の範囲の構成要件と第２図の実施例の構成との
対応は次のようである。即ち、記憶装置は第２図の２．
複数のアドレス発生手段は第２図の１０〜１３．検査手
段は第２図の５．アドレス変換手段は第２図の４．アド
レス保持手段は第２図の３０及び３１．複数のアドレス
選択手段は第２図の５０〜５３．調整手段は第２図の６
に対応する。
対応は次のようである。即ち、記憶装置は第２図の２．
複数のアドレス発生手段は第２図の１０〜１３．検査手
段は第２図の５．アドレス変換手段は第２図の４．アド
レス保持手段は第２図の３０及び３１．複数のアドレス
選択手段は第２図の５０〜５３．調整手段は第２図の６
に対応する。
本発明には以上説明したように、要素間距離等から同時
要求数を決め、該要求範囲のアドレス変換結果を保持し
２選択回路によシ同時にアクセスすべき要素の各々のア
ドレス変換ができるように構成することによシ、少ない
ハードウェアで複数の主記憶アクセスを同時に行なうこ
とを可能にし。
要求数を決め、該要求範囲のアドレス変換結果を保持し
２選択回路によシ同時にアクセスすべき要素の各々のア
ドレス変換ができるように構成することによシ、少ない
ハードウェアで複数の主記憶アクセスを同時に行なうこ
とを可能にし。
データ処理装置の性能を向上させる効果がある。
第１図は本発明の一実施例のデータ処理装置における論
理アドレスと実アドレスの関係を示した図、第２図は本
発明の一実施例のデータ処理装置を示したブロック図、
第３図は論理空間での配列要素の位置とべ一部の関係を
示した図、第４図は本発明の一実施例のデータ処理装置
の動作を示すタイミングチャートである。 １・・・処理部、２・・・記憶装置、３・・・アクセス
制御部、４・・・アドレス変換回路、５・・・要素位置
チェック回路、６・・・リクエスト制御回路、７・・・
倍数発生回路、ｌＯ〜１３・・・アドレス加算器、２０
〜２１゜４０〜４３・・・レジスタ、３０〜３１・・・
実アドレス保持レノスタ、５０〜５３・・・アドレス選
択回路。 氾３図 ＬＰ ＣＣ＃−Ｉ Ｃ＋２ 尺Ｐ （Ｃ） （ＣすＩ） （Ｃ＋２）范４図 。イ、 マシンサイクル Ｔｏ ＴＩＴ２ Ｔ３レジスクＺＯ’
Ｅ！＝＝＝ニ レジスタ？１ ［亘Ｔ圧４可万冨四ｖ９阪不出力 ７１
０ ［ＥΣ二 レン又夕４１ リＹ］ロ℃３疼ａＷ与Ａ川アク乞又要未
＋０９ ［］＝１７■Ｖ［（ロ） −口］］］■
理アドレスと実アドレスの関係を示した図、第２図は本
発明の一実施例のデータ処理装置を示したブロック図、
第３図は論理空間での配列要素の位置とべ一部の関係を
示した図、第４図は本発明の一実施例のデータ処理装置
の動作を示すタイミングチャートである。 １・・・処理部、２・・・記憶装置、３・・・アクセス
制御部、４・・・アドレス変換回路、５・・・要素位置
チェック回路、６・・・リクエスト制御回路、７・・・
倍数発生回路、ｌＯ〜１３・・・アドレス加算器、２０
〜２１゜４０〜４３・・・レジスタ、３０〜３１・・・
実アドレス保持レノスタ、５０〜５３・・・アドレス選
択回路。 氾３図 ＬＰ ＣＣ＃−Ｉ Ｃ＋２ 尺Ｐ （Ｃ） （ＣすＩ） （Ｃ＋２）范４図 。イ、 マシンサイクル Ｔｏ ＴＩＴ２ Ｔ３レジスクＺＯ’
Ｅ！＝＝＝ニ レジスタ？１ ［亘Ｔ圧４可万冨四ｖ９阪不出力 ７１
０ ［ＥΣ二 レン又夕４１ リＹ］ロ℃３疼ａＷ与Ａ川アク乞又要未
＋０９ ［］＝１７■Ｖ［（ロ） −口］］］■
Claims (1)
- 【特許請求の範囲】 １ 配列要素データを記憶する記憶装置を有し。 該記憶装置に記憶された前記配列要素データをアクセス
する場合に、アドレス変換表に従ってアドレス変換を行
なってから該データをアクセスするデータ処理装置にお
いて、前記配列要素データのある組をアクセスする為に
先頭要素アドレスと要素間距離とから同時に複数の要素
アドレスを発生する複数のアドレス発生手段と、前記要
素間距離の大きさを検査し要素間距離情報を出力する検
査手段と、前記アドレス発生手段からの論理アドレスを
前記記憶装置への実アドレスに高速変換する為に前記ア
ドレス変換表の写しの一部を保持するアドレス変換バッ
ファを含み同時に連続する複数の該論理アドレスに対す
る実アト８レスを出力するアドレス変換手段と、該アド
レス変換手段に接続され、変換後の実アドレスを保持す
るアドレス保持手段と、該アドレス保持手段と前記アド
レス発生手段に接続されアドレス選択手段からのアドレ
ス情報の一部に従い、前記アドレス保持手段で保持して
いる実アドレスの一つを選択する複数のアドレス選択手
段と、前記検査手段からの要素間距離情報に応答し、前
記アドレス発生手段で同時に発生する複数の論理アドレ
スの内前記記憶装置に対する要求が前記アドレス変換手
段で同時に変換可能な範囲に入る様に該要求要素数と前
記アドレス発生手段とを調整する調整手段とを備え２前
記検査手段からの情報により前記記憶装置に対する同時
要求要素数を前記調整手段で調整し、該要求に対する前
記複数のアドレス発生手段で同時に発生する論理アドレ
スに相当する実アドレスを前記アドレス変換手段にアク
セスし変換結果を前記複数のアドレス保持手段のあらか
じめ定められた所に保持しておき、前記複数のアドレス
発生手段で発生した個々の論理アドレス情報の一部に従
ってχ・］応する前記アドレス選択手段で前記アドレス
保４１手段の一つを選択するととにより実アドレスをｆ
！、＋ることを特徴とするデータ処理装置。 ２、ＭｉＪ記調整手段は、前記検査手段からの要素間距
離情報と各同時要求要素の先頭ア１゛レスとから同１１
￥要求要素数とＭｉＪ記アドアドレス発生手段調整する
ものである特許請求の範凹第１項記載のデータ処理装置
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58132925A JPS6027047A (ja) | 1983-07-22 | 1983-07-22 | デ−タ処理装置 |
| DE8484104166T DE3483489D1 (de) | 1983-04-13 | 1984-04-12 | Speicherzugriffseinrichtung in einem datenverarbeitungssystem. |
| EP84104166A EP0124799B1 (en) | 1983-04-13 | 1984-04-12 | Memory access arrangement in a data processing system |
| US06/599,869 US4691281A (en) | 1983-04-13 | 1984-04-13 | Data processing system simultaneously carrying out address translation of a plurality of logical addresses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58132925A JPS6027047A (ja) | 1983-07-22 | 1983-07-22 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6027047A true JPS6027047A (ja) | 1985-02-12 |
Family
ID=15092710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58132925A Pending JPS6027047A (ja) | 1983-04-13 | 1983-07-22 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027047A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0991202A (ja) * | 1995-09-27 | 1997-04-04 | Kofu Nippon Denki Kk | リストベクトル処理装置 |
-
1983
- 1983-07-22 JP JP58132925A patent/JPS6027047A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0991202A (ja) * | 1995-09-27 | 1997-04-04 | Kofu Nippon Denki Kk | リストベクトル処理装置 |
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