JPH0991202A

JPH0991202A - リストベクトル処理装置

Info

Publication number: JPH0991202A
Application number: JP7249350A
Authority: JP
Inventors: Atsushi Watanabe; 淳渡辺
Original assignee: NEC Computertechno Ltd
Current assignee: NEC Computertechno Ltd
Priority date: 1995-09-27
Filing date: 1995-09-27
Publication date: 1997-04-04

Abstract

(57)【要約】【課題】１回のアドレス変換で複数要素のアドレス変
換を可能とし、リストベクトル命令を高速に処理する。【解決手段】アドレス変換バッファ４００〜４０３か
らは、論理ページアドレスを上位Ｍビットと下位Ｎビッ
トに分けた場合、連続する２のＮ乗数個のページ変換デ
ータが同時に得られる構成を採っている。ページアドレ
ス一致検出回路２００は、リストアドレスレジスタ１０
０〜１０３の各論理ページアドレスの一致を検出し、先
頭要素アドレス選択回路３００は一致情報を基に同時処
理が可能な要素を選出する。実アドレス生成回路６００
は、同時処理が可能な要素内の、１つの要素に対し、ア
ドレス変換バッファ４００〜４０３を索引して得られる
２のＮ乗数個のページベースアドレスを、同時処理が可
能な要素のページベースアドレスとして、実アドレスを
生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はリストベクトル処理
装置、特にリストベクトルのアドレス変換に関する。

【０００２】

【従来の技術】従来、ベクトル処理部内のベクトルレジ
スタに格納されているデータを、アドレスとして主記憶
にアクセスする、リストベクトル命令におけるアドレス
変換は、１つのアドレス変換バッファに対し、各アドレ
ス１要素ずつ変換処理を行い、主記憶にアクセスしてい
たが、このような回路では処理性能が悪い。

【０００３】特に、近年、リストベクトル高速処理に対
する要求が高まり、複数要素を同時に処理しようとする
試みがなされているが、基本的にリストベクトルアドレ
スはランダムであるため、同時に複数の要素を処理しよ
うとした場合、図１１に示すように、同時処理要素数分
の同一な変換データを保持するアドレス変換バッファ４
１０〜４１２と、それらのアドレス変換バッファを独立
に索引するためのアドレス変換バッファ索引アドレス生
成回路５９０と、実アドレス生成回路６１０とが必要で
ある。

【０００４】

【発明が解決しようとする課題】この従来のリストベク
トル処理装置では、同時処理要素はそれぞれ独立にアド
レス変換バッファを索引するためアドレス変換バッファ
索引アドレスをそれぞれ独立回路で生成し、またアドレ
ス変換バッファを同時処理要素数分だけ並列に保持しな
ければならないため、同時処理要素数が多いとハードウ
ェア量が膨大になり、実装が困難であるという欠点があ
る。

【０００５】

【課題を解決するための手段】第１の本発明の装置は、
プログラムでアクセス可能な論理アドレス空間を、論理
ページアドレスの上位Ｍビットと、下位ＮビットのＭ＋
Ｎビットによって分割したページ対応にエントリを有
し、それぞれが前記Ｎビットの内容を同一とし、かつ２
のＭ乗数個のアドレス変換データの全部、もしくは一部
を格納する２のＮ乗数個のアドレス変換バッファを備え
たリストベクトル処理装置において、複数リストベクト
ルアドレスのうちの先頭要素の論理ページアドレスの前
記Ｍビットの内容で、２のＮ乗数個の前記アドレス変換
バッファをアクセスし、得られた２のＮ乗数個のページ
変換データを、前記先頭要素の論理ページアドレスの前
記Ｎビットの内容で選択するアドレス変換バッファ索引
手段と、前記先頭要素の論理ページアドレスＭ＋Ｎビッ
トの内容と、その他の複数リストベクトルアドレスの、
論理ページアドレスＭ＋Ｎビットの内容とが一致してい
るかチェックするページアドレス一致検出手段とを設
け、該チェックの結果に基づき、同一ページ内に収まっ
ている複数個要素については、同時にアドレス変換を行
うことを特徴とする。

【０００６】第２の本発明の装置は、プログラムでアク
セス可能な論理アドレス空間を、論理ページアドレスの
上位Ｍビットと、下位ＮビットのＭ＋Ｎビットによって
分割したページ対応にエントリを有し、それぞれが前記
Ｎビットの内容を同一とし、かつ２のＭ乗数個のアドレ
ス変換データの全部、もしくは一部を格納する２のＮ乗
数個のアドレス変換バッファを備えたりリストベクトル
処理装置において、複数リストベクトルアドレスのうち
の先頭要素の論理ページアドレスの前記Ｍビットの内容
で、２のＮ乗数個の前記アドレス変換バッファをアクセ
スし、Ｍビットの内容を同じとする２のＮ乗数個の論理
ページに対するページ変換を、同時に得ることができる
アドレス変換バッファ索引手段と、前記先頭要素の論理
アドレスＭビットの内容と、その他の複数個のリストベ
クトルアドレスの論理アドレスＭビットの内容とが一致
しているかをチェックするページアドレス一致検出手段
とを設け、該チェックの結果に基づき、Ｍビットの内容
を同じとする２のＮ乗数個のページ内に収まっている複
数個要素については、同時にアドレス変換を行うことを
特徴とする。

【０００７】第３の本発明の装置は、プログラムでアク
セス可能な論理アドレス空間を、論理ページアドレスの
上位Ｍビットと、下位ＮビットのＭ＋Ｎビットによって
分割したページ対応にエントリを有し、それぞれが前記
Ｎビットの内容を同一とし、かつ２のＭ乗数個のアドレ
ス変換データの全部、もしくは一部を格納する２のＮ乗
数個のアドレス変換バッファを備えたりリストベクトル
処理装置において、前記論理ページアドレス間の関係を
比較し、正負情報を生成する正負情報生成手段と、前記
正負情報により、複数個のリストベクトルアドレスの先
頭要素の論理ページアドレスのＭビットの内容と１とを
加算または減算する演算回路と、前記先頭要素のＭビッ
トの内容と前記演算回路の出力を選択する２のＮ乗数個
の切り替え手段と、前記各切り替え手段の出力でそれぞ
れ各２のＮ乗数個の前記アドレス変換バッファを索引
し、前記先頭要素の論理ページアドレスのＭビットの内
容で示される論理ページアドレスから正または負方向に
連続する２のＮ乗数個のページ変換データを同時に得る
ことができるアドレス変換バッファ索引手段と、前記先
頭要素の論理ページアドレスＭビットの内容で示される
論理ページアドレスから正または負方向に連続する２の
Ｎ乗数個のページと、その他の複数個の要素のＭビット
の内容が一致しているかをチェックするページアドレス
一致チェック手段とを設け、該チェックの結果に基づ
き、前記先頭要素の論理ページアドレスＭビットの内容
で示される論理ページアドレスから正または負方向に連
続する２のＮ乗数個のページ内に収まっている複数個要
素については、同時にアドレス変換をすることを特徴と
する。

【０００８】第４の本発明の装置は、プログラムでアク
セス可能な論理アドレス空間を、論理ページアドレスの
上位Ｍビットと、下位ＮビットのＭ＋Ｎビットによって
分割したページ対応にエントリを有し、それぞれが前記
Ｎビットの内容を同一とし、かつ２のＭ乗数個のアドレ
ス変換データの全部、もしくは一部を格納する２のＮ乗
数個のアドレス変換バッファを備えたリストベクトル処
理装置において、複数リストベクトルアドレスの論理ペ
ージアドレスＭ＋Ｎビットの内容が、それぞれＮビット
部分の内容の異なる２のＮ乗数個の論理ページアドレス
のいずれかであるかをチェックするページアドレスチェ
ック手段と、該チェックの結果に基づき、２のＮ乗数個
の前記アドレス変換バッファのそれぞれを、Ｎビットの
内容の対応する要素の論理ページアドレスのＭビットの
部分の内容で索引し、２のＮ乗数個のページ変換を同時
に得ることができるアドレス変換バッファ索引手段とを
設け、複数個のリストベクトルアドレスの論理ページア
ドレスＭ＋Ｎビットの内容がＮビットの異なる最大２の
Ｎ乗数個の論理ページアドレスＭ＋Ｎと一致していれば
これらの複数個要素については、同時にアドレス変換を
することを特徴とする。

【０００９】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。

【００１０】図１は本発明の第１の実施例のアドレス変
換制御装置の構成図であり、４つのリストアドレスレジ
スタ１００〜１０３と、ページアドレス一致検出回路２
００と、先頭要素アドレス選択回路３００と、４つのア
ドレス変換バッファ４００〜４０３と、実アドレス生成
回路６００から構成されている。

【００１１】ここでは、重複を回避するため、全処理要
素６４個の内、先頭の８要素（要素０〜要素７）につい
て説明することとし、また論理アドレス（リストベクト
ルアドレス）のページアドレスを上位４ビット、下位２
ビットの６ビットとし、最大同時処理要素数を４要素と
する。さらに、８要素のページアドレスは以下の値と
し、要素１と要素３の値および要素４と要素５、６の値
が一致しているものとする。

【００１２】要素０＝００００００要素１＝０００００１要素２＝００００１０要素３＝０００００１要素４＝０００１００要素５＝０００１００要素６＝０００１００要素７＝０００１１１一般に、論理アドレスから、主記憶装置７００にアクセ
スする実アドレスを生成するには、図５に示すように、
論理アドレスのページアドレスに対しアドレス変換処理
を行い、変換データ（以下ページベースアドレスとす
る）を得て、得られたページベースアドレスと、論理ア
ドレスのページ内アドレスとを接合することにより実ア
ドレスを生成する。

【００１３】本発明も、このような原則に従うが、少量
のハードウェアによって、複数要素の同時処理を可能化
するために、以下のような特徴を有する。

【００１４】まず、ページベースアドレスを保持するア
ドレス変換バッファ４００〜４０３の構成を図６に示
す。アドレス変換バッファ４００〜４０３は、それぞれ
ページベースアドレスの下位２ビットの値（００、０
１、１０、１１のいずれか）であるアドレス変換データ
があらかじめロードされていて、ページアドレスの上位
４ビットにより４つのアドレス変換バッファ４００〜４
０３を索引することで、４つのページベースアドレスを
得ることが可能な４ウェイインタリーブ構成となってい
る。すなわち、アドレス変換バッファ４００には、ペー
ジアドレスの値が０、４、８……６０のページベースア
ドレスがロードされ、アドレス変換バッファ４０１に
は、ページアドレスの値が１、５、９……６１のページ
ベースアドレスがロードされ、アドレス変換バッファ４
０２、４０３も同様に、それぞれページアドレス値が
２、６、１０……６２および３、７、１１……６３のペ
ージベースアドレスがロードされている。

【００１５】図６では、ページアドレスの値が０のペー
ジベースアドレスをＰＢ（００）、ページアドレスの値
が１のページベースアドレスをＰＢ（０１）、以下同様
に……ＰＢ（６３）と表わしている。

【００１６】リストアドレスレジスタ１００〜１０３
は、最大同時処理要素数が４要素であるため、４要素毎
に論理アドレスを受け付け、４要素の処理が終了する毎
に未処理要素の若番からリストアドレスレジスタ１０
０、１０１、１０２、１０３の順で論理アドレスを受け
付ける回路である。すなわち、本例では、それぞれ要素
０、１、２、３を受け付け、これら４要素の処理が終了
すると要素４、５、６、７を受け付ける。

【００１７】ページアドレス一致検出回路２００は、上
述の同時処理要素単位毎にページアドレスの値の一致検
出を行うことを、リストベクトル命令の全ての要素を処
理するまで繰り返し、全ての要素を処理した後、次のリ
ストベクトル命令処理を行う回路である。すなわち、ペ
ージアドレス一致検出回路２００は、リストアドレスレ
ジスタ１００〜１０３の同時処理単位の４要素（要素０
〜３）のページアドレス６ビットを受け付け、４要素相
互間の値の一致チェックを行うが、この例では前提によ
り要素１と３が一致しているので、これを検出し、その
検出情報を先頭要素アドレス選択回路３００に報告す
る。また、１回目のアドレス変換では要素０だけが対象
で、２回目は要素１と３、３回目は要素２が対象である
という処理要素情報を、実アドレス生成回路６００に報
告する。

【００１８】要素０〜３の処理終了後、４要素処理終了
情報を先頭要素アドレス選択回路３００から受けると、
ページアドレス一致検出回路２００は、リストアドレス
レジスタ１００〜１０３から新たな４要素（要素４〜
７）のページアドレス６ビットを受け付け、４要素相互
間の値の一致チェックを行い、この例においては要素
４、５、６が一致しているので、その情報を、先頭要素
アドレス選択回路３００に報告する。また、要素４〜７
の処理における１回目のアドレス変換は要素４、５、６
が対象で、２回目は要素７が対象であるという処理要素
情報を、実アドレス生成回路６００に報告する。

【００１９】先頭要素アドレス選択回路３００は、ペー
ジアドレス一致検出回路２００からの一致情報を基に、
ページアドレスが同じであるため同時にアドレス変換を
行う要素のページアドレスを出力する回路で、同時処理
単位毎に処理され、同時処理要素単位の処理が終了する
まで、１回または複数回に分けて、アドレス変換するペ
ージアドレスを出力することをリストベクトル命令の全
ての要素を処理するまで繰り返し処理を行い、全ての要
素を処理した後、次のリストベクトル命令処理を行う回
路である。

【００２０】本例では、先頭要素アドレス選択回路３０
０は、リストアドレスレジスタ１００〜１０３からの同
時処理単位の４要素（要素０〜３）のページアドレス６
ビットと、ページアドレス一致検出回路２００からの要
素１と３が同一である一致情報を受けると、未処理要素
の最若番である要素０について処理を行う。要素０は一
致する要素がないため要素０のページアドレスを出力
し、要素０の処理は終了となる。次に、残った未処理要
素の最若番要素である要素１のページアドレスを出力す
る。要素１と３はページアドレスが一致していることか
ら要素３も処理終了と判断する。残った未処理要素は要
素２だけであるから、要素２のページアドレスを出力す
ることで同時処理単位の４要素（要素０〜３）は処理終
了となる。

【００２１】４要素の処理を終了すると、ページアドレ
ス一致検出回路２００に終了報告をすると共に、新たな
４要素（要素４〜７）をリストアドレスレジスタ１００
〜１０３から受け付ける。このときは、未処理要素の最
若番である要素４のページアドレスを出力すると、一致
情報から要素５、６も終了することになり、次に要素７
のページアドレスを出力することで全要素の処理が終了
する。

【００２２】アドレス変換バッファ４００〜４０３は図
６のような構成となっており、先頭要素アドレス選択回
路３００出力の上位４ビットにより、２の２乗数個（４
個）のページ変換データ（ページベースアドレス）を、
４ウェイインタリーブ方式により同時に読み出し実アド
レス生成回路６００に出力する回路である。すなわち、
アドレス変換バッファ４００〜４０３は、まず要素０の
ページアドレス上位４ビットにより、アドレス変換バッ
ファ４００を索引し、４つのページベースアドレスＰＢ
（００）〜ＰＢ（０３）を実アドレス生成回路６００に
出力する。続いて、上述のアドレス一致の検出結果に従
って、順次、要素１、要素２、要素４、要素７のページ
アドレス上位４ビットにより、アドレス変換バッファ４
００〜４０３を索引し、得られたベージベースアドレス
を実アドレス生成回路６００に出力する。

【００２３】実アドレス生成回路６００は図９のような
構成となっており、ページアドレス一致検出回路２００
からの処理要素情報と、先頭要素アドレス選択回路３０
０からのページアドレス下位２ビットの値を基に、実ア
ドレスを生成して主記憶装置７００に出力する回路であ
る。

【００２４】本例では、要素０のページアドレス上位４
ビットにより、アドレス変換バッファ４００〜４０３か
ら４ウェイインタリーブで索引された４つのページベー
スアドレスＰＢ（００）〜ＰＢ（０３）は、要素０のペ
ージアドレスの下位２ビットの値が００であるため、ペ
ージベースアドレス選択回路６５０は、アドレスバッフ
ァ４００の出力のページベースアドレスＰＢ（００）を
選出する。選出したページベースアドレスＰＢ（００）
とリストアドレスレジスタ１００〜１０３のページ内ア
ドレスを接合し４つの実アドレスを生成するが、処理要
素情報から要素０に対する実アドレスだけを有効とし、
主記憶装置７００に送出する。

【００２５】次に、要素１のページアドレス上位４ビッ
トにより、４ウェイインタリーブで得られた４つのペー
ジベースアドレスＰＢ（００）〜ＰＢ（０３）は、要素
１のページアドレスの下位２ビットの値を０１であるた
め、ページベースアドレス選択回路６５０は、アドレス
変換バッファ４０１の出力のページベースアドレスＰＢ
（０１）を選出する。選出したページベースアドレスＰ
Ｂ（０１）とリストアドレスレジスタ１００〜１０３の
ページ内アドレスを接合し４つの実アドレスを生成する
が、処理要素情報により要素１と、要素３に対する実ア
ドレスを有効とし、主記憶装置７００に送出する。

【００２６】最後に、要素２に対する処理も同様に行
い、ページベースアドレスＰＢ（０２）を選出し、要素
２に対する実アドレスを有効として、主記憶装置７００
に送出する。

【００２７】次の処理では、要素４のページアドレスで
ページベースアドレスＢ（０４）を得て、要素４〜６の
実アドレスを主記憶装置７００に送出し、最後の処理で
要素７のページアドレスにより求めたページベースアド
レスＰＢ（０７）により生成した実アドレスを主記憶装
置７００に送出する。

【００２８】以上のように本実施例の８要素では、従来
８回かかるアドレス変換処理が、要素１、３および要素
４、５、６を同時変換処理することにより、５回のアド
レス変換処理で全処理が終了することになる。

【００２９】［実施例２］図２は本発明の第２の実施例
のアドレス変換制御装置の構成図であり、４つのリスト
アドレスレジスタ１００〜１０３と、ページアドレス上
位一致検出回路２０１と、先頭要素上位アドレス選択回
路３０１と、４つのアドレス変換バッファ４００〜４０
３と、実アドレス生成回路６０１から構成されている。

【００３０】本例における前提条件で、第１の実施例に
おけるものと異なる点は、８要素のページアドレスは以
下の値とし、要素１と要素３の上位４ビットの値が一致
して、要素４と要素５、６の上位４ビットの値が一致し
ていることである。

【００３１】要素０＝０００００１要素１＝１００００１要素２＝００１０１１要素３＝１０００１０要素４＝０００１００要素５＝０００１０１要素６＝０００１１０要素７＝００１１１１ページアドレス上位一致検出回路２０１は、同時処理要
素単位毎にページアドレスのうちの上位４ビットの値の
一致検出を行うことを、リストベクトル命令の全ての要
素を処理するまで繰り返し、全ての要素を処理した後、
次のリストベクトル命令処理を行う回路である。すなわ
ち、ベージアドレス上位一致検出回路２０１は、リスト
アドレスレジスタ１００〜１０３の同時処理単位の４要
素（要素０〜３）のページアドレス上位４ビットを受け
付け、４要素相互間の値の一致チェックを行うが、この
例では前提により要素１と３が一致しているので、これ
を検出し、その情報を先頭要素上位アドレス選択回路３
０１に報告する。また、１回目のアドレス変換では要素
０だけが対象で、２回目は要素１と３、３回目は要素２
が対象であるという処理要素情報を、実アドレス生成回
路６０１に報告する。

【００３２】要素０〜３の処理終了後、４要素処理終了
情報を先頭要素上位アドレス選択回路３０１から受ける
と、ページアドレス上位一致検出回路２０１は、リスト
アドレスレジスタ１００〜１０３から新たな４要素（要
素４〜７）のページアドレス上位４ビットを受け付け、
４要素相互間の値の一致チェックを行い、この例におい
ては要素４、５、６が一致しているので、その情報を、
先頭要素上位アドレス選択回路３０１に報告する。ま
た、要素４〜７の処理における１回目のアドレス変換は
要素４、５、６が対象で、２回目は要素７が対象である
という処理要素情報を実アドレス生成回路６０１に報告
する。

【００３３】先頭要素上位アドレス選択回路３０１は、
ページアドレス上位一致検出回路２０１からの一致情報
を基に、ページアドレス上位４ビットが同じであるため
に同時にアドレス変換を行う要素のページアドレス上位
ビットを出力する回路で、同時処理単位毎に処理され、
同時処理要素単位の処理が終了するまで、１回または複
数回に分けて、アドレス変換するページアドレス上位４
ビットを出力することをリストベクトル命令の全ての要
素を処理まで繰り返し処理を行い、全ての要素を処理し
た後、次のリストベクトル命令処理を行う回路である。

【００３４】本例では、先頭要素上位アドレス選択回路
３０１は、リストアドレスレジスタ１００〜１０３から
の同時処理単位の４要素（要素０〜３）のページアドレ
ス上位４ビットと、ページアドレス上位一致検出回路２
０１からの要素１と３が同一である一致情報を受ける
と、未処理要素の最若番である要素０について処理を行
う。要素０は一致する要素がないため要素０のページア
ドレス上位４ビットを出力し、要素０の処理は終了とな
る。次に、残った未処理要素の最若番要素である要素１
のページアドレスを出力する。要素１と３はページアド
レス上位４ビットが一致していることから要素３も処理
終了と判断する。残った未処理要素は要素２だけである
から、要素２のページアドレス上位４ビットを出力する
ことで同時処理単位の４要素（要素０〜３）は処理終了
となる。

【００３５】４要素の処理を終了するとページアドレス
上位一致検出回路２０１に終了報告をすると共に、新た
な４要素（要素４〜７）をリストアドレスレジスタ１０
０〜１０３から受け付ける。このときは、未処理要素の
最若番である要素４のページアドレス上位４ビットを出
力すると、一致情報から要素５、６も終了することにな
り、次に要素７のページアドレス上位４ビットを出力す
ることで全要素の処理が終了する。

【００３６】アドレス変換バッファ４００〜４０３は実
施例１と同様に、図６のような構成となっており、順次
要素０、要素１、要素２、要素４、要素７のページアド
レス上位４ビットにより、ウェイインタリーブ方式によ
りアドレス変換バッファを索引し、得られたページベー
スアドレスを実アドレス生成回路６０１に出力する。

【００３７】実アドレス生成回路６０１は図１０のよう
な構成となっており、ページアドレス上位一致検出回路
２０１からの処理要素情報と、リストアドレスレジスタ
１００〜１０３の出力のページアドレス下位２ビットの
値を基に実アドレスを生成して主記憶装置７００に出力
する回路である。

【００３８】本例では、要素０のページアドレス上位４
ビットにより、アドレス変換バッファ４００〜４０３か
ら４ウェイインタリーブで索引された４つのページベー
スアドレスＰＢ（００）〜ＰＢ（０３）は、ページベー
スアドレス選択回路６６０〜６６３それぞれの入力デー
タとなる。要素０に対応するページベースアドレス選択
回路６６０は、要素０のページアドレスの下位２ビット
の値が０１であるため、アドレス変換バッファ４０１の
出力のページベースアドレスＰＢ（０１）を選出する。
ページベースアドレス選択回路６６１は要素１のページ
アドレス下位２ビットの値によりアドレス変換バッファ
４０１の出力のページベースアドレスＰＢ（０１）を選
出し、同様にページベースアドレス選択回路６６２は要
素２のページアドレス下位２ビットの値によりアドレス
変換バッファ４０３の出力のページベースアドレスＰＢ
（０３）をページベースアドレス選択回路６６３は要素
３のページアドレス下位２ビットの値によりアドレス変
換バッファ４０２の出力のページベースアドレスＰＢ
（０２）をそれぞれ選出する。

【００３９】実アドレス生成回路６０１は、それぞれ選
出したページベースアドレス０〜３と、リストアドレス
レジスタ１００〜１０３のページ内アドレスをそれぞれ
接合し、４つの実アドレスを生成するが、１回目の変換
は要素０だけの処理とする処理要素情報から、ページベ
ースアドレス０とリストアドレスレジスタ１００のペー
ジ内アドレスから生成された要素０に対する実アドレス
だけを有効とし、主記憶装置７００に送出する。

【００４０】次に要素１のページアドレス上位４ビット
（１０００）により索引された４つのページベースアド
レスＰＢ（３２）〜ＰＢ（３５）は、ページベースアド
レス選択回路６６０〜６６３それぞれの入力データとな
る。ページベースアドレス選択回路６６０〜６６３は、
それぞれ要素０〜３のページアドレス下位２ビットの値
により、ページベースアドレスＰＢ（３３）、ＰＢ（３
３）、ＰＢ（３５）、ＰＢ（３４）を選出する。それぞ
れ選出したページベースアドレス０〜３と、リストアド
レスレジスタ１００〜１０３のページ内アドレスをそれ
ぞれ接合し、４つの実アドレスを生成するが、処理要素
情報から要素１と要素３に対する実アドレスを有効と
し、主記憶装置７００に送出する。

【００４１】最後に、要素２に対する処理も同様に行
い、処理要素情報から要素２に対する実アドレスだけを
有効として、主記憶装置７００に送出する。

【００４２】要素４〜７の実アドレスの生成も同様に生
成され、要素４のページアドレス上位４ビット（０００
１）により索引された、ページベースアドレスＰＢ（０
４）〜ＰＢ（０７）により生成した４つの実アドレスの
内、要素４〜６に対応する実アドレスを有効として主記
憶装置７００に送出し、次に要素７のページアドレス上
位４ビット（００１１）により索引された、ＰＢ（１
２）〜ＰＢ（１５）により生成した４つの実アドレスの
内、要素７に対応する実アドレスだけを有効として主記
憶装置７００に送出する。

【００４３】以上のように本実施例の８要素では、第１
の実施例におけるのと同様に、従来８回かかるアドレス
変換処理が、要素１、３および、要素４、５、６を同時
変換処理することにより、５回のアドレス変換処理で処
理が終了する。

【００４４】さらに、このようなアドレス変換処理回数
の削減は、第１の実施例においては、ベースアドレス全
体が一致しているときのみ可能であったのに対し、本実
施においては、ベースアドレスのうちの上位４ビットが
一致しているだけであっても可能であるので、より有効
なアドレス変換制御装置を提供できることになる。

【００４５】［実施例３］図３は本発明の第３の実施例
のアドレス変換制御装置の構成図であり、４つのリスト
アドレスレジスタ１００〜１０３と、正／負情報生成回
路３０２と、ページアドレス一致チェック回路２０２
と、先頭要素アドレス選択回路３００と、演算回路３７
０と、ページアドレス切り替え回路５５０と、４つのア
ドレス変換バッファ４００〜４０３と、ページアドレス
切り替え回路５５０と、４つのアドレス変換バッファ４
００〜４０３と、実アドレス生成回路６０１から構成さ
れている。

【００４６】ここでは、重複を回避するため、全処理要
素６４個の内、先頭の８要素（要素０〜要素７）につい
て説明することとし、また論理アドレス（リストベクト
ルアドレス）のページアドレスを上位４ビット、下位２
ビットの６ビットとし、最大同時処理要素数を４要素と
する。さらに、８要素のページアドレスは以下の値とす
る。

【００４７】要素０＝０００１１０要素１＝００１０００要素２＝０００１１１要素３＝００１０１０要素４＝１００００１要素５＝０１１１１１要素６＝０１１１１０要素７＝１００００１ページベースアドレスを保持するアドレス変換バッファ
４００〜４０３とページアドレス切り替え回路５５０と
の関係を図７に概念的に示す。アドレス変換バッファ４
００〜４０３が保持しているデータ構成は第１の実施例
および第２の実施例について図６に示したのと同様であ
る。

【００４８】正／負情報生成回路３０２は、同時処理要
素単位の最若番要素のページアドレスの値と次の番号要
素のページアドレスの値とを比較し、同値であるか最若
番要素のほうが小さい値である時は正方向とし、最若番
要素のほうが大きい値である時は負方向とする正負情報
を生成する回路で、同時時処理要素単位毎に、リストベ
クトル命令の全ての要素を処理するまで繰り返し処理を
行い、全ての要素を処理した後、次のリストベクトル命
令処理を行う回路である。

【００４９】すなわち、正／負情報生成回路３０２は、
リストアドレスレジスタ１００〜１０１からの同時処理
単位のうちの２要素（要素０、１）のページアドレス６
ビットを受けると、要素０と要素１の各ページアドレス
の値を比較して、本例では要素０＜要素１であることか
ら正方向処理という正負情報を、ページアドレス一致チ
ェック回路２０２と演算回路３７０に出力する。また、
４要素処理終了情報を先頭要素アドレス選択回路３００
から受けると、リストアドレスレジスタ１００〜１０１
から新たな２要素（要素４、５）のページアドレス６ビ
ットを受け付け、要素４と要素５の各ページアドレスの
値を比較して要素４＞要素５であることから負方向処理
という正負情報を、ページアドレス一致チェック回路２
０２と演算回路３７０に出力する。

【００５０】ページアドレス一致チェック回路２０２
は、同時処理要素単位毎にページアドレスの値の一致チ
ェックを、リストベクトル命令の全ての要素を処理する
まで繰り返し処理を行い、全ての要素を処理した後、次
のリストベクトル命令処理を行う回路である。すなわ
ち、ページアドレス一致チェック回路２０２は、リスト
アドレスレジスタ１００〜１０３の同時処理単位の４要
素（要素０〜３）のページアドレス６ビットと、正／負
情報生成回路の正負情報と、先頭要素アドレス選択回路
３００の出力の要素０のページアドレス６ビットと、演
算回路３７０の出力である要素０のページアドレス上位
４ビット＋１（００１０）を受け付け、要素０のページ
アドレス０００１１０から正方向に連続な２²までの範
囲（０００１１０〜００１００１）において、要素０〜
３のページアドレスがその範囲内の論理ページアドレス
かをチェックし、本例における範囲内の要素である要素
０、１、２が同時処理可能であるとし、その情報を先頭
要素アドレス選択回路３００に報告する。また、１回目
のアドレス変換は要素０と１と２が対象で、２回目は要
素３が対象であるという処理要素情報を、実アドレス生
成回路６０１に報告する。

【００５１】要素０〜３の処理終了後、４要素処理終了
情報を先頭要素アドレス選択回路３００から受けると、
ページアドレス一致チェック回路２０２は、リストアド
レスレジスタ１００〜１０３から新たな４要素（要素４
〜７）のページアドレス６ビットと、正／負情報生成回
路３０２からの正負情報と、先頭要素アドレス選択回路
３００からの出力の要素４のページアドレス６ビット
と、演算回路３７０の出力である要素４のページアドレ
ス上位４ビット−１（０１１１）を受け付け、要素４の
ページアドレス１００００１から負方向に連続な２²ま
での範囲（０１１１１０〜１００００１）において要素
４〜７のページアドレスがその範囲内の論理ページアド
レスかをチェックし、範囲内の要素である要素４〜７が
同時処理可能であるとし、その情報を先頭要素アドレス
選択回路３００に報告し、要素４〜７の処理における１
回目のアドレス変換は要素４〜７が対象であるという処
理要素情報を、実アドレス生成回路６０１に報告する。

【００５２】先頭要素アドレス選択回路３００は、第１
の実施例におけるものと同様である。先頭要素アドレス
選択回路３００は、リストアドレスレジスタ１００〜１
０３からの同時処理単位の４要素（要素０〜３）のペー
ジアドレス６ビットと、ページアドレス一致チェック回
路２０２からの要素０と１と２が同時処理可能である旨
の情報を受けると、未処理要素の最若番である要素０の
ページアドレスを出力する。要素０と１と２は同時処理
可能であることから要素１、２も処理終了と判断する。
残った未処理要素は要素３だけであるから、要素３のペ
ージアドレスを出力することで同時処理単位の４要素
（要素０〜３）は処理終了となる。そして、４要素の処
理を終了するとページアドレス一致チェック回路２０２
と、正／負情報生成回路３０２に終了報告をすると共
に、新たな４要素（要素４〜７）をリストアドレスレジ
スタ１００〜１０３から受け付ける。未処理要素の最若
番である要素４のページアドレスを出力すると、ページ
アドレス一致チェック回路２０２の一致情報から、要素
５、６、７も終了することになり全要素の処理が終了す
る。

【００５３】演算回路３７０は、正／負情報生成回路３
０２からの正負情報と、先頭要素アドレス選択回路３０
０からのページアドレス上位４ビットを受け、ページア
ドレス上位４ビット＋１または−１を算出して、ページ
アドレス一致チェック回路２０２と、ページアドレス切
り替え回路５５０に出力する。

【００５４】本例では、演算回路３７０は、要素０〜３
の処理において、まず要素０のページアドレス上位４ビ
ットと正負情報を受け、正負情報が正であることから、
要素０のページアドレス上位４ビット（０００１）＋１
の値（００１０）を算出してページアドレス一致チェッ
ク回路２０２と、ページアドレス切り替え回路５５０に
出力する。次に要素３のページアドレス上位４ビット
（００１０）を受け＋１演算を行い（００１１）を同様
に出力する。

【００５５】次の同時処理単位である要素４〜７の処理
では、要素４をページアドレス上位４ビットを受け、正
負情報が負であることから、要素４のページアドレス上
位４ビット（１０００）−１の値（０１１１）を算出し
てページアドレス一致チェック回路２０２と、ページア
ドレス切り替え回路５５０に出力し処理を終了する。

【００５６】ページアドレス切り替え手段５５０は図７
のような構成となっており、先頭要素アドレス選択回路
３００からのページアドレスの上位４ビットと、演算回
路３７０の出力４ビットを、正／負情報生成回路３０２
からの正負情報と先頭要素アドレス選択回路３００から
のページアドレスの下位２ビットにより選出し、アドレ
ス変換バッファ４００〜４０３の索引アドレスを決定す
る回路である。本例では、正負情報が正方向であること
と、要素０のページアドレス下位２ビットが１０である
ことにより、アドレス変換バッファ４０２から正方向に
連続な４ページのページベースアドレスＰＢ（０６）〜
ＰＢ（０９）を読み出すバッファ索引アドレスを決定す
る。つまり、アドレス変換バッファ４０２、４０３の索
引アドレスは、要素０のページアドレス上位４ビット
（０００１）とし、アドレス変換バッファ４００、４０
１の索引アドレスは、演算回路３７０の出力４ビット
（００１０）とする。

【００５７】要素３についてもページアドレス下位２ビ
ットが１０であるから同様に、アドレス変換バッファ４
０２、４０３の索引アドレスは要素３のページアドレス
上位４ビット（００１０）で、アドレス変換バッファ４
０１、４０２の索引アドレスは、演算回路３７０の出力
４ビット（００１１）とする。

【００５８】次に、要素４〜７のバッファ索引アドレス
を決定する。正負情報が負方向であることと、要素４の
ページアドレス下位２ビットが０１であることにより、
アドレス変換バッファ４０１から負方向に連続な４ペー
ジのページベースアドレスＰＢ（３３）〜ＰＢ（３０）
を読み出すバッファ索引アドレスを決定する。つまり、
アドレス変換バッファ４００、４０１の索引アドレス
は、要素４のページアドレス上位４ビット（１０００）
とし、アドレス変換バッファ４０２、４０３の索引アド
レスは、演算回路３７０の出力４ビット（０１１１）と
する。

【００５９】アドレス変換バッファ４００〜４０３は、
図７のような構成となっており、ページアドレス切り替
え回路５５０出力データにより、２の２乗数個（４個）
のページ変換データ（ページベースアドレス）を同時に
読み出し実アドレス生成回路６０１に出力する回路であ
る。

【００６０】アドレス変換バッファ４００〜４０３は、
まず要素０のページアドレスを基にページアドレス切り
替え回路５５０で決定したそれぞれの索引アドレスによ
り、アドレス変換バッファ４００〜４０３を索引し４つ
のページベースアドレスＰＢ（０６）〜ＰＢ（０９）を
実アドレス生成回路６０１に出力する。

【００６１】順次要素３、要素４のページアドレスを基
に生成された索引アドレスにより、アドレス変換バッフ
ァ４００〜４０３を索引し得られた、ページベースアド
レスＰＢ（１０）〜ＰＢ（１３）および、ＰＢ（３０）
〜ＰＢ（３３）を実アドレス生成回路６０１に出力す
る。

【００６２】実アドレス生成回路６０１は、第２実施例
におけるものと同様であり図１０の構成となっている。
すなわち、要素０のページアドレスを基に索引された４
つのページベースアドレスＰＢ（０６）〜ＰＢ（０９）
は、ページベースアドレス選択回路６６０〜６６３それ
ぞれの入力データとなる。

【００６３】本例では要素０に対応するページベースア
ドレス選択回路６６０は、要素０のページアドレスの下
位２ビットの値が１０であるため、アドレス変換バッフ
ァ４０２の出力のＰＢ（０６）を選出する。ページベー
スアドレス選択回路６６１は、要素１のページアドレス
下位２ビットの値よりアドレス変換バッファ４００の出
力のＰＢ（０８）を選出し、同様にページベースアドレ
ス選択回路６６２は、要素２のページアドレス下位２ビ
ットの値によりアドレス変換バッファ４０３の出力のＰ
Ｂ（０７）を、ページベースアドレス選択回路６６３
は、要素３のページアドレス下位２ビットの値によりア
ドレス変換バッファ４０２の出力のＰＢ（０６）をそれ
ぞれ選出する。

【００６４】実アドレス生成回路６０１は、それぞれ選
出したページベースアドレス０〜３と、リストアドレス
レジスタ１００〜１０３のページ内アドレスをそれぞれ
接合し、４つの実アドレスを生成するが、１回目の変換
は要素０、１、２の処理とする処理要素情報から、ペー
ジベースアドレス０〜２とリストアドレスレジスタ１０
０〜１０２のページ内アドレスから生成された要素０〜
２に対する実アドレスを有効とし、主記憶装置７００に
送出する。

【００６５】次に要素３に対する処理も同様に行い、処
理要素情報から要素３に対する実アドレスだけを有効と
して、主記憶装置７００に送出する。要素４〜７の実ア
ドレスの生成も同様に生成され、要素４のページアドレ
スを基に索引された４つのページベースアドレスＰＢ
（３０）〜ＰＢ（３３）は、ページベースアドレス選択
回路６６０〜６６３それぞれの入力データとなり、それ
ぞれ、ＰＢ（３３）、ＰＢ（３１）、ＰＢ（３０）、Ｐ
Ｂ（３３）を選出して、４つの実アドレスを生成する。
生成された４つの実アドレスは、処理要素情報から全て
有効として主記憶装置７００に送出する。

【００６６】以上のように本実施例の８要素では、第１
および第２の実施例におけるのと同様に、従来８回かか
るアドレス変換処理が、要素０、１、２および、要素
４、５、６、７を同時変換処理することにより、３回の
アドレス変換処理で処理が終了する。

【００６７】本実施例の特徴は、第１および第２の実施
例では、先頭要素がアドレス変換バッファ４００以外の
アドレス変換バッファ４０１〜４０３のいずれかに格納
されている場合には２回のアドレス変換が必要であるの
に対し、１回のみでよいことである。

【００６８】［実施例４］図４は本発明の第４の実施例
のアドレス変換制御装置の構成図であり、４つのリスト
アドレスレジスタ１００〜１０３と、ページアドレスチ
ェック回路２１０と、アドレス変換バッファ索引アドレ
ス生成回路５６０と、アドレス変換バッファ４００〜４
０３と、実アドレス生成回路６０１から構成されてい
る。

【００６９】ここでは、重複を回避するため、全処理要
素６４個の内、先頭の８要素（要素０〜要素７）につい
て説明することとし、また論理アドレス（リストベクト
ルアドレス）のページアドレスを上位４ビット、下位２
ビットの６ビットとし、最大同時処理要素数を４要素と
する。さらに、８要素のページアドレスは以下の値とす
る。

【００７０】要素０＝０００００１要素１＝０００１１０要素２＝００１０００要素３＝００１０００要素４＝１０００１０要素５＝１１００１１要素６＝１１１０００要素７＝１１１１０１ページベースアドレスを保持するアドレス変換バッファ
４００〜４０３と、アドレス変換バッファ索引アドレス
生成回路５６０との関係を図８に示す。アドレス変換バ
ッファ４００〜４０３が保持しているデータ構成は第
１，第２および第３の各実施例について図６に示したの
と同様である。

【００７１】ページアドレスチェック回路２１０は、同
時処理要素単位毎に以下のようなページアドレスについ
てのチェックをリストベクトル命令の全ての要素を処理
するまで繰り返し処理を行い、全ての要素を処理した
後、次のリストベクトル命令処理を行う回路である。す
なわち、ページアドレスチェック回路２１０は、リスト
アドレスレジスタ１００〜１０３の同時処理単位の４要
素のページアドレスの下位２ビットを受け付け、４要素
相互間の一致チェックを行い、要素０の値０１と異なる
値を持つ要素を同時処理可能要素として検出する（要素
３は要素０と異なる値であるが、下位２ビットだけのチ
ェックでは要素２と同値であるため要素０との同時処理
可能要素とはしない）。検出した要素１、２を要素０と
の同時処理可能要素として、その情報をアドレス変換バ
ッファ索引アドレス生成手段５６０に報告する。また、
１回目のアドレス変換は要素０、１、２が対象で、２回
目は要素３が対象であるという処理要素情報と各要素の
ページアドレス下位２ビットを実アドレス生成手段６０
１に出力する。

【００７２】そして、要素０〜３の処理終了後、４要素
処理終了情報をアドレス変換バッファ索引アドレス生成
回路５６０から受けると、リストアドレスレジスタ１０
０〜１０３から新たな４要素（要素４〜７）の、ページ
アドレスの下位２ビットを受け付け、４要素相互間にお
ける一致チェックを行い、要素４、５、６、７がそれぞ
れ異なり、４要素は同時処理可能という情報を、アドレ
ス変換バッファ索引アドレス生成手段５６０に報告し、
要素４〜７の処理における１回目のアドレス変換は要素
４、５、６、７が対象であるという処理要素情報と、各
要素のページアドレス下位２ビットを実アドレス生成手
段６０１に出力する。

【００７３】アドレス変換バッファ索引アドレス生成回
路５６０は、図８のような構成となっており、ページア
ドレスチェック回路２１０からの情報を受け、一致情報
を基にページアドレス下位２ビットが異なるために同時
アドレス変換する要素のアドレス変換バッファ４００〜
４０３の索引アドレスを出力する回路で、同時処理単位
毎に処理され、同時処理要素単位の処理が終了するま
で、１回または複数回に分けて、アドレス変換バッファ
４００〜４０３の索引アドレスを出力する回路である。

【００７４】アドレス変換バッファ索引アドレス生成回
路５６０は、リストアドレスレジスタ１００〜１０３か
らの同時処理単位の４要素（要素０〜３）のページアド
レス６ビットと、ページアドレスチェック回路２１０か
らの要素０、１、２が同時処理可能であるという情報を
受けると、要素０のページアドレス下位２ビットの値が
０１であることから、要素０のページアドレス上位４ビ
ットを、アドレス変換バッファ４０１の索引アドレスと
し、要素１のページアドレス下位２ビットの値が１０で
あることから、要素１のページアドレス上位４ビット
を、アドレス変換バッファ４０２の索引アドレスとし、
また要素２のページアドレス下位２ビットの値が００で
あることから、要素２のページアドレス上位４ビット
を、アドレス変換バッファ４００の索引アドレスとして
アドレス変換バッファ４００〜４０３に出力する。

【００７５】次に未処理の要素３の処理を行い、要素３
のページアドレス下位２ビットが００であることから、
要素３のページアドレス上位４ビットを、アドレス変換
バッファ４００の索引アドレスとして出力することで、
同時処理単位の４要素（要素０〜３）は処理終了とな
る。４要素の処理を終了するとページアドレスチェック
回路２１０に終了報告をすると共に、新たな４要素（要
素４〜７）をリストアドレスレジスタ１００〜１０３か
ら受け付ける。

【００７６】ページアドレスチェック回路２１０からの
要素４〜７が同時処理可能であるという情報を受ける
と、各要素のページアドレス上位４ビットをそれぞれの
要素の下位２ビットに対応するアドレス変換バッファに
索引アドレスとして出力する。要素４のページアドレス
上位４ビットは、アドレス変換バッファ４０２の索引ア
ドレスとし、要素５のページアドレス上位４ビットは、
アドレス変換バッファ４０３の索引アドレスとし、要素
６のページアドレス上位４ビットは、アドレス変換バッ
ファ４００の索引アドレスとし、要素７のページアドレ
ス上位４ビットは、アドレス変換バッファ４０１の索引
アドレスとして出力することで全要素の処理が終了す
る。

【００７７】アドレス変換バッファ４００〜４０３は、
図８のような構成となっており、アドレス変換バッファ
索引アドレス生成回路５６０出力データにより、２の２
乗数個（４個）のページ変換データ（ページベースアド
レス）を同時に読み出し実アドレス生成回路６０１に出
力する回路である。

【００７８】アドレス変換バッファ４００〜４０３は、
まず要素０、１、２のページアドレスを基に、アドレス
変換バッファ索引アドレス生成回路５６０で選出された
それぞれの索引アドレスにより索引し、得られたページ
ベースアドレスＰＢ（０８）、ＰＢ（０１）、ＰＢ（０
６）、ＰＢ（ｘ）（ｘは不定値）を実アドレス生成回路
６０１に出力する。

【００７９】次に要素３に対し、アドレス変換バッファ
４００〜４０３を索引し、得られたページベースアドレ
スＰＢ（０８）、ＰＢ（ｘ）、ＰＢ（ｙ）、ＰＢ（ｚ）
（ｘｙｚは不定値）を実アドレス生成回路６０１に出力
する。

【００８０】最後に要素４〜７に対し、アドレス変換バ
ッファ４００〜４０３を索引し、得られたページベース
アドレスＰＢ（５６）、ＰＢ（６１）、ＰＢ（３４）、
ＰＢ（５１）を実アドレス生成回路６０１に出力する。
実アドレス生成回路６０１は、第２の実施例におけるも
のと同様であり図１０の構成となっている。

【００８１】実アドレス生成回路６０１において、要素
０〜２のページアドレスを基に索引された４つのページ
ベースアドレスＰＢ（０８）、ＰＢ（０１）、ＰＢ（０
６）、ＰＢ（ｘ）は、ページベースアドレス選択回路６
６０〜６６３それぞれの入力データとなる。要素０に対
応するページベースアドレス選択回路６６０は、要素０
のページアドレスの下位２ビットの値が０１であるた
め、アドレス変換バッファ４０１の出力のＰＢ（０１）
を選出する。ページベースアドレス選択回路６６１は、
要素１のページアドレス下位２ビットの値によりアドレ
ス変換バッファ４０２の出力のＰＢ（０６）を選出し、
同様にページベースアドレス選択回路６６２は、要素２
のページアドレス下位２ビットの値によりアドレス変換
バッファ４００の出力のＰＢ（０８）を、ページベース
アドレス選択回路６６３は、要素３のページアドレス下
位２ビットの値によりアドレス変換バッファ４００の出
力のＰＢ（０８）をそれぞれ選出する。

【００８２】実アドレス生成回路６０１は、それぞれ選
出したページベースアドレス０〜３と、リストアドレス
レジスタ１００〜１０３のページ内アドレスをそれぞれ
接合し、４つの実アドレスを生成するが、１回目の変換
は要素０、１、２の処理とする処理要素情報から、ペー
ジベースアドレス０〜２とリストアドレスレジスタ１０
０〜１０２のページ内アドレスから生成された要素０〜
２に対する実アドレスを有効とし、主記憶装置７００に
送出する。

【００８３】次に要素３に対する処理も同様に行い、処
理要素情報から要素３に対する実アドレスだけを有効と
して、主記憶装置７００に送出する。要素４〜７の実ア
ドレスの生成も同様に生成され、各要素のページアドレ
スを基に索引された４つのページベースアドレスＰＢ
（５６）、ＰＢ（６１）、ＰＢ（３４）、ＰＢ（５１）
は、ページベースアドレス選択回路６６０〜６６３それ
ぞれの入力データとなる。ページベースアドレス選択回
路６６０は、要素４のページアドレス下位２ビットの値
により、アドレス変換バッファ４０２の出力のＰＢ（３
４）を選出し、ページベースアドレス選択回路６６１
は、要素５のページアドレス下位２ビットの値により、
アドレス変換バッファ４０３の出力のＰＢ（５１）を選
出し、ページベースアドレス選択回路６６２は、要素６
のページアドレス下位２ビットの値により、アドレス変
換バッファ４００の出力のＰＢ（５６）を選出し、ペー
ジベースアドレス選択回路６６３は、要素７のページア
ドレス下位２ビットの値により、アドレス変換バッファ
４０１の出力のＰＢ（６１）を選出する。それぞれ選出
したページベースアドレス０〜３と、リストアドレスレ
ジスタ１００〜１０３のページ内アドレスをそれぞれ接
合し、４つの実アドレスを生成し、処理要素情報から全
ての実アドレスを有効とし、主記憶装置７００に送出す
る。

【００８４】以上のように本実施例の８要素では、第
１，第２および第３の各実施例と同様に、従来８回かか
るアドレス変換処理が、要素０、１、２および、要素
４、５、６、７を同時変換処理することにより、３回の
アドレス変換処理で処理が終了する。

【００８５】さらに、本実施例は他の実施例に比べて、
ページアドレスの下位ビットを比較することにより、異
なる場合に同時処理するという特徴を有する。

【００８６】

【発明の効果】以上説明したように本発明は、小量のハ
ードウェア量によるアドレス変換バッファ制御により１
回のアドレス変換で複数要素のアドレス変換を可能と
し、複数要素について同時処理することによりアクセス
時間が短縮されるという効果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成図である。

【図２】本発明の第２の実施例の構成図である。

【図３】本発明の第３の実施例の構成図である。

【図４】本発明の第４の実施例の構成図である。

【図５】実アドレス生成の一般的な概略図である。

【図６】本発明の第１の実施例および第２の実施例にお
けるアドレス変換バッファ索引の構成図である。

【図７】本発明の第３の実施例におけるアドレス変換バ
ッファ索引の構成図である。

【図８】本発明の第４の実施例におけるアドレス変換バ
ッファ索引の構成図である。

【図９】本発明の第１の実施例における実アドレス生成
回路の構成図である。

【図１０】本発明の第２，第３および第４の各実施例に
おける実アドレス生成回路の構成図である。

【図１１】従来技術の一例の構成図である。

【符号の説明】

１００〜１０３リストアドレスレジスタ２００ページアドレス一致検出回路２０１ページアドレス上位一致検出回路２０２ページアドレス一致チェック回路２１０ページアドレスチェック回路３００先頭要素アドレス選択回路３０１先頭要素上位アドレス選択回路３０２正／負情報生成回路３７０演算回路４００〜４０３アドレス変換バッファ４１０アドレス変換バッファ５５０ページアドレス切り替え回路５６０アドレス変換バッファ索引アドレス生成回路５９０アドレス変換バッファ索引アドレス生成回路６００，６０１実アドレス生成回路６１０実アドレス生成回路６５０ページベースアドレス選択回路６６０〜６６３ページベースアドレス選択回路７００主記憶装置

Claims

【特許請求の範囲】

【請求項１】プログラムでアクセス可能な論理アドレス
空間を、論理ページアドレスの上位Ｍビットと、下位Ｎ
ビットのＭ＋Ｎビットによって分割したページ対応にエ
ントリを有し、それぞれが前記Ｎビットの内容を同一と
し、かつ２のＭ乗数個のアドレス変換データの全部、も
しくは一部を格納する２のＮ乗数個のアドレス変換バッ
ファを備えたリストベクトル処理装置において、複数リストベクトルアドレスのうちの先頭要素の論理ペ
ージアドレスの前記Ｍビットの内容で、２のＮ乗数個の
前記アドレス変換バッファをアクセスし、得られた２の
Ｎ乗数個のページ変換データを、前記先頭要素の論理ペ
ージアドレスの前記Ｎビットの内容で選択するアドレス
変換バッファ索引手段と、前記先頭要素の論理ページアドレスＭ＋Ｎビットの内容
と、その他の複数リストベクトルアドレスの、論理ペー
ジアドレスＭ＋Ｎビットの内容とが一致しているかチェ
ックするページアドレス一致検出手段とを設け、該チェックの結果に基づき、同一ページ内に収まってい
る複数個要素については、同時にアドレス変換を行うこ
とを特徴とするリストベクトル処理装置。
【請求項２】プログラムでアクセス可能な論理アドレス
空間を、論理ページアドレスの上位Ｍビットと、下位Ｎ
ビットのＭ＋Ｎビットによって分割したページ対応にエ
ントリを有し、それぞれが前記Ｎビットの内容を同一と
し、かつ２のＭ乗数個のアドレス変換データの全部、も
しくは一部を格納する２のＮ乗数個のアドレス変換バッ
ファを備えたりリストベクトル処理装置において、複数リストベクトルアドレスのうちの先頭要素の論理ペ
ージアドレスの前記Ｍビットの内容で、２のＮ乗数個の
前記アドレス変換バッファをアクセスし、Ｍビットの内
容を同じとする２のＮ乗数個の論理ページに対するペー
ジ変換を、同時に得ることができるアドレス変換バッフ
ァ索引手段と、前記先頭要素の論理アドレスＭビットの内容と、その他
の複数個のリストベクトルアドレスの論理アドレスＭビ
ットの内容とが一致しているかをチェックするページア
ドレス一致検出手段とを設け、該チェックの結果に基づき、Ｍビットの内容を同じとす
る２のＮ乗数個のページ内に収まっている複数個要素に
ついては、同時にアドレス変換を行うことを特徴とする
リストベクトル処理装置。
【請求項３】プログラムでアクセス可能な論理アドレス
空間を、論理ページアドレスの上位Ｍビットと、下位Ｎ
ビットのＭ＋Ｎビットによって分割したページ対応にエ
ントリを有し、それぞれが前記Ｎビットの内容を同一と
し、かつ２のＭ乗数個のアドレス変換データの全部、も
しくは一部を格納する２のＮ乗数個のアドレス変換バッ
ファを備えたリストベクトル処理装置において、前記論理ページアドレス間の関係を比較し、正負情報を
生成する正負情報生成手段と、前記正負情報により、複数個のリストベクトルアドレス
の先頭要素の論理ページアドレスのＭビットの内容と１
とを加算または減算する演算回路と、前記先頭要素のＭビットの内容と前記演算回路の出力を
選択する２のＮ乗数個の切り替え手段と、前記各切り替え手段の出力でそれぞれ各２のＮ乗数個の
前記アドレス変換バッファを索引し、前記先頭要素の論
理ページアドレスのＭビットの内容で示される論理ペー
ジアドレスから正または負方向に連続する２のＮ乗数個
のページ変換データを同時に得ることができるアドレス
変換バッファ索引手段と、前記先頭要素の論理ページアドレスＭビットの内容で示
される論理ページアドレスから正または負方向に連続す
る２のＮ乗数個のページと、その他の複数個の要素のＭ
ビットの内容が一致しているかをチェックするページア
ドレス一致チェック手段とを設け、該チェックの結果に基づき、前記先頭要素の論理ページ
アドレスＭビットの内容で示される論理ページアドレス
から正または負方向に連続する２のＮ乗数個のページ内
に収まっている複数個要素については、同時にアドレス
変換をすることを特徴とするリストベクトル処理装置。
【請求項４】プログラムでアクセス可能な論理アドレス
空間を、論理ページアドレスの上位Ｍビットと、下位Ｎ
ビットのＭ＋Ｎビットによって分割したページ対応にエ
ントリを有し、それぞれが前記Ｎビットの内容を同一と
し、かつ２のＭ乗数個のアドレス変換データの全部、も
しくは一部を格納する２のＮ乗数個のアドレス変換バッ
ファを備えたリストベクトル処理装置において、複数リストベクトルアドレスの論理ページアドレスＭ＋
Ｎビットの内容が、それぞれＮビット部分の内容の異な
る２のＮ乗数個の論理ページアドレスのいずれかである
かをチェックするページアドレスチェック手段と、該チェックの結果に基づき、２のＮ乗数個の前記アドレ
ス変換バッファのそれぞれを、Ｎビットの内容の対応す
る要素の論理ページアドレスのＭビットの部分の内容で
索引し、２のＮ乗数個のページ変換を同時に得ることが
できるアドレス変換バッファ索引手段とを設け、複数個のリストベクトルアドレスの論理ページアドレス
Ｍ＋Ｎビットの内容がＮビットの異なる最大２のＮ乗数
個の論理ページアドレスＭ＋Ｎと一致していればこれら
の複数個要素については、同時にアドレス変換をするこ
とを特徴とするリストベクトル処理装置。