JP2009529756A - テストデータのフォーマット変換 - Google Patents

Abstract

【課題】被試験体の試験中に取得されるテストデータの効率的な処理を提供すること。
【解決手段】テストデータを処理する装置（２０３）であって、装置（２０３）は、被試験体（２０２）を試験するために実施される試験を示す、一次フォーマットで提供される一次テストデータを受け取るよう適応したデータ入力インタフェース（２０４）と、座標変換を実施することによって、一次フォーマットから二次フォーマットに一次テストデータを変換することにより二次フォーマットで二次テストデータを生成するよう適応した処理部（２０５）と、複数の記憶部（２０７ａから２０７ｃ）に二次テストデータを記憶するために二次フォーマットで二次テストデータを提供するよう適応したデータ出力インタフェース（２０６）とを備える。
【選択図】図２

Description

本発明は、被試験体の試験中に取得されるテストデータの処理に関する。

電子デバイス、特にデジタル電気出力信号を提供するメモリデバイス（特にＤＲＡＭ）等の集積電子回路を試験するためには、試験信号または刺激信号が被試験体の入力に送られ、被試験体の応答信号を、例えば予想データと比較することで自動試験装置により評価される。このような自動試験装置は特定の試験機能性、すなわち試験装置が実施できる試験関数またはルーチンを含んでいる可能性がある。この試験機能性は、実行可能ソフトウェアコードの形で試験装置に組み込むことができる。

ＤＲＡＭアレイのようなメモリデバイスを試験した結果、個々のメモリセルが試験に無事に合格したかどうかを示す合格／不合格情報が、試験されている各メモリセルに付与される。膨大な量のこのようなテスト結果データを記憶し、且つ迅速に管理することは試験装置およびテスト結果データ処理部にとって厳しい課題である。

被試験体の試験中に取得されるテストデータの効率的な処理を提供することが本発明の目的である。この目的は、独立請求項によって解決される。更なる実施形態は従属請求項により示される。

本発明の例示的な実施形態によると、テストデータを処理する装置が提供される。その装置は被試験体を試験するために実施される試験を示す一次テストデータを受け取るよう適応し、一次テストデータが一次フォーマットで提供されるデータ入力インタフェースと、一次フォーマットから二次フォーマットに一次テストデータを変換するために座標変換を実施することにより二次フォーマットで二次テストデータを生成するよう適応した処理部と、複数の記憶部に（または一つの記憶部の複数のパーティションに）二次テストデータを記憶するために二次フォーマットで二次テストデータを提供するよう適応したデータ出力インタフェースとを備える。

別の例示的な実施形態によれば、試験装置が提供され、試験装置は、被試験体を試験するためおよび試験を示す一次テストデータを生成するために試験を実施するよう適応した試験部と、生成された一次テストデータを処理するための前述の特長を有する装置とを備える。

さらに別の例示的な実施形態によれば、テストデータを処理する方法が提供され、その方法は、被試験体を試験するために実施される試験を示す、一次フォーマットで提供されている一次テストデータを受け取ることと、一次フォーマットから二次フォーマットに一次テストデータを変換するために座標変換を実施することにより二次フォーマットで二次テストデータを生成することと、複数の記憶部に（または一つの記憶部の複数のパーティションに）二次テストデータを記憶するために二次フォーマットで二次テストデータを提供することとを含む。

さらに別の例示的な実施形態によれば、テストデータを処理するコンピュータプログラムが記憶されるコンピュータ可読媒体が提供され、そのコンピュータプログラムは、プロセッサによって実行されると、前述の方法を制御するまたは実施するよう適応している。

さらなる例示的な実施形態によれば、テストデータを処理するプログラム要素が提供され、そのプログラム要素は、プロセッサによって実行されると、前述の方法を制御するまたは実施するよう適応している。

本発明の実施形態は、任意の種類のデータキャリヤに記憶されるまたはそうでなければ任意の種類のデータキャリヤによって提供され、任意の適切なデータ処理部内でまたは任意の適切なデータ処理部によって実行される可能性のある、一つまたは複数の適切なソフトウェアプログラムによって部分的にまたは完全に具現化できるか、またはサポートできる。好ましくは、ソフトウェアプログラムまたはルーチンは試験信号処理に適用できる。本発明の実施形態によるテストデータ変換方式は、コンピュータプログラムによって、つまりソフトウェアによって、あるいはハードウェアまたはハイブリッドの形式等の一つまたは複数の特殊電子最適化回路を使用することによって、換言すればソフトウェア構成要素およびハードウェア構成要素によって実行できる。

用語「座標変換」は、特に、一つまたは複数の第１の座標により形成される第１の座標系から、一つまたは複数の第２の座標によって形成される第２の座標系へのデータの変換を指し、第１の座標は第２の座標とは異なる。かかる座標変換は、元の座標系でのデータ記述と比較して別の座標でデータを記述することを含んでよい。従って、座標変換は、修正された順序で記述されるデータの単なる再配列または並べ替えを含むだけでなく、データ構造がそれに従って配列される座標の変型も含む。例えば、行と列で規定される第１の座標系に配列されるデータは、この空間内の領域を示す数字により形成され、この領域との位置を示す数字で形成される座標系に変換される。

データ項目の順次処理は、一次データの一部ではない独立変数（カウンタ値）に依存してメモリの選択を行うに過ぎないため、この座標変換の定義には該当しない。

例示的な実施形態によれば、被試験体を試験する試験の結果を示すテストデータは、かかるテスト結果データの効率的な記憶、後処理、管理およびアクセスのために高度な様式で修正される。例えば、記憶装置内のメモリセルのマトリックス状の配列を試験し、特定のテストシーケンスがこれらのメモリセルとともに実行してもよい。例えば、これらのセルは個々に試験してよく、プログラムし、消去し、再びプログラムし、読み出してよく、行に関して、列に関して、またはメモリセルのマトリックス状のアレイの対角線に沿って試験してもよい。

従って、きわめて複雑な構成の試験結果を一つまたは複数の試験結果メモリに記憶する必要がある。さらに詳細に後述するように、メモリを複数のメモリ部分に分割し、テスト結果データのフォーマット／座標変換を実行すると、テストデータの項目を容易且つ明白な様式で分割されたメモリ内で検索できるように、且つ試験結果の記憶容量を効率的に管理し、使用するように、試験結果を異なるメモリパーティションに、リソースに効率的且つ時間効率的に記憶することが可能になる。従って、スマートな座標変換またはフォーマット変換を実施することにより、被試験電子デバイス、特にメモリデバイスの迅速で確実且つメモリ効率の良い試験が可能になる。

メモリ製品または記憶装置製品を試験するとき、（ＤＲＡＭのような）かかるメモリ製品の記憶容量が大幅に増加し、かかるメモリの速度も加速する傾向がある。このような記憶装置製品の機能性の確実な試験のため、通常は、メモリ製品が（例えば、試験中にいわゆる「速度に依存した欠陥」を検出するために）通常の動作中の速度とほぼ同じ速度でメモリ製品の試験を可能にすることが望ましい。

例えば、ＤＲＡＭメモリは、個々のメモリセルが行と列に沿って配列されたメモリセルのマトリックス状の配列であり得る。行は一つまたは複数の行アドレス指定デコーダでアドレス指定または制御され、列は一つまたは複数の列アドレスデコーダでアドレス指定または制御される。個々のＤＲＡＭセルが適切に作動するか否かを試験するために、多くのケースでは、メモリセル内でデータを個々にプログラムし、その後そのデータを読み出すことは十分なされてないが、隣接するメモリセル間の相互作用から生じる欠陥を検出するために行状、列状、および対角線状のテストシーケンスを実施してもよい。さらに、試験中に欠陥があることが判明したマトリックスアレイ中のＤＲＡＭセルの機能に代えるため、ＤＲＡＭ内に余分なメモリセルを備え得る。特に、速度依存欠陥も検出されることが想定されるこのような複雑なメモリ配列は、高度なテストアーキテクチャを必要とする。

上記のような試験の場合、メモリセルは個別にまたはグループで試験してもよく、対応する合格／不合格ビットはエラーセルマップに記憶してよい。そのようなマップから、メモリセルの内のどれが合格したか、およびメモリセルの内のいずれが試験に不合格だったかという情報を引き出し得る。

例示的な実施形態によれば、例えば被試験体のマトリックス状の配列からエラーセルマップへの合格／不合格データの転送方式が実行される。

従って、被試験体の部分のどれが合格した、および試験に不合格になったという情報を読み出すことができるテーブル状の記憶構造（ＥＣＲ、エラーキャッチＲＡＭ）が提供される。この構造では、被試験体全体が試験に合格したか、または不合格だったか、および被試験体の欠陥のある部分をいかにして修復できるか（例えば冗長なメモリ構造を使用して）を評価するための根拠として読み出すことができる。

被試験体のようなメモリデバイスまたは他の電子製品は動作がますます高速化するため、テストパターンも高速でなければならない。その結果、ＥＣＲ記憶方式は高速、好ましくは少なくとも被試験体と同程度に高速でなければならない。しかしながら、現在開発されているメモリデバイスは（多くの場合初期の技術世代に従って構築されている）既存のメモリデバイスで試験しなければならないため、より低速な試験結果記憶部で高速の装置を試験するには問題が生じ得る。これは、ＥＣＲメモリおよびＤＵＴメモリの性能の比較から生じる帯域幅の問題を含むことがある。

簡単な手法としては、ＥＣＲが試験結果記憶メモリの数に依存する因数で試験結果記憶メモリの帯域幅を増加するために複数のメモリを使用することであろう。その結果、ラウンドロビン方式で、テスト結果データは例えばデマルチプレクサを使用して、多様なメモリに記憶してもよい。しかしながら、記憶容量の要求が高まり、試験されるメモリ製品の速度が加速するにつれ、試験結果記憶メモリのサイズおよび数が増加して試験装置のサイズが大きくなり、且つ高価になる可能性がある。さらに、かかるシステムの周辺は非常に複雑化する。又、そのような簡単な手法は、メモリのそれぞれにおいてテスト結果データが冗長に記憶されるという不利な点を有し得る。

上記とは対照的に、例示的な実施形態によれば、一つまたは複数のメモリは、被試験体に由来する一次テストデータと、試験結果がＥＣＲに記憶されるフォーマットで持ち込まれる二次テストデータ間の変換のためのデータフォーマット変換方式と組み合わせて使用される。これにより、修正されたフォーマットで試験結果を記憶するための記憶装置のサイズが被試験体のメモリより（はるかに）大きくならずに済む。さらに、かかる実施形態により高い帯域幅を有することが可能となる。

上記のような座標変換は、複数の物理メモリまたは一つの物理メモリの複数のパーティションが論理的に互いに結ばれる、すなわち重複しない、または独自の方法でリンクするように実行してもよい。従って、初期の未処理テスト結果データと、効率的な記憶に適したテスト結果データ間のインテリジェントな写像を実行してよい。

上記のようなフォーマット変換は、全ての関連する／（テストパターンに従って）発生するテストデータがメモリ部の各部分に分散する（特に、実質的に等しい頻度で写像される）方法で、ＤＵＴアドレスがＥＣＲアドレスに写像されるようにアドレスを分散してよく、異なるメモリ部分のＥＣＲアドレスは相互に関連付けられている。これにより、確実に、少なくとも長期的には、または平均的に、メモリ部の各部分が実質的に等しい頻度で使用され、修正された試験結果を記憶するための記憶部の記憶容量の効率的な処理が可能となる。

例示的な実施形態によれば、座標変換は、二次テストデータシーケンスが一次テストデータシーケンスの興味深いセットのための有限バッファと矛盾しない。

次に、本発明の更なる例示的な実施形態について説明する。以下において、テストデータを処理する装置の更なる例示的な実施形態について説明する。ただし、これらの実施形態は試験装置、テストデータを処理する方法、プログラム要素、およびコンピュータ可読媒体にも適用する。

データ入力インタフェースは、被試験体の試験済み部分のアドレスを示し、被試験体の試験済み部分の試験結果を示す一次フォーマットの一次テストデータを受け取るよう適応している。従って、一次テストデータ項目の各々は、被試験体のどの部分（例えば、ＤＲＡＭのどのメモリセル）が試験されたか、およびこの試験が特にどのような結果であったか（特に、被試験体の試験済み部分が試験に合格したか、または試験に不合格だったか）という情報を含むことができる。

アドレスは被試験体の試験済み部分の行と列を示し得る。そのような試験結果の管理により、ＤＲＡＭの中またはＥＥＰＲＯＭの中のような、被試験メモリの中のメモリセルのマトリックス状の配列が反映されてもよい。

試験結果は、被試験体の試験済み部分が試験に合格したか、または試験に不合格だったかを示し得る。試験済み部分が試験に合格したか、または試験に不合格だったかの判断または決定は、試験済み部分に対する刺激信号の適用に応えた応答データの、予想データとの比較に基づいて下すことができる。実際の試験結果が予想試験結果と適切に一致している場合、試験済み部分が試験に合格したと仮定し得る。それ以外の場合、試験済み部分は試験に不合格になったと仮定し得る。

データ出力インタフェースは、被試験体の試験済み部分の試験結果が記憶される記憶部のアドレスを示し、被試験体の試験済み部分の試験結果を示す二次テストデータを二次フォーマットで提供するよう適応している。従って、二次テストデータもまた、試験済み部分の機能性または性能を判断するために必要な全ての必要な情報を含み得る。しかしながら、二次テストデータは、記憶装置に記憶される複雑なテストデータのさらに効率的な記憶および処理を可能にするフォーマットに変換されている。

特に、アドレスは、被試験体の試験済み部分の試験結果をパーティションに記憶する記憶部のパーティションを示し、被試験体の試験済み部分の試験結果をパーティションに記憶する記憶部のパーティションの中のアドレスを示し得る。従って、特に、一次テストデータフォーマットとしての行―列―合格／不合格情報構造は、オリジナルフォーマットでおよび修正されたフォーマットで記憶されているテストデータの明確な割り当てを行うことができるように、二次テストデータフォーマットとしてのパーティション番号―対応するパーティションのアドレス―合格／不合格情報構造に変換してもよい。

試験結果は、被試験体の試験済み部分が試験に合格したか、または試験に不合格だったかを示し得る。これは、論理値「１」（つまり、試験に合格）を有することがあるか、あるいは論理値「０」（つまり、試験に不合格）を有することがあるか、またはその逆も同様の試験結果ビットで符号化できる。

処理部は、一次フォーマットが二次フォーマットと異なるよう適応している。従って、実際の座標変換またはフォーマット変換は、テストデータを記憶するための試験結果メモリ資源を効率的に使用するように実行してもよい。

処理部は、二次フォーマットが一次フォーマットの座標変換から得られるよう適応している。特に、マトリックス状の被試験メモリデバイスの行−列座標は、パーティションの数およびかかるパーティション中のアドレスを示す座標系に転送してもよい。

処理部はさらに、一次テストデータが二次テストデータに写像されるよう適応し、二次テストデータの項目を、平均的に、記憶部の異なるパーティションに実質的に等しい頻度で分散する。従って、確実に、記憶容量および記憶装置の個々のパーティションの資源が効率的に使用され、その結果、基本的には記憶装置のメモリ記憶容量が未使用のままにはならない。

処理部は、二次テストデータの中に一次テストデータを全単射で写像するよう適応している。数学的言語では、単射、全射、および全単射は引数および画像がどのように写像されるかによって区別される関数のクラスを指す。単射は、同じ画像（出力値）に２つの異なる引数を写像するのではなく、必ずしも考え得る全ての出力値に到達するわけではない。全射は少なくとも一つの入力を任意の考え得る画像に写像する。全単射は、単射と全射の両方である関数である。全単射関数は、１対１の対応として示してもよい。そのような全単射テスト結果データの管理により、メモリ容量を未使用のままにせずにテストデータの項目を容易に読み出すことができる。

処理部は、一次フォーマットから中間フォーマットに一次テストデータを変換することにより中間フォーマットの中間テストデータを生成するよう適応し、中間テストデータを中間フォーマットから二次フォーマットに変換することによって二次フォーマットの二次テストデータを生成するよう適応している。言い換えると、第１のフォーマットから第２のフォーマットへの座標の転送を２つ（または３つ以上）のステップで実行してよく、そのような転送に要する数値的な作業を簡略化できる。

処理部は、スキューラテン方陣、スクランブルラテン方陣、インタリーブスクランブリング、インタリーブ多項式スクランブリング、スキューインタリーブスクランブリング、スキューインタリーブ多項式スクランブリング、およびその組み合わせから成るグループの内の少なくとも一つを使用して一次テストデータを二次テストデータに写像するよう適応している。かかる処理方式は、例示的な実施形態に従ってフォーマット転送のために有利に適用できる。これらの方式は、さらに詳細に後述する。

以下において、試験装置の更なる例示的な実施形態について説明するが、それらの実施形態は、テストデータを処理する装置、テストデータを処理する方法、プログラム要素、およびコンピュータ可読媒体にも適用する。

かかる試験装置は、ワークステーションのような中央制御部、および接続される試験器具を備えてもよい。さらに、一つまたは複数の被試験体（ＤＵＴ）が、試験されているかかる試験器具に接続されてもよい。特にＤＵＴは、接続要素を介して試験器具に接続される複数のピンを備えてもよい。従って、制御部の制御下では、試験部は被試験体に（連続してまたは同時に）刺激信号を適用できる。特殊ピンでは、応答信号が被試験体によって提供される。かかる応答信号は予想応答信号と比較可能であり、応答信号と予想信号の比較により、個々の被試験体の個々の部分が試験に合格したか、または試験に不合格だったかの結果が得られる。次に、そのデータは、それをＥＣＲとして効率的に記憶できるフォーマットに試験器具およびワークステーション内で変換できる。

試験装置は、特に被試験メモリデバイスを試験するためのメモリ試験器具として適応している。かかる試験済みのメモリデバイス製品は、ＤＲＡＭ、ＥＥＰＲＯＭ、またはフラッシュメモリセルであってもよい。代替的に、そのような被試験体は論理装置、電気回路、集積回路、プロセッサ、システムオンチップ、またはハイブリッド回路であってもよい。しかしながら、原則的には任意の電子製品は、本発明の例示的な実施形態に係るデータ処理システムによって試験してもよい。

試験装置は、二次フォーマットで二次テストデータを記憶するよう適応しているデータ出力インタフェースに結合される記憶部をさらに備えてよい。従って、ＥＣＲはこの記憶部に記憶してもよく、その結果、記憶部を可能な限り小型に設計するのに要する努力を続けるために、記憶部の記憶容量の効率的な管理が可能になる。これは本発明の実施形態の座標変換機能性によって効率的に支援してもよい。

記憶部は複数のパーティションに分割されてよく、複数のパーティションの各々は二次フォーマットで二次テストデータを記憶するよう適応してよい。記憶部を分割することによって高帯域幅を取得することができ、複数のパーティションに記憶されるテスト結果データの分散を効率的に管理することにより、この高帯域幅を高データ管理速度、ひいては高試験速度と結び付けることができる。

複数のパーティションは、物理的に別々のエンティティおよび／または物理記憶部の部分であってもよい。言い換えると、個々のパーティションのアドレス管理は集中的に制御または調節でき、異なるパーティションは、論理的にのみ接続される、物理的に別々の部または装置として設けてもよい。代替的に、複数のパーティションは一つの同じ記憶部の単に論理的に区別された部分であってもよく、異なるパーティションを論理的に区別できるよう、個々のパーティションの記憶管理のみが実行される。

試験装置は、データ出力インタフェースと記憶部の間に配列され得る、一つまたは複数の（ＦＩＦＯのような）バッファ部を備えてもよい。そのようなバッファは、相応して割り当てられたメモリ部分にテスト結果データを永久的に記憶する前の特定の時間、これらのデータを記憶するための特別なメモリとしての機能を果たすことができる。そのようなバッファ部により、短期間の個々のパーティションの容量の不均等な使用が可能になる。しかしながら、長期的にはパーティションの各々が実質的に等しい頻度で使用されることが保証される。

試験装置は、データ出力インタフェースと複数のパーティションの間に配置されるデマルチプレクサ部をさらに備えてよく、二次テストデータの各項目に含まれるアドレス情報に基づいて、二次テストデータの個々の項目を複数のパーティションのそれぞれ一つに分散するように適応されてよい。そのようなデマルチプレクサ部は二次フォーマットでテストデータを受け取り、正しいつまり適切なパーティションに各テスト結果データ項目を記憶するために記憶装置の個々のパーティションにこのデータを送ることができる。従って、デマルチプレクサ部は分散装置として表示してもよい。

本発明の実施形態の他の目的および付随する利点の多くは、添付図面と共に以下の実施形態のさらに詳細な説明を参照することにより容易に認識され、よりよく理解されよう。実質的または機能的に等しい、もしくは類似する特長は、同じ参照符号により参照される。

図面における説明は概略的なものである。

以下において、本発明の例示的な実施形態に係るメモリテストのための記憶効率の良い高帯域幅エラーマップについて説明する。

例示的な実施形態によれば、複数の試験結果メモリおよび／または分割された試験結果メモリが、被試験体（ＤＵＴ）としてのメモリセルアレイのメモリセルに関連する合格／不合格情報を記憶する試験器具に使用される。特に、ＤＵＴ内のメモリセルアドレスと試験結果メモリアドレス間のフォーマット変換との関連でのアドレス相関は、試験を実施する間の短期間に生成され、ＤＵＴの品質の試験の結果を示す大量の合格／不合格情報を管理するために実現され得る。

本発明の実施形態は、例えばアジレントテクノロジーズ（Ａｇｉｌｅｎｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ）の９３０００試験装置のような自動試験装置（ＡＴＥ）を使用するメモリデバイスの実速度試験との関連で実現し得る。

メモリデバイスは２^Ｒ行および２^Ｃ列で編成されてよく、数ギガビットほどの大きさになり得る。アルゴリズムパターン生成器（ＡＰＧ）は、アクセスのシーケンス（行ｒ、列ｃ）を生成し、読み取りアクセスのための予想データｄ_Ｅｘｐを生成し得る。

通常、アクセスシーケンスは、しばしば矩形の分散ブロックに制限される、１、２の累乗、時には任意の整数のステップ（ストライド）で行または列または対角線または反対角線に沿って進む。

自動試験装置は、いわゆるＥＣＲメモリ（エラーキャッチＲＡＭ）をリアルタイムで更新でき、そのＥＣＲメモリは、メモリセルａ＝（ｃ，ｒ）ごとに合格／不合格エントリを含む。ＥＣＲ情報は、冗長な構造を使用して不適切に作用することが判明している修復メモリセルのために使用し得る。

しかしながら、ＤＵＴメモリとＥＣＲメモリの間には帯域幅のギャップがあり得る。特に試験済みのＤＵＴメモリは、自動試験装置内の（古い）メモリよりも高速になり得る。物理ＥＣＲメモリが１ビット幅より大きいため、ＥＣＲを更新するには読み取り−修正−書き込み動作に少なくとも２回のアクセスが必要になる可能性がある。

メモリテストでは、いわゆるスクランブリングテーブルを、論理メモリアドレスと物理メモリアドレスの間で写像するために使用し、ＥＣＲデータをさらに好都合な形で提示するのを支援することができる。このスクランブリングは、帯域幅改善のためのスクランブリングと区別する必要がある。

他の写像は、エラー情報を結合し、さらに粗いユーザビューを提供するために使用してもよい。例示的な実施形態によると、かかる写像は帯域幅を広げる、またはサイズを縮小するために使用できる。

以下に、表記法を定義する。

ａ＝（ｃ，ｒ）は、ＡビットのＤＵＴアドレス「ａ」を示し、Ｒビットの行アドレスｒおよびＣビットの列アドレスｃを備える、またはＲビットの行アドレスｒおよびＣビットの列アドレスｃからなる。

ｅ＝（ｍ，ｗ）は、ＥビットのＥＣＲアドレスｅを示し、Ｍ個のメモリの内の一つを選択するために、Ｎビットのメモリアドレスｍ、およびＷビットのワードアドレスｗを備える、またはＮビットのメモリアドレスｍ、およびＷビットのワードアドレスｗからなる。特に、０≦ｍ≦Ｍ−１、Ｍ≦２^Ｎの場合、Ｎ＝セル（ｌｏｇ_２（Ｍ））である。

ＢビットのＥＣＲパーティション番号ｐは、Ｐ個のパーティションの内の一つを選択し、ＰはＭより大きい、またはＭに等しいまたはＭより小さい場合がある。特に０≦ｐ≦Ｐ−１，Ｐ≦２^Ｂ、Ｂ＝セル（ｌｏｇ_２（Ｐ））である。

｛ａ（ｋ）｝は、アドレスシーケンスを示す。開始アドレスａ（０）およびストライド「ｓ」のある一次元リニアアドレスシーケンスは、ａ（ｋ）＝ａ（０）＋ｋ・ｓで示す。多くの場合、ｓ＝２^Ｓ、つまり「ｓ」であることもある２の２つの累乗（一般化された対角線）の和または差異は任意の整数である場合がある。

アドレスは正の整数値ａとして表されてよく、０≦ａ≦２^Ａ−１であり、列ビットベクトルａはＡ個のビットａ_ｋ、および／またはＡ個の係数ａ_ｋを有する多項式ａ（ｘ）を含む。

モジュロ演算を適用してもよい。

整数除算、ａ＼Ｐに関して、例えば１３＼５＝２である。

剰余：Ｐを法としてａ＝［ａ］_Ｐ。例えば、［１３］_５＝３である。

ａ＝（ａ＼Ｐ）・Ｐ［ａ］_Ｐ、例えば１３＝２・５＋３

［ａ＋ｂ］_Ｐ＝［［ａ］_Ｐ＋［ｂ］_Ｐ］_Ｐ、および［ａ・ｂ］_Ｐ＝［［ａ］_Ｐ・［ｂ］_Ｐ］_Ｐ

デフォルトで、ベクトルａは列ベクトルであり、ａ’は行ベクトルである。

単射関数は、２つの引数が同じ画像に写像しない関数を表す。

ｇｃｄ（．，．）は、最大公約数を示す。ｃｅｉｌ（ｘ）はＸより大きい、またはＸに等しい最も近い整数に四捨五入する。

従来、単一のＥＣＲメモリはテストデータを記憶するために使用されてよい。かかるＥＣＲは高速であるが、高価なＳＲＡＭであり得る。かかる従来の手法においてはＥＣＲ帯域幅は十分に高かった。

別の手法は、複数の時間インタリーブされたＥＣＲメモリを実現することである。

これに関連して、以後のアクセスはＴ個の時間インタリーブされたＥＣＲメモリコピーにラウンドロビン方式ですばやく処理される。目標とされたコピーは試験済みセルのアドレスａ＝（ｃ，ｒ）とは無関係である。総計帯域幅は、一つのコピーに比較してＴ倍高い。各ＤＵＴセルを任意のＥＣＲコピーに写像できるため、総ＥＣＲメモリサイズはＴ倍大きく、各コピーが全てのアドレス用の空間を提供することが必要となる。全てのＥＣＲコピーは、結果を使用する前に結合される。

本発明の例示的な実施形態によれば、複数のメモリの帯域幅の利点を維持しつつ、Ｔ個のメモリコピーを回避できる。

図１は、前述の手法に係る試験装置１００のブロック図を示す。

アルゴリズムパターン生成器１０１は、被試験体ＤＵＴ１０２の部分のアドレスａ_ＤＵＴに基づいてテストシーケンスを生成する。従って、ａ_ＤＵＴは、ＤＵＴ１０２におよびゲート部１０３に提供される特定のＤＵＴのアドレスである。テストシーケンスは、刺激信号を提供することによりＤＵＴに適用され、そのような刺激信号に応じて、応答データｄ_ＤＵＴがコンパレータ部１０４に提供される。合格／不合格信号は、アルゴリズムパターン生成器部１０１により提供されるような予想結果データｄ_ＥＸＰと応答データｄ_ＤＵＴを比較した結果に基づいてコンパレータ部１０４によって生成される。結果として生じる合格／不合格データは、結果データａ_Ｆａｉｌを生成するようにゲート部１０３に提供される。不合格アドレスごとのトランザクションは、ゲート部１０３と処理部分１０５の間で発生する。

この処理部分１０５には、トランザクションごとに増分するカウンタ部１０６が設けられる。中央演算処理装置（ＣＰＵ）１０７は、論理ゲート１０８に制御信号を送信するために設けられる。各々の論理ゲート１０８は、ゲート部１０３から情報ａ_ｆａｉｌを、またはカウンタ部１０６からカウンタ情報をさらに受信する。デマルチプレクサ１０９は、読み取り−修正−書き込み（ＲＭＷ）部１１０を介してテスト結果データを別々のメモリデバイス１１１に渡すことによってそれらを分散する。マスタからスレーブへのトランザクションの方向は（データは図１で明確には図示していないが）、図１に関して左から右に移動する。

以下において、スーパーコンピュータの記憶方式について説明する。スーパーコンピュータ（ＳＩＭＤ＝ベクトルコンピュータ、ＭＩＭＤ＝マルチプロセッサコンピュータ）は複数のメモリを使用できる。

アクセスを並列処理にし、従ってさらに高速の平均トランザクション速度を達成するためにベクトルアドレスが複数のメモリ全体に分散するように、多要素構造の内部の論理アドレス「ａ」を一意に、メモリの内部の選択されたメモリ「ｍ」およびワードアドレス「ｗ」からなる物理アドレス「ｅ」に写像する、多くの異なる記憶方式が利用できる。

上記において、ｅ＝（ｍ，ｗ）＝ｆ（ａ）であり、ｆ（）は単射である。さらに、ｍ＝ｆ_ｍ（ａ），ｗ＝ｆ_ｗ（ａ）である。

実現できる利用可能な記憶方式は、下位インタリーブ、スキューイング、素数インタリーブ、素数ＲＮＳ（剰余数系、数がモジュロ除算から剰余（留数）の集合として表される）、ラテン方陣、およびＸＯＲスクランブリングである。これらの技法はメモリテストのために、特にテスト結果データを記憶するために本発明の例示的な実施形態に従って実現してもよい。通常、多くの物理メモリＭと多くのパーティションＰは区別されない。つまりＰ＝Ｍを暗示する。論理アドレスは、行アドレスおよび列アドレス（ｃ，ｒ）と対照的に、単一のスカラー「ａ」からなる。

ＥＣＲがエラーを見落とし、それにより使用不可となる可能性があるのに対し、バランスが取れていない写像は低速化につながる場合がある。以下に後述するように、「完全な」方式のみが適用可能であろう。従って、記憶方式をメモリテストに適用することが複雑になる場合がある。

アクセスされたデータ記憶は多くの場合小さい。従って、従来の記憶方式は、例えばラテン方陣のようなＭ^２要素まで作用できるにすぎない。

このようにして、公知であり、有利に実現可能な一つの利用可能な手法が下位インタリーブである。メモリ数が２の累乗、Ｍ＝２^Ｎであるとき、Ｎ個の下位アドレスビットはメモリを選択できる。残りのビットはメモリの中でワードを選択できる。

上記は以下の式と等価である。

上記のような方式の特性は、それがＭ＝２^Ｎと仮定する点である。明確にハードウェアが必要とされない場合がある（２^Ｎによる除算、およびモジュロ２^Ｎはビット選択にすぎない）。ストライド「ｓ」がＭ＝２^Ｎと公約数を共用するときにコンフリクトが生じる可能性がある。つまり全ての偶数のストライドについて、ストライドが２^Ｎの倍数であるときに最悪となる。ｇｃｄ（ｓ，Ｍ）は１でなければならない。従って、そのような下位インタリーブはメモリテストには不適切な場合がある。

次に、スキューイング（Ｋ方式のスキューイング）について説明する。

上記のような方式は、下位インタリーブに類似し得るが、下位インタリーブで検出される反復を壊すために２^Ｎ、２^２Ｎ、２^３Ｎ，．．．２^ＫＮアドレスごとに写像を「スキュー」する。

そのような方式の特性は、それがＭ＝２^Ｎであると仮定することである。かかるシステムのハードウェアはきわめて単純であり、数台の加算器を必要とするのみである。ストライドｓ＝２^Ｓに、十分に大きなＫにコンフリクトは発生しない。しかしながら、コンフリクトはいくつかの対角線および反対角線で発生する可能性がある。ただし、スキューイング方式が、メモリテストに適切となるために何らかの適応を必要とする可能性がある。

以下において、素数インタリーブについて説明する。

メモリＭの数は奇数の素数Ｐであり、Ｍ＝Ｐ、例えばＰ＝７である。式は、下位インタリーブに類似している。

［ａ］_ｐは、事前に計算された係数の加重和として計算できる。

素数インタリーブ方式の特性は、素数（ｗ＝ａ＼Ｐの場合）によるハードウェア整数除算が実用的ではない可能性があるという点である。従って、素数インタリーブはメモリテストに適切となるために何らかの適応を必要とする可能性がある。

システムは、ｓがＰの整数倍数であるときを除き、ほとんど全てのストライドについてコンフリクトがない可能性がある。つまりｇｃｄ（Ｓ，Ｐ）＝１の場合、コンフリクトを伴わない。

コンフリクトは、妥当に小さなＰの場合、多くの対角線および反対角線について発生することがある。例えば、２^３ｊ−１は任意の整数の正ｊの場合７の倍数である。従って、素数インタリーブがメモリの実用的な数Ｍ＝Ｐのために何らかの適応を必要とすることがある。メモリの素数番号は扱いにくい。

次に、素数ＲＮＳ（剰余数系）について説明する。

上記のような方式は、素数による除算を排除する。

整数論からの中国人剰余定理は依然として単射写像ａ→（ｍ，ｗ）を保証する。

Ｐは任意の奇数整数でもあり得る。

上記のような方式の特性は、妥当なハードウェア作業である。しかしながら、いくつかのストライド対角線と反対角線との同じコンフリクトが「素数インタリーブ」においてのように発生し得る。従って、素数ＲＮＳは実際的なメモリ数Ｍ＝Ｐのために何らかの適応を必要とする可能性がある。メモリ内の分散したホールは不利である場合がある。

以下において、ラテン方陣の概念について説明する。

（完全）ラテン方陣は、０から２^Ｎ−１の整数要素を含む（２^Ｎ，２^Ｎ）行列であり、このような要素は任意の行または列（または対角線または反対角線）で一度以上できない。

行ｒおよび列ｃは、メモリｍ、Ｍ＝２^Ｎを求めるために（Ｍ，Ｍ）ラテン方陣Ｌを検索する。

ラテン方陣概念の特性は、コンフリクトを伴わない行、列、対角線および反対角線である。ラテン方陣はＤＵＴメモリのサイズでなければならず、従ってメモリテストのために適応を必要とする場合がある。さらに、ラテン方陣は多くのメモリＭ＝２^Ｎを必要とし、従ってメモリテストで使用するためには更なる適応を必要とする場合がある。

以下において、スクランブリングについて説明する。

ｍの中の各ビットはａの中のアドレスビットと、演算ＸＯＲおよびＡＮＤによるＧＦ（２）上の正則重み行列（Ｎ、Ａ）との重みを付けられた行列ＸとのＸＯＲ和である。ＧＦ（２）は、演算としてＸＯＲおよびＡＮＤを用いる素数＝２要素上のガロア体を示す。

Ｘ（Ｍ＝２^３およびＡ＝３２の場合の２^９６の考え得るＸ）を求めるのが困難な場合がある。

スクランブリング方式の特性は、それがＭ＝２^Ｎメモリと仮定し、単純なハードウェア構成を有し、選択するＸに応じてコンフリクトを伴う場合があり、Ｘの選択方法に関して困難を伴うことがあるという点である。

以下において、「多項式インタリーブ」とも示される多項式スクランブリングについて説明する。

（Ｎ，Ａ）行列Ｘは、次数「Ｎ」の最大長ＬＦＳＲ（線形フィードバックシフトレジスタ）からの「Ａ」個後の状態を含む。

しかしながら、コンフリクトを伴わない対角線はＸ（ＬＦＳＲ状態）の「Ａ」個の一意の列を必要とする場合がある。最大長が２^Ｎ−１であるため、これはＡ≦２^Ｎ−１＝Ｍ−１、つまりＭ＞Ａを必要とする。

多項式スクランブリング方式の特性は、それがＭ＝２^Ｎメモリを仮定し、簡略なハードウェアを備え、Ａ≦Ｍ−１の時、Ｓ＝２^Ｓストライド、または２^Ｓのストライド対角線／反対角線について、バッファ深さ１とコンフリクトを伴わないことである。しばしば、多くのメモリが必要とされる。しかしながら、必要なメモリ数は、メモリを複数のパーティションに分割することにより削減できる。さらに、多様な整数ストライドのコンフリクトが発生する可能性がある。

本発明の例示的な実施形態によれば、ＥＣＲメモリは、合計Ｐ＞１パーティションを有するＭ＞１のさらに小さな物理メモリに分割してもよい。ＰはＭより大きいまたは小さい、あるいはＭに等しい。例示的な実施形態によれば、論理パーティションおよび物理メモリは区別し得る。

例示的な実施形態によれば、重要な（あるいは関連する）アドレスシーケンス｛ａ（ｋ）｝＝｛（ｒ（ｋ），ｃ（ｋ））｝が等しい頻度で全てのＰ個のパーティション上に写像し、ほとんどクラスタ化がないように、行／列アドレスはパーティションｐ＝ｆ_ｐ（ｃ，ｒ）の上に写像できる。ついで、パーティションｐはメモリｍに写像できる。（ｃ，ｒ）→ｍ，ｗが単射であり、実現が容易であるように、写像（ｃ，ｒ）→ｗを決定してもよい。

写像の典型的なクラスは以下の通りである。

バッファリングは、等しいパーティション／メモリに対するアクセスの短期クラスタ化を円滑にし得る。

写像は、全てのアクセスについて使用されてよく、写像をソフトウェアにとってトランスペアレントにする。

以下において、図２を参照して、本発明の例示的な実施形態に係る試験装置２００について説明する。

試験装置２００は、被試験体２００を試験するための試験を実施するために、および試験を示す一次テストデータを生成するよう適応した試験部２０１を備える。さらに、試験装置２００は、生成された一次テストデータを処理する装置２０３を備える。

テストデータを処理する装置２０１は、被試験体２０２を試験するために実施される試験を示す一次テストデータを受け取るよう適応したデータ入力インタフェース２０４を備え、該一次テストデータは一次フォーマットａで提供される。処理部２０５は、一次フォーマットａから二次フォーマット（ｍ、ｗ）に一次テストデータを変換することによって二次フォーマット（ｍ、ｗ）で二次テストデータを生成するよう適応している。さらに、記憶装置２０７に二次テストデータを記憶するために二次フォーマットで二次テストデータを提供するよう適応したデータ出力インタフェース２０６を備える。

データ入力インタフェース２０４は、被試験体２０２の試験済み部分のアドレスを示し、ＤＵＴ２０２の試験済み部分の試験結果（つまり、指定された試験部分が試験に合格したか、または不合格だったか）を示す一次テストデータを一次フォーマットａで受け取る。

記載した実施形態によれば、被試験体２０２はＤＲＡＭメモリ製品、つまりメモリセルのマトリックス状の配列である。従って、アドレス「ａ」は、メモリアレイ２０２の試験済みのメモリセルの行「ｒ」と列「ｃ」を示す。一般的には、本発明の実施形態は、ＤＲＡＭまたはフラッシュメモリのような任意の種類のメモリデバイスに適用してよい。しかしながら、この種の高速メモリは特に帯域幅の問題を被りやすいため、ＤＲＡＭは、本発明の実施形態を使用する試験に特に適している。

データ出力インタフェース２０６は、ＤＵＴ２０２の試験済み部分の試験結果が記憶される記憶部２０７のアドレスを示し、ＤＵＴ２０２の試験済み部分の試験結果（つまり、試験済み部分が試験に合格したかまたは不合格だったか）を示す二次テストデータを二次フォーマット（ｍ、ｗ）で提供する。

特に、アドレスｍは、記憶装置（例えば、メモリ部分２０７ａ）のメモリ部分（例えば、別個の物理メモリまたは物理メモリの一部）２０７ａから２０７ｃを示し、そのメモリ部分の中に被試験体２０２の試験済み部分の試験結果が記憶され、「ｗ」は記憶部２０７のメモリ部分の中のアドレスを示し、そのメモリ部分に被試験体２０２の試験済み部分の試験結果が記憶される。

従って、処理部２０２は、記憶マップａ→（ｍ，ｗ）を実行し得る。このようにして、処理部２０５は、一次フォーマットのテストデータに基づいて、座標変換ａ→（ｍ，ｗ）を実施することによってテスト結果データを二次フォーマットに転送する。

処理部２０５は、二次テストデータの項目を、平均的に（つまり、長期的には）記憶部２０７の異なるメモリ部分２０７ａから２０７ｃに実質的に等しい頻度で分散できるよう、一次テストデータを二次テストデータに写像する。

記憶部２０７は、データ出力インタフェース２０６に結合し、二次テストデータを二次フォーマットで記憶するよう適応している。特に、記憶部２０７は、複数のメモリ部分２０７ａ、２０７ｂ、．．．、２０７ｃに分割され、複数のメモリ部分２０７ａ、２０７ｂ、．．．、２０７ｃの各々は二次フォーマットで二次テストデータの部分を記憶するよう適応している。

さらに、試験装置２００は、データ出力インタフェース２０６と記憶部２０７の複数のメモリ部分２０７ａ、２０７ｂ、．．．、２０７ｃの間に配置される複数のバッファ部２０８ａ、２０８ｂ、．．．、２０８ｃを備える。これに加え、試験装置２００は、データ出力インタフェース２０６と複数のメモリ部分２０７ａ、２０７ｂ、．．．、２０７ｃの間に配置され、二次テストデータの各々の項目に含まれるアドレス情報に基づき、複数のメモリ部分２０７ａ、２０７ｂ、．．．、２０７ｃの各々の部分に二次テストデータの個々の項目を分散するよう適応したデマルチプレクサ部２０９を備える。

図２からわかるように、アルゴリズムパターン生成器２１０は、ＤＵＴ２０２に、およびゲート部２１１に送られるアドレスシーケンスａ_ＤＵＴを生成する。ＤＵＴ２０２に刺激信号を適用すると、コンパレータ部２１２に提供される応答信号ｄ_ＤＵＴが生成される。ＤＵＴ２０２の試験済み部分が合格したか、または不合格だったかを示す合格／不合格信号は、応答信号ｄ_ＤＵＴを予想データｄ_Ｅｘｐと比較することによりコンパレータ部２１２で生成され、ゲート部２１１に送られる。

参照番号２１３で示すように、不合格アドレスごとのトランザクションは、マルチプレクサまたはセレクタ部２１４の入力に不合格アドレスａ_Ｆａｉｌを提供することにより実施される。マルチプレクサ２１４の別の入力には、中央演算処理装置（ＣＰＵ）２１５からの制御信号が送られる。従って、処理部２０５の入力インタフェース２０４でアドレスａが提供される。

分割部２０５の中では、記憶マップａ→（ｍ，ｗ）が生成される。すなわち、ａから（ｍ，ｗ）への座標変換が実行される。対応するデータは明確には図２に示していないが、マスタからスレーブへのトランザクションの方向は図２に関して左から右に移動する。

入力２０４で提供されるようなアドレス信号「ａ」は、被試験メモリデバイス２０２の特定のメモリセルの行ｒと列ｃを示す３６ビット信号であってもよい。アドレス信号ｍは、各々の合格／不合格情報を記憶するのに適切であるメモリ２０７のメモリ部分２０７ａから２０７ｃの特定のひとつのメモリ部分のアドレスを示す６ビット信号である。さらに、３０ビット信号ｗは、そのアドレスで情報が記憶されるｍで定められる適切なメモリ部分２０７ａから２０７ｃの中のアドレスを示す。

デマルチプレクサ部２０９は、メモリ部２０７のメモリ部分２０７ａから２０７ｃの対応するメモリ部分のひとつに信号を提供するために信号ｗを逆多重化する。しかしながら、メモリ部分２０７ａから２０７ｃの各々は、ＦＩＦＯバッファ２０８ａから２０８ｃおよび対応する読み取り−修正−書き込みブロック２１６ａ、２１６ｂ、２１６ｃによってデマルチプレクサ部２０９の対応する出力から離される。

従って、図２に示す方式で適切な写像が取得できる。

そのような写像はコンフリクトを伴わない。理想的には重要なアドレスシーケンスは、それらが同じメモリ部分／パーティションに再び再アクセスする前に全てのメモリ部分／パーティションを循環するように写像される。長期的には、等しいメモリ部分／パーティションのクラスタ化がほとんどないままで、全てのメモリ部分／パーティションが実質的に等しい頻度でアクセスされなければならない。

写像は単射であり、その結果、様々なＤＵＴアドレスａ＝（ｒ，ｃ）は様々なＥＣＲアドレスｅ＝（ｍ，ｗ）に写像しなければならない。

理想的には、写像は全単射である（ホールなし）。帯域幅乗数はＭに等しいか、またはＭの近似値である。

従って、図２に図示するシステムはソフトウェアにトランスペアレントであり、ハードウェア作業はほとんど必要としない。整数除算は不要であり得る。総ＥＣＲメモリサイズは、ＤＵＴメモリサイズに等しいか、または近似である（つまり、記憶オーバヘッドはわずかしかない）。メモリの２つの数字の累乗により復号化は簡略化され、連続した記憶空間が得やすくなる。

大きな素数ＲＮＳ（剰余数系）方式は、本発明の例示的な実施形態に係るシステムで実現してもよい。

Ｐは全ての関連する対角線（ストライド対角線およびストライド反対角線）に対して互いに素となるように十分に大きなものを選択する。Ｐは大きすぎてメモリ数になることができないため、２つの段階的に行われたモジュロ演算を実行できる。

かかるシステムの特性は、ストライド「ｓ」がＰの整数倍数でない限り、システムはコンフリクトを伴わず、ほとんどバッファリングがないという点である。Ｐが十分に大きい場合、２^Ｓストライドおよび２^Ｓストライド対角線および反対角線とのコンフリクトは発生しない。ｇｃｄ（Ｐ，Ｍ）≠Ｍであるため、いくつかのメモリは他よりも頻繁に使用される。つまり、帯域幅増倍率はＢより僅かに少ない場合がある。メモリの中のホールが発生する。

以下において、スキューラテン方陣方式が、本発明の例示的な実施形態に係るシステムでいかにして実現可能かについて説明する。

メモリの数を減らし、ラテン方陣Ｌのサイズを小さくするために、Ｒ個の行アドレスビット、それぞれＣ個の列ビットが（２^Ｂ，２^Ｂ）ラテン方陣Ｌを検索する前にスキューイングを使用してＢビットに凝縮できる。

かかるシステムの特性は、それが任意のサイズのＤＵＴメモリのために動作し、ＭがＲおよびＣと無関係であるという点である。ラテン方陣サイズは（２^Ｂ，２^Ｂ）にすぎない可能性がある。さらに、行ストライドと列ストライドが１である対角線および反対角線のコンフリクトを伴わない動作が可能である。

次に、本発明の例示的な実施形態に係るスクランブルされたラテン方陣概念について説明する。

メモリの数を減らし、ラテン方陣Ｌのサイズを小さくするために、Ｒ行アドレスビット、それぞれＣ列アドレスビットが、（２^Ｂ，２^Ｂ）ラテン方陣Ｌを検索する前にＸＯＲ関数を使用してＢ個のビットに凝縮できる。

かかるシステムの特性は、それが任意のサイズのＤＵＴメモリのために動作し、ＭがＲおよびＣとは無関係である点である。ラテン方陣サイズは（２^Ｂ，２^Ｂ）にすぎない。さらに、行ストライドと列ストライドが１である、コンフリクトを伴わない対角線および反対角線の動作が可能である。

次に、本発明の例示的な実施形態に係るインタリーブ（多項式）スクランブリングについて説明する。

所定の（少ない）数のメモリＭとのコンフリクトの削減または排除のため、アドレス（ｃ，ｒ）は、パーティションｐを生成する（Ｂ，Ｃ＋Ｒ）行列Ｘを使用してスクランブルされ、０≦ｐ≦Ｐ−１、Ｐ＞Ｍであり、Ｍを法としてさらに少ないメモリに削減される。

かかるシステムの特性は、それが任意のサイズのＤＵＴメモリのために動作し、ＭがＲおよびＣと無関係である点である。かかるシステムは、Ｐ個のメモリであるが、Ｍ＞Ｐメモリのみの従来のスクランブリングと同じコンフリクト動作をし得る。

次に、本発明の例示的な実施形態に係るスキューインタリーブ（多項式）スクランブリングについて説明する。

アドレス「ａ」は最初に斜めにされ、「ｂ」を生成し、次にパーティションｐを求めるためにスクランブルされ、最後にメモリｍを選択するためにモジュロＭに削減される。

かかるシステムは、整数ストライドとのコンフリクトを解消する特性を有してもよい。しかしながら、システムがほぼ全てのストライドに２Ｐバッファ深さを必要とする可能性がある。

例示的な実施形態によると、ＡＴＥまたはＤＵＴ基板、あるいはオンチップＤＦＴを用いるメモリテスト方式が提供される。かかるシステムはＰ＝Ｍという仮定に基づく。ＥＣＲはＭ＞１メモリに分割され得る。かかるシステムは単射写像ａ＝（ｃ，ｒ）→ｅ＝（ｍ，ｗ）と作用できる。さらに、ｍ＝ｆ_ｍ（ｃ，ｒ）は、「ｃ」および「ｒ」からの単純なサブセット以上である場合がある。

ストライドｓ＝Ｍのアドレスシーケンスの場合、Ｍメモリでの総帯域幅は一つの単独メモリより高くなる。理想的には加速はＭの因数で、いずれにせよ１より大きい因数である。

全てのＭ個のメモリの総サイズは、一つの単独メモリで必要とされるサイズのＭ倍未満であり得る。理想的には、メモリの削減はＭの因数で、いずれにせよ１より大きい因数である。

特に、Ｐ≠Ｍの場合、ＡＴＥまたはＤＵＴ基板またはオンチップＤＦＴを備える例示的な実施形態に係るメモリデバイスを提供できる。このような想定において、ＥＣＲは、Ｍ＞１メモリ全体でＰ＞１パーティションからなるａを備え得る。ｐ＝ｆ_ｐ（ｃ，ｒ）、ｍ＝ｆ_ｍ（ｐ）、ｗ＝ｆ_ｗ（ｃ，ｒ）からなる単射写像ａ＝（ｃ，ｒ）→ｅ＝（ｍ，ｗ）を用いると、ｍ＝ｆ_ｍ（ｆ_ｐ（ｃ，ｒ））は「ｃ」と「ｒ」からのビットの単純な部分集合以上となり得る。

ストライドｓ＝Ｐのアドレスシーケンスの場合、Ｍメモリの総帯域幅は、一つの単独メモリより高い場合がある。理想的には、加速はＭの因数で、いずれにせよ１より大きい因数である。

全てのＭ個のメモリの総サイズは、一つの単独メモリで必要とされるサイズのＭ倍未満であってよい。理想的には、メモリ削減はＭの因数で、いずれにせよ１より大きい因数である。

さらに、かかるシステムは、アドレスシーケンスの所定のセットについて改善するまたは最適化するためにプログラム可能写像と組み合わせることができる。別の例示的な実施形態によれば、これは写像パーティション、従ってメモリの短期クラスタ化に耐えるためにバッファリングと結合できる。別の例示的な実施形態によれば、これはソフトウェアに対し非可視にするために同じ写像による読み出しと結合できる。さらに、かかるシステムは段階的に行われる複数の写像と結合できる。

写像は「Ｐを法としてｘ」の計算を含むことがあり、Ｐは奇数である。これは素数インタリーブおよびＲＮＳを含んでもよい。さらに、写像は「Ｐを法としてｘ」および「Ｂを法としてｙ」の計算を含んでよく、Ｐは奇数であり、Ｐ≠Ｂである。これは大きな素数ＲＮＳを含んでもよい。

これに加えて、写像は、スキューイングを含むことがある（ｃ，ｒ）における少なくとも２つのビットフィールドの総和を含み得る。

さらに、マッピングはラテン方陣の検索を含み得る。

加えて、写像はラテン方陣の検索を含んでよく、インデックスの計算は「ａ」または「ｃ，ｒ」からの少なくとも２つのビットフィールドの総和を含み得る。

さらに、写像は、ラテン方陣の検索を含んでよく、インデックスの計算は「ａ」または「ｃ，ｒ」のＸＯＲ関数を含んでもよい。これはスクランブルされたラテン方陣の概念を含んでもよい。

写像は、スクランブリングを含んでよいＸＯＲテーブルも含み得る。

写像は、複数の連続列が線形に無関係であるＸＯＲテーブルも含み得る。

加えて、写像はＸＯＲテーブルを含み、そのテーブルでは、列アドレス「ｃ」に対応する複数の連続列を用いてＸＯＲ演算に従って論理的に処理される行アドレス「ｒ」に対応する複数の連続列が線形に無関係である。

写像は、そのコンテンツが多項式除算（ＬＦＳＲ、ＰＲＢＳ、ハミングコード、ＢＣＨコード、ＲＳコード等）を使用して生成されたＸＯＲテーブルを含み得る。これは多項式スクランブリングを含み得る。

写像は、そのコンテンツがＮ（Ｍ＝２^Ｎ）に等しい、または大きい次数の多項式とともに多項式除算を使用して生成されたＸＯＲテーブルをさらに含み得る。

これに加えて、写像は、インデックスが「ａ」または（ｃ，ｒ）から少なくとも２つのビットフィールドの総和として計算されるＸＯＲテーブルを含み得る。これはスキュースクランブリングを含み得る。

以下に、多項式スクランブリングに基づいてアドレス拡散を使用する、記憶効率的で高い帯域幅のエラーマップをさらに詳細に説明する。

多項式スクランブリングは複数のＥＣＲメモリ全体で均等にＡＰＧアドレスを拡散してもよい。総ＥＣＲ帯域幅は、メモリの数で乗算する。ＥＣＲは分割されるにすぎず、コピーは必要とされないため記憶オーバヘッドは必要とされない。システムは、全ての目的とするアドレスシーケンスのために動作する。システムは（ＸＯＲ、ＦＩＦＯ）を実現するのに容易である場合がある。方式はソフトウェアに対しトランスペアレントであってもよい。さらに、アーキテクチャは、はるかに低い費用のＥＣＲ／ＲＡ解決策を可能にできよう。

必要とされるＥＣＲメモリ帯域幅はＤＲＡＭＳによって使用可能であるより高い可能性があるため、従来、帯域幅の問題が発生することがある。（最近）試験されたＤＲＡＭメモリはＡＴＥ内のＥＣＲメモリに使用される（古い）ＤＲＡＭチップより高速である場合がある。物理的なＥＣＲメモリは１ビットより大きい幅であるため、ＥＣＲを更新するには読み取り−修正―書き込み動作のために少なくとも２回のアクセスが必要とされる。任意のわずかなアクセスのための制限されたトランザクション密度が発生し得る（例えばＤＤＲ２では６２％）。従って、従来、複数のＥＣＲメモリが必要とされる。

例示的な実施形態によると、不合格アドレスは複数の並列メモリ全体に拡散し得る。このような想定では、ＥＣＲを、各々が８バンク、つまり１バンク当たり１パーティションのＭ＝２^Ｎ＝８＝２^３メモリ内のＰ＝２^Ｂ＝６４＝２^６の重複しないパーティションに分割することができる。全ての関連するアドレスシーケンスが、ほとんど一時的なクラスタ化がない全てのＰ個のパーティション全体に均等に拡散できるように、不合格ＡＰＧアドレス「ａ」は、単純なＸＯＲを使用してＰ＝６４パーティションの上に写像してもよい。６ビットのパーティション番号「ｐ」は、メモリ「ｍ」およびバンク「ｂ」を選択できる。ａ（メモリ、バンク）内の選択されたワード番号は、不合格ＡＰＧアドレス「ａ」の単に任意の「全６」ビットであってよい。パーティションあたりのＦＩＦＯは、同様のパーティションへのアクセスの短期クラスタ化を円滑にできる。写像は全てのアクセスに対して使用され、それをソフトウェアに対してトランスペアレントにすることができる。

図３は、例示的な実施形態に係る試験装置３００を示す。

試験装置３００は、試験装置２００といくつかの個別の態様において異なるにすぎない。例えば、等しい不合格アドレスをマージするために、試験部２０１にマージ部３０１が設けられる。これに加えて、処理部２０５内の写像は、出力２０６で、３個のバンクビットｂ、３個のメモリビットｍおよび３０個のワードビットを提供する。論理ゲート３０２は、デマルチプレクサ２０９とＦＩＦＯ３０３の間に、およびＦＩＦＯ３０３とＲＭＷ部２１６ａから２１６ｃの間に配置される。

次に、図４を参照し、スクランブリングを用いるアドレス拡散について説明する。

パーティション数字「ｐ」の全Ｂ＝６ビットは、不合格アドレス「ａ」の全「Ａ」（例えば３６）ビットの重みが付けられたＸＯＲ合計である。ＡＮＤ重みｘ_ｉｊがプログラム可能レジスタに記憶される。そのような写像は、（論理→物理アドレススクランブリングについてと同じ方法であるが、目的は別である）スクランブリングとして示される。そのような写像は、行アドレスと列アドレスを無関係にスクランブルする論理→物理アドレススクランブリングと混同されないのに対し、ここではスクランブルされたパーティション番号が行と列を含む全アドレスビットの関数であり得る。

図４の方式はＡＮＤゲート４００およびＯＲゲート４０１を含む。

図５は、アドレス拡散によるＥＣＲアドレス生成を示す。

（メモリ、バンク）内のメモリ番号「ｍ」、バンク番号「ｂ」、およびワード番号「ｗ」は、パーティション番号「ｐ」および不合格ＡＰＧアドレス「ａ」からの単純なビット選択である。例えば、６４のパーティション（Ｂ＝６）、８個のメモリ（Ｎ＝３）、８バンク／メモリ、およびＡ＝３６アドレスビットが想定される。

次に、図６を参照すると、多項式スクランブリングとの関連でスクランブリング行列６００について説明する。

ソフトウェア構成要素は、「Ｂ」フリップフロップで、最大長ＬＦＳＲの「Ａ」の連続状態でＢＡ行列Ｘを満たし得る。

以下の例は、多項式ｑ（ｘ）＝ｘ^３＋ｘ^２＋１を使用する。

以下に、図７を参照して、ＡＰＧアドレスとＥＣＲアドレス間の写像方式７００について、例えば８パーティションとともに説明する。

行列Ｘの正則性が、不合格ＡＰＧアドレス「ａ」とＥＣＲアドレス（ｍ，ｗ）間の１：１の写像につながる。これによりメモリサイズオーバヘッドおよび不都合なメモリホールを避けることができる。

以下において、コンフリクト動作に関していくつかの仮定を行う。

特に断りのない限り、以下の最悪のケースの条件が仮定される。ＡＰＧクロックサイクルごとに、新しい読み取りアドレス（書き込みなし、アイドルサイクルなし）がある。あらゆる読み取りアドレスが不合格になる。それ以後のアクセスの局所性はＥＣＲ帯域幅を増加させない。（リフレッシュおよびアイドルが差し引かれた後の）最大ＥＣＲトランザクションレートはＡＰＧアドレスレートに等しい。特に断りのない限り、等しいパーティションの大きなクラスタ化に対処する更なる帯域幅はない。

深さ「ｂ」の有限バッファがこれらの条件下でアドレスシーケンスに対処するのに十分であるとき、アドレスシーケンスは、バッファ「ｂ」を有しコンフリクトを伴わないもの、と称される。

この条件は、以下の擬似コードを使用して検証できる。つまり、ｐ（ｋ）はｋ番目の一次データセットに対応して選択されたパーティションである。
バッファ（１．．．Ｐ）＝０；＃各パーティションは、ｋ＝１．．．のための空のバッファで開始する。＃アドレスステップごとに、
バッファ（ｐ（ｋ））＋＝１；＃ターゲットパーティションのバッファを増加する。
バッファ（ｐ（ｋ））＞ｂの場合、「オーバフロー」を戻す。
バッファ（ｐ（ｋ））＞０の場合、＃バッファがすでに空でない場合、＃一つのバッファエントリが、Ｐ番目のアドレスバッファごとに（（ｋ，Ｐ）を法として）−＝１減らす。
終わり
終わり
「ＯＫ」を戻す。

ただし、実際には、多くの場合リフレッシュは更なるバッファリングを必要とする可能性がある。

次に、コンフリクト動作に関連するいくつかの結果を示す。

異なるアドレスシーケンス、つまり線形定数ストライド、矩形ブロック、三角形ブロック、およびバタフライパターンを調べた。

一般的には、全ての調べられたアドレスシーケンスは、関与するストライドが「１」または２の累乗、または２列の累乗プラス／マイナス２行の累乗の総和／差異（一般化された対角線）であり、ブロックがＰ列およびＰ行の倍数で整列させる限り、妥当なバッファとのコンフリクトを免れる。

任意の整列は、２ｘまたは４ｘのバッファサイズを必要とする可能性がある。

図８は、Ｐ＝８パーティション対１６・３２ＡＰＧアドレスのための方式８００を示す。

各々のＰの整列したＰ・Ｐブロックでは、あらゆる行／列／主要対角線／および反対角線が各パーティションを正確に一度含む。

図９は、パーティション「０」対１６・３２ＡＰＧアドレスの方式９００を示す。

各Ｐの整列Ｐ・Ｐブロックでは、あらゆる行／列／主要対角線／および反対角線が各パーティションを正確に一度含む。

用語「備える」は、他の要素や特性を排除するものではなく、また、「一つの」は複数を排除するものではないことに注意されたい。種々の実施形態に関連して記載される要素は組み合わせてよい。また、請求項中の参照符号は請求の範囲を制限するものと解釈すべきでない。

試験部およびテストデータを処理する装置を備える試験装置を示す図である。 本発明の例示的な実施形態による試験部およびテストデータを処理する装置を含む試験装置を示す図である。 本発明の別の実施形態による試験部およびテストデータを処理する装置を備えた試験装置を示す図である。 アドレス拡散との関連でのスクランブリングの論理アーキテクチャを示す図である。 アドレス拡散との関連でのＥＣＲアドレス生成を示す図である。 多項式スクランブリングとの関連でのスクランブリング行列を示す図である。 ＡＰＧとＥＣＲアドレス間の写像を示す図である。 Ｐ＝８パーティション対１６^＊３２ＡＰＧアドレスの例の行列を示す図である。 図８の例について、パーティション「０」対１６^＊３２ＡＰＧアドレスを示す図である。

符号の説明

２００ 試験装置
２０１ 試験部
２０２ 被試験体
２０３ テストデータ処理装置
２０４ データ入力インタフェース
２０５ 処理部
２０６ データ出力インタフェース
２０７ 記憶部
２０８ａ、２０８ｂ、２０８ｃ バッファ部
２０９ デマルチプレクサ部
２１０ アルゴリズムパターン生成器
２１１ ゲート
２１２ コンパレータ部
２１３ トランザクション
２１４ マルチプレクサ（セレクタ部）
２１５ 中央演算処理装置

Claims (24)

1. テストデータを処理する装置（２０３）であって、
   被試験体（２０２）を試験するために実施される試験を示す一次テストデータを受け取るよう適応し、前記一次テストデータが一次フォーマットで提供されるデータ入力インタフェース（２０４）と、
   座標変換を実施することにより、前記一次フォーマットから二次フォーマットに前記一次テストデータを変換することによって前記二次フォーマットで二次テストデータを生成するよう適応した処理部（２０５）と、
   複数の記憶部（２０７ａから２０７ｃ）に前記二次テストデータを記憶するために前記二次フォーマットで前記二次テストデータを提供するよう適応したデータ出力インタフェース（２０６）と、を備えること、
   を特徴とする装置（２０３）。
2. 前記データ入力インタフェース（２０４）が、前記被試験体（２０２）の試験済み部分のアドレスを示し、前記被試験体（２０２）の前記試験済み部分の試験結果を示す前記一次テストデータを前記一次フォーマットで受け取るよう適応していること、を特徴とする請求項１に記載の装置（２０３）。
3. 前記被試験体（２０２）の前記試験済み部分の前記アドレスが、前記被試験体（２０２）の前記試験済み部分の行および列を示すこと、を特徴とする請求項２に記載の装置（２０３）。
4. 前記被試験体（２０２）の前記試験済み部分の前記試験結果が、前記被試験体（２０２）の前記試験済み部分が前記試験に合格したか、あるいは前記試験に不合格だったかを示すこと、を特徴とする請求項２または前記請求項のいずれか一項に記載の装置（２０３）。
5. 前記データ出力インタフェース（２０６）が、前記被試験体（２０２）の前記試験済み部分の前記試験結果が記憶される前記記憶部（２０７ａから２０７ｃ）のアドレスを示し、前記被試験体（２０２）の前記試験済み部分の試験結果を示す前記二次テストデータを前記二次フォーマットで提供するよう適応していること、を特徴とする請求項１または前記請求項のいずれか一項に記載の装置（２０３）。
6. 前記記憶部（２０７ａから２０７ｃ）の前記アドレスがパーティション（２０７ａから２０７ｃ）を示し、そのパーティション（２０７ａから２０７ｃ）に前記被試験体（２０２）の前記試験済み部分の前記試験結果が記憶され、
   前記記憶部（２０７ａから２０７ｃ）の前記アドレスが、前記パーティション（２０７ａから２０７ｃ）の中のアドレスを示し、そのパーティション（２０７ａから２０７ｃ）に前記被試験体（２０２）の前記試験済み部分の前記試験結果が記憶されること、
   を特徴とする請求項５に記載の装置（２０３）。
7. 前記被試験体（２０２）の前記試験済み部分の前記試験結果が、前記被試験体（２０２）の前記試験済み部分が前記試験に合格したか、または前記試験に不合格だったかを示すこと、を特徴とする請求項５または前記請求項のいずれか一項に記載の装置（２０３）。
8. 前記処理部（２０５）が、前記一次フォーマットが前記二次フォーマットと異なるように適応していること、を特徴とする請求項１または前記請求項のいずれか一項に記載の装置（２０３）。
9. 前記処理部（２０５）が、前記二次テストデータの項目が、平均して、異なるパーティション（２０７ａから２０７ｃ）に実質的に等しい頻度で分散するように、前記一次テストデータが前記二次テストデータの中に写像されるよう適応していること、を特徴とする請求項６または前記請求項のいずれか一項に記載の装置（２０３）。
10. 前記処理部（２０５）が前記一次テストデータを前記二次テストデータに全単射様式で写像するよう適応していること、を特徴とする請求項１または前記請求項のいずれか一項に記載の装置（２０３）。
11. 前記処理部（２０５）が、前記一次フォーマットから中間フォーマットに前記一次テストデータを変換することによって前記中間フォーマットで中間テストデータを生成するよう適応し、
    前記処理部（２０５）が、前記中間フォーマットから前記二次フォーマットに前記中間テストデータを変換することによって前記二次フォーマットで前記二次テストデータを生成するよう適応していること、
    を特徴とする請求項１または前記請求項のいずれか一項に記載の装置（２０３）。
12. 前記処理部（２０５）が、スキューラテン方陣、スクランブルラテン方陣、インタリーブスクランブリング、インタリーブ多項式スクランブリング、スキューインタリーブスクランブリング、スキューインタリーブ多項式スクランブリング、およびその組み合わせからなるグループの内の少なくとも一つを使用して、前記一次テストデータを前記二次テストデータに写像するよう適応していること、を特徴とする請求項１または前記請求項のいずれか一項に記載の装置（２０３）。
13. 試験装置（２００）であって、
    被試験体（２０２）を試験するための試験を実施するために、および前記試験を示す一次テストデータを生成するよう適応した試験部（２０１）と、
    前記生成された一次テストデータを処理するための請求項１または前記請求項のいずれか一項に記載の装置（２０３）と、
    を備えること、を特徴とする試験装置（２００）。
14. 一つまたは複数の被試験メモリデバイス（２０２）を試験するためのメモリテストデバイスとして適応していること、を特徴とする請求項１３に記載の試験装置（２００）。
15. 前記データ出力インタフェース（２０６）に結合され、前記二次フォーマットで前記二次テストデータを記憶するよう適応した前記複数の記憶部（２０７ａから２０７ｃ）を備えること、を特徴とする請求項１３または前記請求項のいずれか一項に記載の試験装置（２００）。
16. 前記複数の記憶部（２０７ａから２０７ｃ）が複数のパーティション（２０７ａから２０７ｃ）に分割され、前記複数のパーティション（２０７ａから２０７ｃ）の各々が前記二次フォーマットで前記二次テストデータを記憶するよう適応していること、を特徴とする請求項１５に記載の試験装置（２００）。
17. 前記複数の記憶部（２０７ａから２０７ｃ）または前記複数のパーティション（２０７ａから２０７ｃ）が物理的に別々のエンティティであること、を特徴とする請求項１６に記載の試験装置（２００）。
18. 前記複数の記憶部（２０７ａから２０７ｃ）または前記複数のパーティション（２０７ａから２０７ｃ）が別々のアドレス入力を有すること、を特徴とする請求項１６または前記請求項のいずれか一項に記載の試験装置（２００）。
19. 前記複数のパーティション（２０７ａから２０７ｃ）が物理記憶部（２０７）の部分であること、を特徴とする請求項１６または前記請求項のいずれか一項に記載の試験装置（２００）。
20. 前記データ出力インタフェース（２０６）と前記記憶部（２０７）の間に配置される一つまたは複数のバッファ部（２０８ａから２０８ｃ）を備えること、を特徴とする請求項１３または前記請求項のいずれか一項に記載の試験装置（２００）。
21. 前記データ出力インタフェース（２０６）と前記複数のパーティション（２０７ａから２０７ｃ）の間に配置され、前記二次テストデータの前記各々の項目に含まれるアドレス情報に基づいて前記二次テストデータの個々の項目を前記複数のパーティション（２０７ａから２０７ｃ）のそれぞれ一つに分散するよう適応したデマルチプレクサ部（２０９）を備えること、を特徴とする請求項１６または前記請求項のいずれか一項に記載の試験装置（２００）。
22. テストデータを処理する方法であって、
    被試験体（２０２）を試験するために実施される試験を示す一次テストデータを受け取り、前記一次テストデータが一次フォーマットで提供されることと、
    座標変換を実施することにより、前記一次フォーマットから二次フォーマットに前記一次テストデータを変換することによって前記二次フォーマットで二次テストデータを生成することと、
    複数の記憶部（２０７ａから２０７ｃ）に前記二次テストデータを記憶するために前記二次フォーマットで前記二次テストデータを提供することと
    を含むこと、を特徴とする方法。
23. テストデータを処理するコンピュータプログラムが記憶されるコンピュータ可読媒体であって、そのコンピュータプログラムがプロセッサ（２０５）により実行されると、
    被試験体（２０２）を試験するために実施される試験を示す一次テストデータを受け取り、前記一次テストデータが一次フォーマットで提供される方法と、
    座標変換を実施することにより、前記一次フォーマットから二次フォーマットに前記一次テストデータを変換することによって前記二次フォーマットで二次テストデータを生成する方法と、
    複数の記憶部（２０７ａから２０７ｃ）に前記二次テストデータを記憶するために前記二次フォーマットで前記二次テストデータを提供する方法と、
    を制御するまたは実施するよう適応していること、を特徴とするコンピュータ可読媒体。
24. テストデータを処理するプログラム要素であって、プロセッサ（２０５）によって実行されると、
    被試験体（２０２）を試験するために実施される試験を示す一次テストデータを受け取り、前記一次テストデータが一次フォーマットで提供される方法と、
    座標変換を実施することにより、前記一次フォーマットから二次フォーマットに前記一次テストデータを変換することによって前記二次フォーマットで二次テストデータを生成する方法と、
    複数の記憶部（２０７ａから２０７ｃ）に前記二次テストデータを記憶するために前記二次フォーマットで前記二次テストデータを提供する方法と、
    を制御するまたは実施するよう適応していること、を特徴とするプログラム要素。

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