JP2010032402A - 半導体試験装置 - Google Patents

Abstract

【課題】回路構成および回路量を簡略化しつつ、高速且つ正確に被試験デバイスの試験を行うことを目的とする。
【解決手段】ＤＵＴの試験を行うための複数のＣＰＵ１を備える半導体試験装置であって、ＣＰＵ１ごとに設けられ、他のＣＰＵ１に対して割込を要求するための割込要求データを作成するデータ作成部１４と、このデータ作成部１４のそれぞれから割込要求データを入力して、他のＣＰＵ１に対して割込を発生させる制御を行う割込制御部２と、データ作成部１４ごとに設けられ、データ作成部１４と割込制御部２とをそれぞれ接続し、割込要求データをシリアルデータとしてシリアル転送するシリアルバス３０と、を備えている。
【選択図】 図１

Description

本発明は、被試験デバイスの試験を行うための半導体試験装置に関し、特に複数の演算部の間で割込制御を行う機構を備えた半導体試験装置に関するものである。

メモリやＩＣ、ＬＳＩ等の被試験デバイス（ＤＵＴ：Device Under Test）の良否判定を行う半導体試験装置として、ＤＵＴからの測定データをＣＰＵにおいて演算処理して行うものが、例えば特許文献１に開示されている。近年のＤＵＴは大容量化、高集積化の傾向にあり、測定データの情報量が極めて膨大になっていること、また複数種類の測定データを演算処理することから、複数のＣＰＵを設けて測定データを並列して演算処理を行うようになってきている。この種の半導体試験装置では、各ＣＰＵの間で所定の割込を発生させることがある。例えば、１つのＣＰＵにおいて演算処理した結果を、他のＣＰＵにおいて使用する場合等、ＣＰＵ間で処理の連携を図る場合等である。

複数のＣＰＵを設けた半導体試験装置の一例を図５に示す。図５における半導体試験装置は、ｎ（ｎは整数）個のＣＰＵ１０１−１〜１０１−ｎ（総称してＣＰＵ１０１とする）と、割込制御部１０２とを備えて概略構成される。割込制御部１０２は、各ＣＰＵ１０１に対応して設けたｎ個の制御部側パラレルバスインターフェイス１０３−１〜１０３―ｎ（総称して制御部側パラレルバスインターフェイス１０３とする）と、各制御部側パラレルバスインターフェイス１０３に接続される記憶部１０４と、各ＣＰＵ１０１に接続される割込発生部１０５と、を備えている。記憶部１０４は、図６に示すように、ｎ個の割込要因レジスタ１０６−１〜１０６−ｎ（総称して割込要因レジスタ１０６とする）と、ｎ個の割込クリアレジスタ１０７−１〜１０７―ｎ（総称して割込クリアレジスタ１０７とする）とを備えている。

各ＣＰＵ１０１は、図示しないＤＵＴに接続されており、ＤＵＴの測定データの演算処理を行う。また、各ＣＰＵ１０１−１〜１０１−ｎは他のＣＰＵ１０１に対して割込を発生させることができるようになっており、それぞれパラレルバス１１０−１〜１１０−ｎ（総称してパラレルバス１１０とする）が接続され、各パラレルバス１１０−１〜１１０−ｎは割込制御部１０２に接続される。また、各ＣＰＵ１０１はＣＰＵ側パラレルバスインターフェイス１１１−１〜１１１−ｎ（総称してＣＰＵ側パラレルバスインターフェイル１１１とする）と、割込要求入力部１１２−１〜１１２−ｎ（総称して割込要求入力部１１２とする）と、クロック部１１３−１〜１１３−ｎ（総称してクロック部１１３とする）と、を備えており、各部はパラレルバス１１０に接続される。パラレルバス１１０は、各ＣＰＵ１０１と割込制御部１０２との間をそれぞれ接続するためのローカルバスであり、パラレル転送方式のバスである。パラレルバス１１０はアドレスバスとデータバスと複数本の制御線とを有している。なお、図中において、パラレルバスインターフェイスは「ＰＢＩ／Ｆ」として、割込要求入力部は「ＩＲＱ−ＩＮ」として、クロック部は「ＣＬＫ」として示している。

各ＣＰＵ側パラレルバスインターフェイス１１１と各制御部側パラレルバスインターフェイス１０３との間はパラレルバス１１０により接続されている。また、図６に示すように、記憶部１０４に備えられるｎ個の割込要因レジスタ１０６およびｎ個の割込クリアレジスタ１０７は、それぞれｎビットの情報を保持するレジスタになっている。各割込要因レジスタ１０６および各割込クリアレジスタ１０７にはそれぞれアドレスが割り当てられており、各ＣＰＵ１０１はアドレスを指定することにより、任意のレジスタに直接的にデータの書込みおよび読込みを行うことができる。また、各割込要因レジスタ１０６および各割込クリアレジスタ１０７は、それぞれ各ＣＰＵ１０１に個別的に対応して設けられている。つまり、ＣＰＵ１０１−Ｘと割込要因レジスタ１０６−Ｘおよび割込クリアレジスタ１０７−Ｘとが対応している（Ｘはｎ以下の整数）。

割込発生部１０５は、パラレルバス１１０の制御線を介して、各ＣＰＵ１０１の割込要求入力部１１２とそれぞれ接続されている。この割込発生部２６は、何れかの割込要因レジスタ１０６の内容が変更されたときに、割込要求入力部１１２を介して、ＣＰＵ１０１に対して割込を発生させる。

以上の構成において、ＣＰＵ１０１−２からＣＰＵ１０１−３に対して割込を行う動作について説明する。ＣＰＵ１０１−２は、パラレルバス１１０を介して、アドレスバスにより指定されるアドレス（ＣＰＵ１０１−３を特定するためのアドレス）の割込要因レジスタ１０６−３に対して、データバスにより自身のＣＰＵ１０１−２を示すデータを書き込む。データバスにより書き込むデータ（ＣＰＵ１０１−２を特定するデータ）としてはｎビットのデータとし、最下位から２ビット目のみを１、他のビットを０としたデータとする。このデータのビット数はＣＰＵ１０１の数と一致しており、ビット位置によりＣＰＵ１０１を特定するデータになっている。

割込発生部１０５は、各割込要因レジスタ１０６を監視しており、割込要因レジスタ１０６−３に変更があったことを検出して、この割込要因レジスタ１０６−３に対応するＣＰＵ１０１−３に対して、パラレルバス１１０および割込要求入力部１１２−３を介して、割込を発生させる。ＣＰＵ１０１−３は、割込の発生を検出すると、自身のＣＰＵ１０１−３に対応する割込要因レジスタ１０６−３のアドレスを指定してアクセスする。割込要因レジスタ１０６−３には、割込元であるＣＰＵ１０１−２を示すデータが書き込まれているため、このデータを読み込んで、ＣＰＵ１０１−３はＣＰＵ１０１−２から割込があったことを認識し、ＣＰＵ１０１−２からの割込に応じた所定の割込処理を行う。

また、図７のように、各ＣＰＵ１０１と割込制御部１０２との間に共通ローカルバス１２０を設けた構成としたものもある。この場合には、割込制御部１０２の制御部側パラレルバスインターフェイス１０３は１つだけ設けるようにして、この制御部側パラレルバスインターフェイス１０３と共通ローカルバス１２０とが接続されるようにしている。共通ローカルバス１２０を用いる方式では、ＣＰＵ１０１−１〜１０１−ｎのそれぞれがバスマスタになるため、各ＣＰＵ１０１−１〜１０１−ｎからの割込要求を調停するための図示しないバス調停機構を設けるようにする。
特開２００７−２８５７３７号公報

ＣＰＵ１０１が取り扱うデータは、１６ビット、３２ビット、６４ビットといった複数ビットを単位とするデータであり、ＣＰＵ１０１のバス方式としては、パラレル転送方式のパラレルバスが用いられる。各ＣＰＵ１０１と割込制御部１０２との間がパラレルバス１１０により接続されているため、アドレスバスによりアドレス指定して所定の割込要因レジスタ１０６にアクセスを行い、割込元のＣＰＵ１０１のデータの書き込みおよび読み込みを行うことができる。

ただし、パラレルバスは複数ビットの情報を転送可能なバスであり、多数の信号線により構成されているものであり、パラレルバス１１０はＣＰＵ１０１の個数に対応して設けられることから、信号線の本数は膨大なものになる。このため、回路構成の複雑化および回路量の増大化を招来する。特に、近年では、メモリの大容量化、ＩＣやＬＳＩ等の高集積化が進んでいるため、演算処理を行うためのＣＰＵ１０１の性能は飛躍的に向上しており、またＣＰＵ１０１の数も増加の一途を辿っている。ＣＰＵ１０１の性能向上に伴ってパラレルバス１１０のバス幅が拡大し、またＣＰＵ１０１の数が増加することにより、著しく信号線の本数が増加する。結果として、回路構成は極めて複雑になり、また回路量も大幅に増大することになる。

また、各ＣＰＵ１０１および割込制御部１０２は基板上に設けられることから、パラレルバス１１０の信号線の本数が増加すると、それに応じて基板上に多くの配線を形成しなくてはならない。従って、配線スペースを確保するために、基板サイズも著しく大型化させるか、または基板の層数を増やすようにしなければならなくなり、半導体試験装置全体のコンパクト化を測れなくなる。そして、割込制御部１０２にＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field Programmable Gate Array）等の高価な集積回路を用いるような場合には、サイズの大型化だけでなく、非常にコスト高になるという問題がある。

また、パラレルバスの信号線の本数が増加すると、スキューによる転送速度の低速化やクロストークといった問題が顕在化する。近年の半導体試験装置では、高速且つ正確に試験を行わなければならないため、スキューやクロストークといった問題は無視できないものになる。特に、多数の被試験デバイスをテストするといった場合には、複数の基板を使用してテストを行うが、基板間をパラレルバス１１０により接続すると、バスの配線長が長くなる。スキューやクロストークといった問題は、バスの配線長に依存して大きくなるため、これらの問題はさらに顕在化してくる。

また、図７のように、共通ローカルバス１２０を用いれば、割込制御部１０２と共通ローカルバス１２０との間のバス数を少なくすることができるが、バスの調停機構が必要になるため、回路の複雑化や回路量の増大といった問題は解消されない。また、バス調停機構が各ＣＰＵ１０１から出力されたデータの調停を行うため、試験速度はその分低下するといった問題がある。

そこで、本発明は、回路構成および回路量を簡略化しつつ、高速且つ正確に被試験デバイスの試験を行うことを目的とする。

以上の課題を解決するため、本発明の請求項１の半導体試験装置は、被試験デバイスの試験を行うための複数の演算部を備える半導体試験装置であって、前記演算部ごとに設けられ、他の演算部に対して割込を要求するための割込要求データを作成するデータ作成部と、このデータ作成部のそれぞれから前記割込要求データを入力して、前記他の演算部に対して割込を発生させる制御を行う割込制御部と、前記データ作成部ごとに設けられ、前記データ作成部と前記割込制御部とをそれぞれ接続し、前記割込要求データをシリアルデータとしてシリアル転送するシリアルバスと、を備えたことを特徴とする。

この半導体試験装置によれば、各演算部と割込制御部との間はシリアルバスにより接続されているため、回路構成および回路量を簡略化でき、且つスキューやクロストークの問題がないことから高速且つ正確に被試験デバイスの試験を行うことが可能になる。

本発明の請求項２の半導体試験装置は、請求項１記載の半導体試験装置において、前記演算部ごとに設けられ、前記データ作成部が生成した前記割込要求データをパラレルデータからシリアルデータに変換して前記シリアルバスに出力する演算部側インターフェイスと、前記割込制御部に設けられ、前記シリアルバスから入力した前記割込要求データをシリアルデータからパラレルデータに変換する制御部側インターフェイスと、を備えたことを特徴とする。

この半導体試験装置によれば、演算部と割込制御部とでパラレルデータとシリアルデータとの変換を行なっているため、演算部および割込制御部で使用されているデータ形式とバスの転送形式とが異なる場合であっても、データ転送を行うことができるようになる。

本発明の請求項３の半導体試験装置は、請求項１記載の半導体試験装置において、前記シリアルバスは、前記割込要求データを転送するためのデータ用信号線と、前記割込制御部から前記演算部に対して割込を発生させるための割込発生用信号線と、前記データ用信号線と前記割込発生用信号線とのタイミング制御を行うクロック用信号線と、を有することを特徴とする。

この半導体試験装置によれば、シリアルバスは３本の信号線を有するシンプルな構成となっており、バス幅を大幅に縮小することができ、回路構成および回路量を極めて簡略化することができるようになる。

本発明の請求項４の半導体試験装置は、請求項１記載の半導体試験装置において、前記割込要求データは、割込元の演算部を特定するための割込元演算部データと割込先の演算部を特定するための割込先演算部データとを有し、前記割込制御部は、前記割込先演算部データにより特定される演算部に対して、前記割込元演算部データにより特定される演算部からの割込を発生させる制御を行うことを特徴とする。

この半導体試験装置によれば、割込制御部は、割込要求データの割込元演算部データと割込先演算部データとに基づいて、割込先の演算部と割込元の演算部とを特定できるようになる。

本発明の請求項５の半導体試験装置は、請求項４記載の半導体試験装置において、前記割込制御部は、前記演算部ごとに設けられる前記割込元演算部データを記憶するための複数の割込要因記憶部と、前記割込先演算部データにより割込先の演算部を特定し、特定された割込先の演算部に対応する割込要因記憶部に前記割込元演算部データを記憶させる割込処理部と、前記複数の割込要因記憶部のうち何れかの割込要因記憶部が変更されたときに、変更があった割込要因記憶部に対応する演算部に対して、記憶されている割込元演算部データにより特定される演算部からの割込を発生させる割込発生部と、を備えたことを特徴とする。

この半導体試験装置によれば、割込要因記憶部に割込元演算部データを記憶させ、割込要因記憶部と演算部とを対応させていることから、割込先および割込元の演算部を特定できるようになる。

本発明の請求項６の半導体試験装置は、請求項１記載の半導体試験装置において、前記割込制御部は、２以上の前記演算部から同時に前記割込要求データを入力したときに、先着順で割込を発生させるためのＦＩＦＯ制御部を備えたことを特徴とする。

この半導体試験装置によれば、複数の演算部から１つの演算部に対して同時に割込要求があったとしても、ＦＩＦＯ制御部により先着順に割込処理を行うことができるようになる。

本発明の請求項７の半導体試験装置は、請求項１記載の半導体試験装置において、前記複数の演算部と前記割込制御部と前記複数のシリアルバスとを設けた複数の基板と、これらの複数の基板間をデイジーチェーン方式で接続する基板間接続用シリアルバスと、を備え、前記演算部は、他の基板の演算部に対して割込を要求するときに、割込先の演算部が属する基板を特定する割込先基板データと割込元の演算部が属する基板を特定する割込元基板データとを前記割込要求データに付加して出力し、前記各基板の割込制御部は、前記割込先基板データが自身の基板を示している場合には、前記割込先演算部データにより特定される演算部に対して、前記割込元基板データの基板に属する前記割込元演算部データの演算部からの割込を発生させ、前記割込先基板データが自身の基板を示していない場合には、前記デイジーチェーン方式で接続される次の基板の割込制御部に前記割込要求データを出力することを特徴とする。

この半導体試験装置によれば、複数の基板を備えているような場合であっても、割込先基板データと割込元基板データとを割込要求データに付加しているため、シリアルバスによる接続方式で割込制御を行うことができるようになる。複数の基板間がバス接続されることにより、全体としてのバス長は長くなるが、基板間を接続するバスについてもシリアルバスにしているため、スキューやノイズの問題が起こることはない。

本発明は、複数の演算部の間で割込処理を行うときに、各演算部と割込制御部との間をシリアルバスにより接続しているため、回路構成および回路量を大幅に簡略化することができるようになり、且つ試験速度の高速化を図ることができるようになる。各演算部からは割込先演算部データと割込元演算部データとを含む割込要求データをシリアルデータに変換して割込制御部に出力するようにしているため、割込制御部は、割込先の演算部と割込元の演算部とを特定でき、割込処理を行うことができるようになる。

以下、図面を参照して本発明の実施形態について説明する。図１は、本発明の半導体試験装置の概略を示したブロック図である。半導体試験装置は、複数のＣＰＵ（演算部に相当）１−１〜１−ｎ（総称してＣＰＵ１とする）と割込制御部２とを備えて概略構成している。各ＣＰＵ１は、ＣＰＵ側インターフェイス（演算部側インターフェイスに相当）１１−１〜１１−ｎ（総称してＣＰＵ側インターフェイス１１とする）と、割込要求入力部１２−１〜１２−ｎ（総称して割込要求入力部１２とする）と、クロック部１３−１〜１３−ｎ（総称してクロック部１３とする）と、データ作成部１４−１〜１４−ｎ（総称してデータ作成部１４とする）と、を備えている。また、割込制御部２は、制御部側インターフェイス２１−１〜２１−ｎ（総称して制御部側インターフェイス２１とする）とＦＩＦＯ制御部２２とＦＩＦＯキュー２３と割込処理部２４と記憶部２５と割込発生部２６とを備えて概略構成している。以下、ＣＰＵ１−２（割込元ＣＰＵ）からＣＰＵ１−３（割込先ＣＰＵ）に対して割込を要求する場合を例示して説明する。なお、図１において、ＣＰＵ側インターフェイスを「ＣＰＵＩ／Ｆ」、制御部側インターフェイスを「ＣＴＲＩ／Ｆ」、割込要求入力部を「ＩＲＱ−ＩＮ」、クロック部を「ＣＬＫ」、データ作成部を「ＤＭ」として示している。

各ＣＰＵ１と割込制御部２とは、それぞれシリアルバス３０−１〜３０−ｎ（総称してシリアルバス３０とする）により接続されている。各シリアルバス３０は、データ用信号線３１と割込要求用信号線３２とクロック用信号線３３とを有している。データ用信号線３１はＣＰＵ１と割込制御部２との間で各種データをシリアル転送するための信号線であり、割込要求用信号線３２は割込制御部２からＣＰＵ１に対して割込要求を出力するための信号線であり、クロック用信号線３３はデータ用信号線３１と割込要求用信号線３２とのタイミングを取るためのクロック用の信号線である。

各ＣＰＵ１にそれぞれ備えられるＣＰＵ側インターフェイス１１はシリアルバス３０に接続されており、ＣＰＵ１の内部で取り扱われるパラレルデータをシリアルデータに変換してシリアルバス３０に出力するインターフェイスである。また、シリアルバス３０からシリアルデータが入力されたときには、パラレルデータに変換してＣＰＵ１の内部データとして出力する。ＣＰＵ１の内部で生成されたパラレルデータは、ＣＰＵ側インターフェイス１１において、例えば最下位ビットから（または最上位ビットから）順番に１ビットのシリアルデータに並び替えて順次出力をしていくようにする。割込要求入力部１２は、割込制御部２からの割込要求を入力するための入力部であり、クロック部１３はタイミング調整を行うためのクロック部である。データ作成部１４は、後述する割込先ＣＰＵデータ（割込先演算部データに相当）と割込元ＣＰＵデータ（割込元演算部データに相当）とを含む割込要求データを作成するためのデータ作成部であり、各データをパラレルデータとして作成する。

図１では、ＣＰＵ側インターフェイス１１はＣＰＵ１の一部の機構として示しているが、例えばＣＰＵ１の外部に独立して設けるものであってもよい。この場合には、ＣＰＵ１とＣＰＵ側インターフェイス１１との間はパラレル転送可能にしておき、ＣＰＵ側インターフェイス１１においてシリアルデータを出力するようにする。また、データ作成部１４についても、ＣＰＵ１１の内部の機構として設けるものであってもよいし、ＣＰＵ１１の外部に独立の機構として設けるものであってもよい。

割込元ＣＰＵ１−２は、データ作成部１４−２により割込要求データを作成し、ＣＰＵ側インターフェイス１１−２により割込要求データを出力する。この割込要求データは、割込先のＣＰＵ１−３を特定するための割込先ＣＰＵデータ（割込先演算部データに相当）と、割込元のＣＰＵ１−２を特定するための割込元ＣＰＵデータ（割込元ＣＰＵデータに相当）との２つのデータを含むデータである。データ作成部１４−２が割込要求データを生成するときにはパラレルデータになっているが、この割込要求データは、ＣＰＵ側インターフェイス１１−２によりシリアルデータに変換されてシリアルバス３０に出力される。

割込先ＣＰＵデータおよび割込元ＣＰＵデータは、それぞれｎビットの情報量を有するデータであり、そのビット数（ｎビット）はＣＰＵ１の数（ｎ個）に対応している。ＣＰＵ１の特定はビットが立っているビット位置により行う。図２に示すように、ＣＰＵ１−３を特定するための割込先ＣＰＵデータは、最下位ビットから３ビット目のみが１、他のビットは０のデータであり、ＣＰＵ１−２を特定するための割込元ＣＰＵデータは、最下位から２ビット目のみが１、他のビットは０のデータである。ＣＰＵ側インターフェイス１１は、これらの割込先ＣＰＵデータと割込元ＣＰＵデータとを順番に並べて、また他のデータを付加する場合には、それらのデータを付加して、シリアルデータ形式で出力する。

割込制御部２の各制御部側インターフェイス２１は、各シリアルバス３０に接続されており、シリアルデータ形式で転送される割込要求データをシリアルデータ形式からパラレルデータ形式に復元している。ＦＩＦＯ制御部２２およびＦＩＦＯキュー２３は、複数のＣＰＵ１から１つのＣＰＵ１に対して同時に割込の要求があった場合に、その調停を先着順で処理する機構であり、割込要求データを最初に入力されたものから順にＦＩＦＯキュー２３に出力する。ＦＩＦＯ制御部２２は、ＦＩＦＯキュー２３に蓄積された割込要求データを、最初に入力されたものから順に取り出して、割込処理部２４に出力していく。なお、複数のＣＰＵ１から１つのＣＰＵ１に対して同時に割込が起こらない場合には、割込の調停を行わないため、ＦＩＦＯ制御部２２およびＦＩＦＯキュー２３を設ける必要はない。

割込処理部２４は入力した割込要求データに基づいて、図２の割込要因レジスタ４１−１〜４１−ｎ（総称して割込要因レジスタ４１とする）と割込クリアレジスタ４２−１〜４２−ｎ（総称して割込クリアレジスタ４２とする）とのデータの変更を行う。割込要因レジスタ４１および割込クリアレジスタ４２は、従来の技術における割込要因レジスタ１０６および割込クリアレジスタ１０７とほぼ同じレジスタ構成になっており、ｎビットの情報を有している（各ビットは初期的に全て０になっている）。

ｎ個の割込要因レジスタ４１はｎ個のＣＰＵ１に対応して設けられており、それぞれアドレスを有している。また、割込処理部２４は、記憶部２５の全ての割込要因レジスタ４１と接続されており、割込処理部２４が生成したアドレスに対応する割込要因レジスタ４１に書き込みを行う。ここでは、割込処理部２４は、割込要求データに含まれている割込先ＣＰＵデータに基づいて、割込先のＣＰＵ１−３のアドレスを持つ割込要因レジスタ４１−３に対して、割込元ＣＰＵデータ（ＣＰＵ１−２を示すデータ）を書き込む。割込処理部２４に入力される割込要求データは、制御部側インターフェイス２１により既にパラレルデータに変換されており、割込先ＣＰＵデータにより割込先のＣＰＵ１−３を特定できるようになっている。ここでは、最下位ビットからのビット位置を参照することにより、割込処理部２４はＣＰＵ１−３の特定を行っているが、割込先ＣＰＵデータとアドレスとの対応付けは他の方法によるものでもよい。例えば、割込処理部２４にアドレス変換テーブル等を持たせておき、割込先ＣＰＵデータとアドレス変換テーブルとに基づいて、割込要因レジスタ４１−３のアドレスを生成するようにしてもよい。

割込処理部２４は、指定された割込要因レジスタ４１−３に対して割込元ＣＰＵデータをそのまま記憶させる。割込元ＣＰＵデータは、最下位から２ビット目が１、他のビットが０のｎビットのデータであるため、割込要因レジスタ４１−３（初期的に全てのビットが０になっている）の最下位から２ビット目のみを０から１に書き換える。これにより、割込要因レジスタ４１−３のアドレスにより割込先のＣＰＵ１−３が特定され、レジスタの中身のデータにより割込元のＣＰＵ１−２が特定される。

このとき、割込要因レジスタ４１をｎ＋１ビットのレジスタ構成にして、ｎビットを割込元のＣＰＵ１−２を特定するためのビットとして使用し、残りの１ビットを割込要因レジスタ４１に変更があったか否かを示すフラグ用のビットとして使用するようにしてもよい。このようにフラグ用のビットを設けることにより、レジスタに変更があったか否かを容易に判別することができるようになる。

割込発生部２６は各割込要因レジスタ４１に接続されており、いずれかの割込要因レジスタ４１に変更があったか否かを監視し（前記のフラグ用のビットにより変更があったことを認識するようにしてもよい）、変更があった割込要因レジスタ４１−３のアドレスを取得する（つまり、変更があった割込要因レジスタ４１を特定する）。ここでは、割込要因レジスタ４１−３に変更があったため、このアドレスに対応するＣＰＵ１−３を特定する。また、割込発生部２６は、各ＣＰＵ１に対してそれぞれシリアルバスの割込要求用信号線３２により接続されており、各ＣＰＵ１の割込要求入力部１２に対して割込を発生させている。ここでは、割込発生部２６は、変更があった割込要因レジスタ４１−３に対応するＣＰＵ１−３の割込要求入力部１２−３に対して割込を発生させている。

割込要求を入力したＣＰＵ１−３は、実行中の演算処理を中断すると共に、割込ハンドラを起動する。割込ハンドラは、割込元のＣＰＵ１を特定するために、割込制御部２に対して割込元ＣＰＵデータを要求する。このため、自身のＣＰＵ１−３を特定するデータ（ＣＰＵ特定データ）を含むリード要求データをシリアルデータとして、データ用信号線３１経由でＣＰＵ側インターフェイス１１から割込制御部２に出力する。このときに出力されるＣＰＵ特定データは、割込先ＣＰＵデータと同じものであり、最下位から３ビット目が１、他のビットが０のシリアルデータになる。

リード要求データは制御部側インターフェイス２１−３から、ＦＩＦＯ制御部２２やＦＩＦＯキュー２３を介さずに、割込処理部２４に直接入力される。割込処理部２４は、このリード要求データを受け取ったときには、記憶部２５の各割込要因レジスタ４１のうち、ＣＰＵ特定データにより特定されるアドレスの割込要因レジスタ４１−３を読み込む。割込要因レジスタ４１−３には、割込元ＣＰＵデータとして、最下位から２ビット目が１、他のビットが０になっているデータが書き込まれている。割込処理部２４は、この割込元ＣＰＵデータを取得して、制御部側インターフェイス２１−３によりシリアルデータに変換して、シリアルバス３０経由でＣＰＵ１−３に出力する。ＣＰＵ１−３のＣＰＵ側インターフェイス１１−３は、シリアルデータからパラレルデータに変換して、割込元ＣＰＵデータを取得する。ＣＰＵ１−３は、入力された割込元ＣＰＵデータ（最下位から２ビット目が１、他のビットが０のデータ）に基づいて、ＣＰＵ１−２から割込があったことを認識することができる。これにより、ＣＰＵ１−３の割込ハンドラは、ＣＰＵ１−２からの割込要求に応じた所定の割込処理を行うようにする。

次に、ＣＰＵ１−３が割込処理を終了したときには、ＣＰＵ１−３のＣＰＵ側インターフェイス１１から割込制御部２に対して、データ用信号線３１経由で前記のＣＰＵ特定データ（ＣＰＵ１−３を特定するデータ）と割込元ＣＰＵデータ（ＣＰＵ１−２を特定するデータ）とを含むシリアルデータとして割込終了通知データが出力する。割込終了通知データは、制御部側インターフェイス２１−３から割込処理部２４に入力され、割込処理部２４はＣＰＵ特定データにより特定されるＣＰＵ１−３に対応するアドレスの割込クリアレジスタ４２−３の書き換えを行う。

割込クリアレジスタ４２は、割込処理が終了したＣＰＵ１の情報を記憶するレジスタでありｎ個のレジスタから構成され、また各レジスタはｎビットの構成になっている。割込要因レジスタ４１と同様に、割込クリアレジスタ４２にもＣＰＵ１に対応したアドレスが割り振られている。前述したように、割込処理部２４により割込クリアレジスタ４２−３の書き換えが行われる。書き換えられる内容は、割込元ＣＰＵデータであり、このデータは最下位ビットから２ビット目が１になっている。割込クリアレジスタ４２は初期的に全てのビットが０になっており、割込処理部２４は、最下位ビットから２ビット目を１に書き換える。

割込処理部２４は、割込クリアレジスタ４２−３の書き換えが終了した後に、この割込クリアレジスタ４２−３と同じＣＰＵ１−３に対応するアドレスが割り振られている割込要因レジスタ４１−３の書き換えを行う。具体的には、割込要因レジスタ４１−３に対して、割込クリアレジスタ４２−３のビットが立っている位置と同じ位置（最下位から２ビット目）のビットをクリアする。これにより、割込要因レジスタ４１−３が記憶していた割込元ＣＰＵデータはクリアされ、割込要因レジスタ４１−３には割込要求があったことを示す情報が消去される。以上により、割込処理が終了することになる。

なお、割込処理部２４が割込終了通知データに基づいて、割込要因レジスタ４１の内容を直接クリアすることができる場合には、割込クリアレジスタ４２を設けなくてもよい。

以上説明したように、ＣＰＵ１から他のＣＰＵ１に対して割込を行うときには、割込先ＣＰＵデータと割込元ＣＰＵデータとを含む割込要求データをシリアルデータとしてＣＰＵ側インターフェイス１１から割込制御部２に出力するようにし、割込制御部２では、割込先ＣＰＵデータと割込元ＣＰＵデータとに基づいて、割込先のＣＰＵと割込元のＣＰＵとを特定することが可能になる。これらの２つのデータをシリアルデータ形式で転送するようにしているため、各ＣＰＵ１と割込制御部２との間をシリアルバス３０により接続することが可能になる。従って、回路構成および回路量を大幅に簡略化することができ、また割込制御部２に形成する配線数を少なくできることから、装置全体のサイズをコンパクトにすることができる。また、スキューやクロストークの問題がないことから、高速且つ正確なテストを行うことができるようになる。

ここで、各ＣＰＵ１と割込制御部２との間をパラレルバスにより接続する場合には、少なくともＣＰＵ１の数にパラレルバスが有する信号線の数を乗じた数の信号線を設けなければならない。近年では、測定データの情報量が著しく増大していることから、ＣＰＵ１の数とパラレルバスが有する信号線との両者の数も増加している。このため、パラレルバス接続の場合には、極めて膨大な量の信号線を設けなければならない。一方、本発明では、シリアルバス３０を用いており、このシリアルバス３０は３つの信号線を有して構成しているため、ＣＰＵ１の数に３を乗じた数の信号線を設けるだけでよい（勿論、グランド用等の信号線は別途必要になる場合がある）。このため、回路構成および回路量を大幅に簡略化することができるようになる。

次に、１つのＣＰＵ１に対して複数のＣＰＵ１から割込が同時に発生した場合の例について説明する。ここでは、ＣＰＵ１−３とＣＰＵ１−４とＣＰＵ１−５との３つのＣＰＵ１からＣＰＵ１−２に対して割込が発生しているものとし、ＣＰＵ１−３、ＣＰＵ１−４、ＣＰＵ１−５の順番で割込を発生したものとする。なお、複数のＣＰＵ１から同時に割込が発生したとは、完全に一致したタイミングで割込を発生した場合だけではなく、１つのＣＰＵ１からの割込処理を行っているときに、他のＣＰＵ１からの割込要求を入力した場合も含まれる。

ＣＰＵ１−３は、ＣＰＵ側インターフェイス１１からシリアルバス３０を介して割込制御部２に対して割込要求データを出力する。この割込要求データは、制御部側インターフェイス２１−３からＦＩＦＯ制御部２２に送られる。同様に、ＣＰＵ１−４から出力された割込要求データがＦＩＦＯ制御部２２に送られ、ＣＰＵ１−５から出力された割込要求データがＦＩＦＯ制御部２２に送られる。ＦＩＦＯ制御部２２は、入力した順番で割込要求データをＦＩＦＯキュー２３に出力し、ＦＩＦＯキュー２３は順次割込要求データを蓄積していく。

ＦＩＦＯ制御部２２は、ＦＩＦＯキュー２３に蓄積されている３つの割込要求データを最初に蓄積されたものから順番で取り出して割込処理部２４に出力していく。つまり、ＣＰＵ１−３からの割込要求データ、ＣＰＵ１−４からの割込要求データ、ＣＰＵ１−５からの割込要求データの順番で割込処理部２４に出力される。割込処理部２４は、最初にＣＰＵ１−３からの割込要求データに含まれる割込先ＣＰＵデータに基づいて、割込要因レジスタ４１−２に対して、割込元ＣＰＵデータを記憶させる。割込元ＣＰＵデータは最下位から３ビット目が１、他のビットが０のデータであるため、割込要因レジスタ４１−２の最下位から３ビット目を１に変更する。

次に、割込処理部２４は、ＣＰＵ１−４からの割込要求データに含まれる割込先ＣＰＵデータに基づいて、割込要因レジスタ４１−２に対して、割込元ＣＰＵデータを記憶させる。割込元ＣＰＵデータは最下位から４ビット目が１、他のビットが０のデータであるため、割込要因レジスタ４１−３の最下位から４ビット目を１に変更する。また、割込処理部２４は、ＣＰＵ１−５からの割込要求データに基づいて、同様の処理を行い、割込要因レジスタ４１−２の最下位から５ビット目を１に変更する。

以上より、割込要因レジスタ４１−２は、最下位から３ビット目、４ビット目、５ビット目の３つが１になり、他のビットが０の情報を記憶する。この割込要因レジスタ４１−２が保持している情報は、アドレスに対応するＣＰＵ１−２に対して、データにより特定されるＣＰＵ１−３、ＣＰＵ１−４、ＣＰＵ１−５の３つのＣＰＵから割込が発生していることを示していることになる。

割込発生部２６は、割込要因レジスタ４１−２に変更があったため、ＣＰＵ１−２の割込要求入力部１２に対して割込が発生した旨の信号を出力する。ＣＰＵ１−２は、データ用信号線３１を介して割込制御部２にアクセスを行い、割込要因レジスタ４１−２を読み込む。割込要因レジスタ４１−２を読み込むことにより、ＣＰＵ１−３、ＣＰＵ１−４、ＣＰＵ１−５の３つのＣＰＵから割込が発生したことをＣＰＵ１−２は認識する。そして、３つのＣＰＵのそれぞれに対応した割込処理を順次行い、終了した割込処理から順に割込終了通知データを出力する。その後、割込処理を終了した順番に、割込クリアレジスタ４２−２のビット位置を立てるようにし、割込要因レジスタ４１−２をクリアして、割込処理を終了する。

次に、複数の基板間で割込を行う例について説明する。複数のＣＰＵ１と割込制御部２とは、基本的に１つの基板５０に設けられるものである。そして、膨大な数のＤＵＴを試験するために、通常は複数枚の基板５０を用いてテストを行うようにしている。このため、図３のように、基板５０−１〜５０−ｍ（総称して基板５０）のように、ｍ（ｍは整数）枚の基板５０を使用してテストを行う。そして、各基板５０は相互に信号の授受が可能に構成しており、異なる基板５０に属するＣＰＵ１の間で相互に割込可能に構成している。

図３に示すように、割込制御部２に基板間入力用インターフェイス５１と基板間出力用インターフェイス５２とを設けている。基板間入力用インターフェイス５１および基板間出力用インターフェイス５２は、それぞれ隣接する基板５０の基板間出力用インターフェイス５２および基板間入力用インターフェイス５１と基板間接続用シリアルバス５３により接続されている。つまり、基板間接続用シリアルバス５３による接続は、隣接する基板５０の間を数珠繋ぎに接続する、いわゆるデイジーチェーン方式により接続しているものである。基板間接続用シリアルバス５３は、シリアルバス３０と同様に、データ用信号線と割込要求用信号線とクロック用信号線との３本の信号線を有するバスになる。なお、図３において、基板間入力用インターフェイス５１を「入力用Ｉ／Ｆ」として、基板間出力用インターフェイス５２を「出力用Ｉ／Ｆ」として示している。

図４に記憶部２５に備えられる割込要因レジスタ４４および割込クリアレジスタ４５を示す。これらのレジスタは、図２で説明した割込要因レジスタ４１および割込クリアレジスタ４２とは異なる。図４の割込要因レジスタ４４および割込クリアレジスタ４５は、自身の基板５０に備えられるＣＰＵ１だけではなく、他の基板５０のＣＰＵを特定するための情報を有している。このため、図４の割込要因レジスタ４４および割込クリアレジスタ４５は、自身の基板５０のＣＰＵ１の数に対応したビット数（ｎビット）だけではなく、他の基板５０のＣＰＵの数に対応したビット数を有する。例えば、各基板５０に備えられるＣＰＵ１の数がｎであり、基板５０の枚数がｍ枚である場合には、割込要因レジスタ４４および割込クリアレジスタ４５はｍ×ｎビットの情報量を持つ。

図４に示すように、割込要因レジスタ４４および割込クリアレジスタ４５は、最下位ビットからｎビット分は基板５０−１のＣＰＵ１に対応したビットであり、次のｎビット分は基板５０−２のＣＰＵ１に対応したビットである。以降、基板５０−ｍまで、ｎビットごとに各基板５０のＣＰＵ１に対応したビットが割り振られている。

基板５０のＣＰＵ１から他の基板５０のＣＰＵ１に対して割込を行うときには、当該基板５０のＣＰＵ１から割込制御部２に対して、データ作成部１４が作成した割込要求データを出力する。この割込要求データは、割込先ＣＰＵデータに割込先の基板５０のデータ（割込先基板データ）を付加したデータと、割込元ＣＰＵデータに割込元の基板５０のデータ（割込元基板データ）を付加したデータとを含めたデータになる。ここでは、割込要因レジスタ４１と同じ形式を用いるものとし、各基板５０に備えられるＣＰＵ１の数（ｎ個）と基板５０の枚数（ｍ枚）とを乗じた「ｍ×ｎ」のビット数を持つものとして説明する。

基板５０−１のＣＰＵ１−１から基板５０−３のＣＰＵ１−２に対して割込を行うときの例について説明する。基板５０−１のＣＰＵ１−１は、割込制御部２に対して割込要求データを出力する。割込制御部２の割込処理部２４は、この割込要求データに含まれている割込先基板データを参照して、基板５０−３であることを認識する。従って、割込処理部２４は自身の基板５０−１でないことを認識するため、基板間出力用インターフェイス５２から基板間接続用シリアルバス５３を介して、次の基板５０−２の基板間入力用インターフェイス５２に割込要求データを出力する。基板５０−２の基板間入力用インターフェイス５１から入力された割込要求データは、基板５０−２の割込制御部２の割込処理部２４において、自身の基板５０−２に対する割込要求でないことを認識するため、次の基板５０−３に対して割込要求データを出力する。

基板５０−３の基板間入力用インターフェイス５１から入力された割込要求データは、基板５０−３の割込制御部２の割込処理部２４において、自身の基板５０−３に対する割込要求であることを認識する。そこで、割込処理部２４は、割込先ＣＰＵデータを参照して、割込先のＣＰＵ１−２に対応する割込要因レジスタ４４−２に対して、基板５０−１のＣＰＵ１−１からの割込であることを示すデータを書き込む。割込要因レジスタ４４−２の最下位ビットからｎビット分は基板５０−１に対応したものであるから、このｎビット分のうち最下位のビット、つまり割込要因レジスタ４４−２の最下位ビットに１を立てる。

割込発生部２６は、ＣＰＵ１−２に対して割込要求があった旨の信号を出力し、ＣＰＵ１−２は割込制御部２の割込要因レジスタ４４−２にアクセスする。割込要因レジスタ４４−２の最下位ビットが１になっていることから、基板５０−１のＣＰＵ１−１からの割込であることをＣＰＵ１−２が認識し、所定の割込処理を行う。そして、割込処理を終了した後には、割込クリアレジスタ４５−２の最下位から１ビット目を１にして、割込要因レジスタ４４−２の最下位ビットの１をクリアする。以上により、複数の基板５０を跨ぐ割込を行うことができるようになる。

以上の構成において、割込要因レジスタ４４および割込クリアレジスタ４５はｍ×ｎビットの情報量を持つものとして説明したが、例えばｍ＋ｎビットのレジスタ構成とするものであってもよい。この場合には、レジスタ構成の最上位からｍビット分を基板５０の特定のためのデータとして、また最下位からｎビット分をＣＰＵ１の特定のためのデータとして用いるようにすることができる。この場合には、割込要求データについても、最上位からｍビット分を基板５０の特定のためのデータとして、最下位からｎビット分をＣＰＵ１の特定のためのデータとして用いるようにする。これにより、レジスタ構成および情報量を「ｍ×ｎ」ビットから「ｍ＋ｎ」ビットに低減することができるようになる。

ところで、シリアルバスとしては、データ用信号線と割込要求用信号線とクロック用信号線との３つの信号線を有するものとして説明したが、割込要求用信号線を使用しないものであってもよい。つまり、データ用信号線を介して割込要求があった旨の信号を出力するようにしてもよい。この場合には、シリアルバスに含まれる信号線はデータ用信号線とクロック用信号線との２つを有することになり、このバスはいわゆるＩ２Ｃバスになる。勿論、シリアルバスの形式としては、例えばＳＰＩ（Serial Peripheral Interface）によるシリアルバス等を適用してもよく、信号線の本数が少ないシリアルバスであれば任意のものを適用してもよい。

また、割込要因レジスタおよび割込クリアレジスタを用いて割込先のＣＰＵと割込元のＣＰＵとを特定しているが、メモリ等のレジスタ以外の記憶装置を用いてもよい。ただし、高速にアクセスすることができることから、レジスタを用いることが好適である。割込要因レジスタおよび割込クリアレジスタとしては、ＣＰＵの数（ｎ個）に対応したビット数（ｎビット）からレジスタ構成について説明してきたが、レジスタのビット数を増やして、他の情報を保持するようにしてもよい。例えば、前述したような変更があったことを示すフラグ用のビットを設けるようにしてもよい。また、割込マスク用に割込マスクレジスタを設けるものであってもよい。

また、ＣＰＵ１の特定をビット位置ではなく、番号により特定を行なうようにしてもよい。ＣＰＵ１−１〜ＣＰＵ１−ｎまで１番からｎ番まで番号を割り振るようにして、それぞれを２進数のデータとする。これにより、割込先ＣＰＵデータおよび割込元ＣＰＵデータは、ビット位置で特定していたときにはｎビットの情報量であったものを、ｌｏｇ_２ｎの情報量に低減することができる（つまり、ＣＰＵが１６個の場合には、１６ビットの情報量を４ビットの情報量に低減することができる）。転送データの情報量を低減することができることから、試験速度をより高速化できるようになる。また、これに伴い、レジスタが保持する情報量もｌｏｇ_２ｎに低減することができ、回路構成及び回路量をより削減することができる。特に、基板５０間で割込を行う場合には、情報量が大きくなることになり、番号による特定の効果をより高くすることができるようになる。

また、割込要因レジスタ４４をＣＰＵ１の個数分だけ設け、レジスタ番号を割り振ることにより、割込先のＣＰＵ１を特定するようにしているが、例えば１個の割込要因レジスタを設けるようにしてもよい。１個の割込要因レジスタとしては、ｎ×ｎビットの情報を保持することが可能にしておき、最下位からｎビット分をレジスタ番号１に対応させておき、次のｎビット分をレジスタ番号２に対応させておき、順次ｎビットのフィールドを各レジスタ番号に対応させておけば、１つの割込要因レジスタで割込先のＣＰＵ１と割込元のＣＰＵ１とを特定できるようになる。これにより、割込要因レジスタの個数を１個にすることができる。割込クリアレジスタも同様である。また、割込要因レジスタと割込クリアレジスタとを１つのレジスタに纏めることもできる。この場合には、２×ｎビットのレジスタがｎ個必要になる。

また、ＦＩＦＯ制御部とＦＩＦＯキューとを用いて、複数のＣＰＵから同時に割込要求が出力された場合には、先着順で割込制御を行うようにしているが、予め固定的に優先順位をＦＩＦＯ制御部に記憶させておき、記憶された優先順位どおりに割込を発生させるようにしてもよい。これにより、優先順位が高い割込から先に割込を発生できるようになる。

本発明の概略構成を示すブロック図である。 割込要求データおよびレジスタ構成の一例を示す図である。 本発明の他の例における概略構成を示すブロック図である。 他の例における割込要求データおよびレジスタ構成の一例を示す図である。 従来例の概略構成を示すブロック図である。 従来例における割込要求データおよびレジスタ構成の一例を示す図である。 従来例の他の例における概略構成を示すブロック図である。

符号の説明

１ ＣＰＵ ２ 割込制御部
１１ ＣＰＵ側インターフェイス １２ 割込要求入力部
２１ 制御部側インターフェイス ２２ ＦＩＦＯ制御部
２３ ＦＩＦＯキュー ２４ 割込処理部
２５ 記憶部 ２６ 割込発生部
３０ シリアルバス ３１ データ用信号線
３２ 割込要求用信号線 ３３ クロック用信号線
４１ 割込要因レジスタ ４２ 割込クリアレジスタ
５０ 基板 ５１ 基板間入力用インターフェイス
５２ 基板間出力用インターフェイス ５３ 基板間接続用シリアルバス

Claims (7)

1. 被試験デバイスの試験を行うための複数の演算部を備える半導体試験装置であって、
   前記演算部ごとに設けられ、他の演算部に対して割込を要求するための割込要求データを作成するデータ作成部と、
   このデータ作成部のそれぞれから前記割込要求データを入力して、前記他の演算部に対して割込を発生させる制御を行う割込制御部と、
   前記データ作成部ごとに設けられ、前記データ作成部と前記割込制御部とをそれぞれ接続し、前記割込要求データをシリアルデータとしてシリアル転送するシリアルバスと、
   を備えたことを特徴とする半導体試験装置。
2. 前記演算部ごとに設けられ、前記データ作成部が生成した前記割込要求データをパラレルデータからシリアルデータに変換して前記シリアルバスに出力する演算部側インターフェイスと、
   前記割込制御部に設けられ、前記シリアルバスから入力した前記割込要求データをシリアルデータからパラレルデータに変換する制御部側インターフェイスと、
   を備えたことを特徴とする請求項１記載の半導体試験装置。
3. 前記シリアルバスは、
   前記割込要求データを転送するためのデータ用信号線と、
   前記割込制御部から前記演算部に対して割込を発生させるための割込発生用信号線と、
   前記データ用信号線と前記割込発生用信号線とのタイミング制御を行うクロック用信号線と、
   を有することを特徴とする請求項１記載の半導体試験装置。
4. 前記割込要求データは、割込元の演算部を特定するための割込元演算部データと割込先の演算部を特定するための割込先演算部データとを有し、
   前記割込制御部は、前記割込先演算部データにより特定される演算部に対して、前記割込元演算部データにより特定される演算部からの割込を発生させる制御を行うことを特徴とする請求項１記載の半導体試験装置。
5. 前記割込制御部は、
   前記演算部ごとに設けられる前記割込元演算部データを記憶するための複数の割込要因記憶部と、
   前記割込先演算部データにより割込先の演算部を特定し、特定された割込先の演算部に対応する割込要因記憶部に前記割込元演算部データを記憶させる割込処理部と、
   前記複数の割込要因記憶部のうち何れかの割込要因記憶部が変更されたときに、変更があった割込要因記憶部に対応する演算部に対して、記憶されている割込元演算部データにより特定される演算部からの割込を発生させる割込発生部と、
   を備えたことを特徴とする請求項４記載の半導体試験装置。
6. 前記割込制御部は、２以上の前記演算部から同時に前記割込要求データを入力したときに、先着順で割込を発生させるためのＦＩＦＯ制御部を備えたことを特徴とする請求項１記載の半導体試験装置。
7. 前記複数の演算部と前記割込制御部と前記複数のシリアルバスとを設けた複数の基板と、
   これらの複数の基板間をデイジーチェーン方式で接続する基板間接続用シリアルバスと、を備え、
   前記演算部は、他の基板の演算部に対して割込を要求するときに、割込先の演算部が属する基板を特定する割込先基板データと割込元の演算部が属する基板を特定する割込元基板データとを前記割込要求データに付加して出力し、
   前記各基板の割込制御部は、
   前記割込先基板データが自身の基板を示している場合には、前記割込先演算部データにより特定される演算部に対して、前記割込元基板データの基板に属する前記割込元演算部データの演算部からの割込を発生させ、
   前記割込先基板データが自身の基板を示していない場合には、前記デイジーチェーン方式で接続される次の基板の割込制御部に前記割込要求データを出力することを特徴とする請求項１記載の半導体試験装置。

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